JPH059831B2 - - Google Patents
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- JPH059831B2 JPH059831B2 JP57111958A JP11195882A JPH059831B2 JP H059831 B2 JPH059831 B2 JP H059831B2 JP 57111958 A JP57111958 A JP 57111958A JP 11195882 A JP11195882 A JP 11195882A JP H059831 B2 JPH059831 B2 JP H059831B2
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- dimensional
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Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は画像メモリ装置に係り、とくに該メモ
リ空間で１つの３次元のアドレスを指定すること
により、２次元平面の複数枚より成る３次元立体
状に配置された画像面を任意に読出し、書込みで
きる３次元画像メモリ設定装置に関するものであ
る。[Detailed Description of the Invention] (1) Technical Field of the Invention The present invention relates to an image memory device, and in particular, by specifying one three-dimensional address in the memory space, a three-dimensional image consisting of a plurality of two-dimensional planes can be stored. The present invention relates to a three-dimensional image memory setting device that can arbitrarily read and write image planes arranged three-dimensionally.
(2) 従来技術と問題点
従来の画像メモリ装置としては、１次元構造の
CPUのメインメモリ上に画像データを展開する
方式と、デイスク装置等に画像データを展開する
方式とがある。ところが、画像データの場合、デ
ータ量が莫大となり、画素の１つ１つをアドレス
指定してからアクセスしていたのでは、演算する
以外にアドレス計算だけでも非常に時間がかか
り、処理能力の大きいプロセツサを使つたとして
も全体の効率は期待できない。さらに画像のサイ
ズは様々であるためメモリ空間を有効に使うこと
が困難であつた。(2) Prior art and problems Conventional image memory devices have a one-dimensional structure.
There are two methods: one in which image data is developed on the main memory of the CPU, and the other in which image data is developed in a disk device or the like. However, in the case of image data, the amount of data is enormous, and if each pixel had to be addressed after being accessed, it would take a lot of time just to calculate the address, and it would require a lot of processing power. Even if a processor is used, overall efficiency cannot be expected. Furthermore, since images vary in size, it is difficult to use memory space effectively.
とくに、本発明で対象とするような２次元平面
の複数枚より成る３次元立体状の画像面では従来
方式による画像データの展開は考えられなかつ
た。本発明者らはアドレス計算をすることなく、
３次元の１つのアドレスに対応して所定の局所平
面または線状平面をアクセスすることにより、比
較的簡単に処理できることに着目したものであ
る。 In particular, in the case of a three-dimensional three-dimensional image plane made up of a plurality of two-dimensional planes, which is the object of the present invention, it has not been possible to develop image data using the conventional method. The inventors, without performing address calculation,
This method focuses on the fact that processing can be performed relatively easily by accessing a predetermined local plane or linear plane in response to one three-dimensional address.
(3) 発明の目的
本発明の目的は３次元の１つのアドレスを指定
することで任意の局所平面または線状平面を同時
にアクセスすることにより高速画像処理を可能と
し、かつメモリ空間の利用効率を高めるようにし
た３次元画像メモリ設定装置を提供することであ
る。(3) Purpose of the Invention The purpose of the present invention is to enable high-speed image processing by simultaneously accessing any local plane or linear plane by specifying one three-dimensional address, and to improve the efficiency of memory space usage. It is an object of the present invention to provide a three-dimensional image memory setting device with improved performance.
(4) 発明の構成
前記目的を達成するため、本発明の３次元画像
メモリ設定装置は、２次元平面状の画像データを
格納する画像メモリを複数枚有する３次元画像メ
モリの設定装置において、
前記複数枚の画像メモリに、
同一アドレスの対象となる画像サイズに属する
画素データがすべて異なるように割当て該アドレ
スで並列アクセスできる複数メモリモジユール
と、
該複数メモリモジユールの前に設け、一次元行
アクセスまたは二次元平面アクセスを行なう画像
サイズを指定し、対応する代表画素アドレスと画
像サイズ内のメモリモジユール番号を決定すると
ともに、前記複数枚の画像メモリの１枚に基本ア
ドレスを設定し、該画像メモリを含む複数の画像
メモリより成る３次元構造の各画素アドレスに対
し、前記基本アドレスを基として可変パラメータ
Ｋによりそれぞれ一元的に異なるアドレス値を得
るようにし、前記メモリモジユールの代表画素ア
ドレスに応じアドレス値を生成するアドレス生成
手段と、
前記複数メモリモジユールの後に設け、前記画
像サイズに応じ要すれば前記メモリモジユール番
号を並べ換えて出力する手段とを具え、
３次元の１つのアドレスを指定することによ
り、２次元平面の複数枚より成り３次元立体状に
配置された画像面の任意の線状平面または局所平
面を並列アクセスし、前記画像サイズと前記画像
メモリモジユールの番号に応じ同様にアクセス可
能としたことを特徴とするものである。(4) Structure of the Invention In order to achieve the above-mentioned object, the three-dimensional image memory setting device of the present invention is a three-dimensional image memory setting device having a plurality of image memories storing two-dimensional planar image data. A plurality of memory modules are allocated to a plurality of image memories so that pixel data belonging to image sizes targeted at the same address are all different, and can be accessed in parallel at the address, and a one-dimensional row is provided in front of the plurality of memory modules. Specify the image size for access or two-dimensional plane access, determine the corresponding representative pixel address and memory module number within the image size, set a basic address in one of the plurality of image memories, and For each pixel address of a three-dimensional structure consisting of a plurality of image memories including an image memory, a different address value is obtained in a unified manner by a variable parameter K based on the basic address, and a representative pixel address of the memory module is obtained. address generation means for generating an address value according to the address value; and means provided after the plurality of memory modules for rearranging and outputting the memory module numbers according to the image size, if necessary, and generating one three-dimensional address. By specifying , any linear plane or local plane of the image plane consisting of multiple 2-dimensional planes arranged in a 3-dimensional shape is accessed in parallel, and the image size and the number of the image memory module are specified. The feature is that it can be accessed in the same manner as required.
(5) 発明の実施例
本発明の原理を述べると、３次元の全メモリ空
間（Ｘ，Ｙ，Ｚ）において、画像データの１つの
アドレス（ｘ，ｙ，ｚ）を指定することにより、
任意の画像位置におけるたとえばｎ×ｎ局所平面
または１×n2の線状平面を並列アクセスする。そ
して同一アドレスの対象となる画像サイズ内の多
数の画素データがすべて異なるメモリモジユール
に格納されるように、モジユール割当て関数μ
（ｘ，ｙ，ｚ）を設けて並列処理を行なう。(5) Embodiments of the Invention To describe the principle of the present invention, by specifying one address (x, y, z) of image data in the entire three-dimensional memory space (X, Y, Z),
For example, n×n local planes or 1×n 2 linear planes at arbitrary image positions are accessed in parallel. Then, a module allocation function μ is used so that many pixel data within the image size targeted by the same address are all stored in different memory modules.
(x, y, z) is provided to perform parallel processing.
μ（ｘ，ｙ，ｚ）＝（ｘ，py）ｐ・ｑ (1)
ただし、は整数除算の剰除を求めることを意
味し、ｐ・ｑは同時にアクセスできるメモリモジ
ユール数である。ここでｐはｘが１つ増すのに対
しｙが幾つ増すかを示すパラメータである。 μ(x, y, z)=(x, py)p·q (1) where, means finding the remainder of integer division, and p·q is the number of memory modules that can be accessed simultaneously. Here, p is a parameter indicating how many y increases when x increases by one.
第１図は式(1)のモジユール割当て関数μ（ｘ，
ｙ，ｚ）の説明図である。ここではｚ＝０として
ｘ，ｙ平面のみを考える。 Figure 1 shows the module assignment function μ(x,
y, z). Here, only the x and y planes are considered with z=0.
同図は画像メモリ上の画素アドレスｘ，ｙを横
軸、縦軸にとり、式(1)により求めたメモリモジユ
ールの番号を10進数で示したものである。 In the figure, pixel addresses x and y on the image memory are plotted on the horizontal and vertical axes, and the memory module numbers determined by equation (1) are shown in decimal notation.
たとえば、ｘ＝０，１とｙ＝０，１，２，３と
組合せたアドレスに対し、ｐ・ｑ＝８として式(1)
に代入し、図の○イの局所平面、○ロの線状平面に示
すように、何れも異なるモジユール番号０〜７の
組合せが得られる。この２つの平面は画面メモリ
上のどこから切出しても同じ組合せが得られると
いう特徴がある。 For example, for an address that combines x = 0, 1 and y = 0, 1, 2, 3, use equation (1) with p and q = 8.
As shown in the local plane (A) and the linear plane (B), combinations of different module numbers 0 to 7 are obtained. These two planes have the characteristic that the same combination can be obtained no matter where on the screen memory they are cut out.
この局所平面○イ、線状平面○ロはそのうちの１つ
の代表アドレス、たとえば前者の左上端のアドレ
ス、後者の左端のアドレスをアクセスすることに
より、並列に複数データがアクセスされるから、
多量の画像データ、たとえば本発明の３次元画像
データの効率的処理に適する。 By accessing one representative address of the local plane ○a and the linear plane ○b, for example, the upper left address of the former, and the left end address of the latter, multiple pieces of data are accessed in parallel.
It is suitable for efficiently processing a large amount of image data, for example, the three-dimensional image data of the present invention.
また、線状平面○ロはシリアル画像データを高速
に取込むのに適しており、局所平面○イは本画像メ
モリを読出して平滑化、２値化等の画像処理を行
なうのに適したものである。 In addition, the linear plane ○B is suitable for capturing serial image data at high speed, and the local plane ○B is suitable for reading out the main image memory and performing image processing such as smoothing and binarization. It is.
次に、式(1)で割当てられたメモリモジユールの
何番目のアドレスの中に画素データを格納すべき
かを決定するアドレス割当て関数α（ｘ，ｙ，ｚ）
を考える。 Next, address allocation function α (x, y, z) that determines in which address of the memory module allocated by equation (1) pixel data should be stored.
think of.
α（ｘ，ｙ，ｚ）＝（ｘ／２）＋（ｙ／４）2K
(2)
ただし、／は整数除算の商を求めることを意味
し、Ｋは画像メモリ上の記憶容量に関連して決定
される。 α(x,y,z)=(x/2)+(y/4) 2K
(2) However, / means finding the quotient of integer division, and K is determined in relation to the storage capacity on the image memory.
さらに、画像サイズと枚数に応じてメモリ構造
を可変にできるように、式(2)を変形し、
α（ｘ，ｙ，ｚ）＝（ｘ／２）＋（ｙ／４）2K
＋（Ｚ）22K (3)
ここで、たとえばＫ＝５＋ｉ（ｉ；構造可変パ
ラメータ）とする。これにより、本発明で対象と
するＺ方向に複数画面を有する３次元画像メモリ
に対応することができる。 Furthermore, in order to make the memory structure variable according to the image size and number of images, equation (2) is transformed to α (x, y, z) = (x/2) + (y/4) 2 K + ( Z)2 2K (3) Here, for example, K=5+i (i: structural variable parameter). This makes it possible to support a three-dimensional image memory having a plurality of screens in the Z direction, which is the object of the present invention.
第２図は式(2)，(3)のアドレス割当て関数α（ｘ，
ｙ，ｚ）の説明図である。 Figure 2 shows the address assignment function α(x,
y, z).
同図は、第１図に示したアドレスｘ，ｙ面に分
布して示され、かつ前記局所平面○イ、線状平面○ロ
内にそれぞれ異なる番号により含まれるメモリモ
ジユール（０〜７）のアドレス構成を示す。 The figure shows memory modules (0 to 7) distributed in the address x and y planes shown in FIG. The address structure of
すなわち、Ｚ＝０としたアドレスｘ，ｙ面にお
いて、第１図の局所平面○イに対応し、たとえば代
表アドレス（ｘ，ｙ）＝（０，０）すなわち、ｘ＝
０，１とｙ＝０，１，２，３とを組合せたアドレ
スに対し、式(2)に代入してアドレスを10進数で示
すと、配列○ハが得られ全部０となる。次の代表ア
ドレス（ｘ，ｙ）＝（１，０）すなわち、ｘ＝１，
２とｙ＝０，１，２，３と組合せたアドレスに対
しては配列○ニが得られ右側が“１”となる この
ように、代表アドレスｘの偶数アドレスに対して
は同値のアドレス、奇数アドレスに対しては右に
＋１したアドレスが示される。Ｋの値はメモリモ
ジユールの記憶容量に関連し、たとえばＫ＝５＋
ｉ，ｉ＝２とすれば、代表アドレス（ｘ，ｙ）＝
（０，４）では配列○ホに示すように全部アドレス
１２８が示される。 That is, in the address x, y plane where Z=0, it corresponds to the local plane ○a in FIG. 1, for example, the representative address (x, y) = (0, 0), that is, x =
If the address is a combination of 0, 1 and y=0, 1, 2, 3 and is substituted into equation (2) and the address is expressed in decimal notation, the array ○ha will be obtained and all will be 0. Next representative address (x, y) = (1, 0), that is, x = 1,
For addresses that combine 2 and y=0, 1, 2, 3, the array ○2 is obtained and the right side is "1".In this way, for even addresses of representative address x, addresses with the same value, For odd addresses, an address incremented by 1 to the right is shown. The value of K is related to the storage capacity of the memory module, for example K=5+
If i, i=2, representative address (x, y)=
At (0, 4), all addresses 128 are shown as shown in the array ○.
このようにして、代表アドレスｘが偶数か奇数
により同値、または右に＋１することにより、画
像データを格納するアドレスを決定することがで
きるものである。また、(2)，(3)式のｙ値に2Kを掛
け、Ｋ＝５＋ｉのｉにｉ＝２，３，４…を選択す
ることにより、同図に示すように、順次倍増する
アドレス数値の領域を展開できる。これにより
ｘ，ｙ面のメモリモジユールの記憶容量を任意に
設定することができる。 In this way, the address where the image data is stored can be determined by making the representative address x the same value depending on whether it is an even number or an odd number, or by adding +1 to the right. In addition, by multiplying the y value in equations (2) and (3) by 2 K , and selecting i = 2, 3, 4, etc. for i in K = 5 + i, as shown in the figure, the address is doubled in sequence. Can expand numerical fields. This allows the storage capacity of the memory module in the x and y planes to be set arbitrarily.
このＺ＝０のアドレスｘ，ｙ面に対し、さらに
複数種類の画像メモリまたは３次元画像メモリを
設定するため、式(3)において、Ｋ＝５＋ｉとして
Ｚ＝１，２，３に対応し図示のアドレスが設定さ
れる。この場合、(3)式のＺ値に22Kを掛け、同図
に示すように、Ｚ＝０のｘ，ｙ面の次のアドレス
をＺ＝１の左上のアドレスとするように設定し、
Ｚ方向のアドレス数値はＺ＝１，２，３…倍とな
るように展開してゆく。このようにＫをパラメー
タとして、複数枚の同容量の２次元平面より成る
３次元画像メモリが形成される。これにより、各
アドレスは一元的に異なる数値をアクセスするこ
とができ、アドレス計算が不要となる。 In order to further set multiple types of image memory or three-dimensional image memory for this Z=0 address x, y plane, in equation (3), K=5+i corresponds to Z=1, 2, 3 and is shown in the figure. address is set. In this case, multiply the Z value in equation (3) by 2 2K , and as shown in the figure, set the next address on the x, y plane of Z = 0 to be the upper left address of Z = 1,
Address values in the Z direction are expanded so that Z=1, 2, 3... times. In this way, using K as a parameter, a three-dimensional image memory consisting of a plurality of two-dimensional planes having the same capacity is formed. This allows each address to access different numerical values centrally, eliminating the need for address calculation.
第３図は上述の原理に従う本発明の実施例の構
成説明図である。 FIG. 3 is an explanatory diagram of the configuration of an embodiment of the present invention according to the above-described principle.
同図において、３次元画像メモリとして、第２
図にアドレス設定したメモリモジユール（＃０〜
＃７）１２1〜１２8を並列に配列し、これらの前
にアドレス生成回路１１を設ける。このアドレス
生成回路１１に１つの基準アドレスを指定して入
力し、さらにｉの値と、局所平面か線状平面かの
モードを指示し、前述のように式(1)のモジユール
割当て関数と式(3)のアドレス割当て関数を用い
て、メモリモジユール１２1〜１２8を並列アクセ
スし、画像データをルーテイング回路１３に入れ
る。ここでは第１図に示すように、局所平面○イで
はそのアドレスによりメモリモジユール番号の順
序が異なるから、これを所定順の画像データバス
に出力するために並べ換える。これらのアドレス
生成回路１１、メモリモジユール１２1〜１２8お
よびルーテイング回路１３に対して、読出し、書
込み、切換え等の制御タイミングを与えるため、
イネーブル回路制御回路１４によりイネーブル信
号や制御信号を与える。 In the same figure, a second
Memory module whose address is set as shown in the figure (#0~
#7) 12 1 to 12 8 are arranged in parallel, and the address generation circuit 11 is provided in front of them. One reference address is specified and inputted to this address generation circuit 11, the value of i and the mode of local plane or linear plane are specified, and the module assignment function of equation (1) and the equation Using the address assignment function (3), the memory modules 12 1 to 12 8 are accessed in parallel and image data is input to the routing circuit 13. Here, as shown in FIG. 1, since the order of the memory module numbers differs depending on the address on the local plane ◯◯, this is rearranged in order to output them to the image data bus in a predetermined order. In order to provide control timing for reading, writing, switching, etc. to these address generation circuit 11, memory modules 12 1 to 12 8 and routing circuit 13,
An enable circuit control circuit 14 provides enable signals and control signals.
(6) 発明の効果
以上説明したように、本発明によれば、３次元
の１つのアドレスを指定することにより、２次元
平面の複数枚より成り３次元立体状に配置された
画像面の任意の局所平面または線状平面を並列ア
クセスし、画像サイズと前記枚数に応じて複数種
類の画面構成を変化させるものである。これによ
り、３次元画像メモリのような莫大なデータ量を
要する場合でも複雑なアドレス計算を要すること
なく、１つのアドレスのみで局所平面または線状
平面の画素アドレスに並列にアクセスできるか
ら、３次元画像メモリや複数画面メモリを容易に
かつ短時間に実現することができる。(6) Effects of the Invention As explained above, according to the present invention, by specifying one three-dimensional address, an arbitrary image plane consisting of a plurality of two-dimensional planes arranged in a three-dimensional shape can be displayed. The local planes or linear planes are accessed in parallel, and a plurality of types of screen configurations are changed depending on the image size and the number of images. This makes it possible to access pixel addresses on a local plane or linear plane in parallel with only one address, without requiring complicated address calculations, even when a huge amount of data is required, such as in a 3D image memory. Image memory and multi-screen memory can be easily realized in a short time.
第１図、第２図は本発明の原理説明図、第３図
は本発明の実施例の構成説明図であり、図中、１
１はアドレス生成回路、１２1〜１２8はメモリモ
ジユール、１３はルーテイング回路、１４はイネ
ーブル回路制御回路を示す。
1 and 2 are diagrams for explaining the principle of the present invention, and FIG. 3 is a diagram for explaining the configuration of an embodiment of the present invention.
1 is an address generation circuit, 12 1 to 12 8 are memory modules, 13 is a routing circuit, and 14 is an enable circuit control circuit.
Claims (1)
モリを複数枚有する３次元画像メモリの設定装置
において、 前記複数枚の画像メモリに、 同一アドレスの対象となる画像サイズに属する
画素データがすべて異なるように割当て該アドレ
スで並列アクセスできる複数メモリモジユール
と、 該複数メモリモジユールの前に設け、一次元行
アクセスまたは二次元平面アクセスを行なう画像
サイズを指定し、対応する代表画素アドレスと画
像サイズ内のメモリモジユール番号を決定すると
ともに、前記複数枚の画像メモリの１枚に基本ア
ドレスを設定し、該画像メモリを含む複数の画像
メモリより成る３次元構造の各画素アドレスに対
し、前記基本アドレスを基として可変パラメータ
Ｋによりそれぞれ一元的に異なるアドレス値を得
るようにし、前記メモリモジユールの代表画素ア
ドレスに応じアドレス値を生成するアドレス生成
手段と、 前記複数メモリモジユールの後に設け、前記画
像サイズに応じ要すれば前記メモリモジユール番
号を並べ換えて出力する手段とを具え、 ３次元の１つのアドレスを指定することによ
り、２次元平面の複数枚より成り３次元立体状に
配置された画像面の任意の線状平面または局所平
面を並列アクセスし、前記画像サイズと前記画像
メモリモジユールの番号に応じ同様にアクセス可
能としたことを特徴とする３次元画像メモリの設
定装置。[Scope of Claims] 1. In a three-dimensional image memory setting device having a plurality of image memories for storing two-dimensional planar image data, in the plurality of image memories, the plurality of image memories belong to image sizes targeted by the same address. A plurality of memory modules that can be accessed in parallel at the addresses assigned so that all pixel data are different; and a corresponding representative memory module that is installed in front of the plurality of memory modules, specifying the image size for one-dimensional row access or two-dimensional plane access; In addition to determining the pixel address and the memory module number within the image size, a basic address is set in one of the plurality of image memories, and each pixel address of a three-dimensional structure consisting of a plurality of image memories including the image memory is determined. , address generation means for generating address values in accordance with a representative pixel address of the memory module, wherein different address values are obtained centrally based on the basic address using a variable parameter K, and the plurality of memory modules and a means for rearranging and outputting the memory module numbers according to the image size, if necessary, according to the image size, and by specifying one three-dimensional address, a three-dimensional solid image consisting of a plurality of two-dimensional planes can be output. A three-dimensional image memory, characterized in that arbitrary linear planes or local planes of image planes arranged in a shape can be accessed in parallel, and can be similarly accessed according to the image size and the number of the image memory module. Setting device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11195882A JPS592169A (en) | 1982-06-29 | 1982-06-29 | Three-dimensional picture memory setting system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11195882A JPS592169A (en) | 1982-06-29 | 1982-06-29 | Three-dimensional picture memory setting system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS592169A JPS592169A (en) | 1984-01-07 |
| JPH059831B2 true JPH059831B2 (en) | 1993-02-08 |
Family
ID=14574411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11195882A Granted JPS592169A (en) | 1982-06-29 | 1982-06-29 | Three-dimensional picture memory setting system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592169A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI274430B (en) * | 2005-09-28 | 2007-02-21 | Ind Tech Res Inst | Light emitting device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5439098A (en) * | 1977-08-31 | 1979-03-24 | Kyowa Hakko Kogyo Co Ltd | Mitomycin c derivatives |
| JPS6037930B2 (en) * | 1978-05-15 | 1985-08-29 | 株式会社東芝 | information storage device |
| JPS55124189A (en) * | 1979-03-20 | 1980-09-25 | Nippon Electric Co | Image storage unit |
-
1982
- 1982-06-29 JP JP11195882A patent/JPS592169A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS592169A (en) | 1984-01-07 |
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