JPH06100904B2 - メモリアクセス装置 - Google Patents
メモリアクセス装置Info
- Publication number
- JPH06100904B2 JPH06100904B2 JP60120501A JP12050185A JPH06100904B2 JP H06100904 B2 JPH06100904 B2 JP H06100904B2 JP 60120501 A JP60120501 A JP 60120501A JP 12050185 A JP12050185 A JP 12050185A JP H06100904 B2 JPH06100904 B2 JP H06100904B2
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、メモリアクセス装置に係り、特にキャラクタ
ジェネレータ（以下、CGと略す）とグラフィックイメー
ジのメモリと中央演算処理装置とから成るシステムにお
いて、該演算処理装置から与えられる文字コード情報に
従ってCGから文字パターンデータを読み出し、かつ該パ
ターンデータを、前記中央演算処理装置から与えられる
文字表示位置情報に従って前記グラフィックメモリへ書
き込む際に用いるメモリアクセス装置に関するものであ
る。
ジェネレータ（以下、CGと略す）とグラフィックイメー
ジのメモリと中央演算処理装置とから成るシステムにお
いて、該演算処理装置から与えられる文字コード情報に
従ってCGから文字パターンデータを読み出し、かつ該パ
ターンデータを、前記中央演算処理装置から与えられる
文字表示位置情報に従って前記グラフィックメモリへ書
き込む際に用いるメモリアクセス装置に関するものであ
る。
近年、パーソナルコンピュータの表示系が高機能化を要
求され、１チップ化された中央演算処理装置（マイクロ
プロセッサ、以下MPUと略す）の限られた機能をうまく
利用する事により、高速処理及び高精細表示が実現して
いる。この様な高機能なパソコンの表示系において、ほ
とんどのものが文字フォント16×16ドットのキャラクタ
ジェネレータ（以下CGと略す）を採用している。また、
文字をグラフィック画面に表示する際にCGから読み出し
た文字パターンデータをグラフィックメモリへ書き込む
処理は、その一部をハードウェアがサポートしている
（ビットシフト，ビットマスク回路等）ものの基本的に
はソフトウェアに頼るところが大きい。例えば、NEC社
から発売されているパソコンPC−100においては、その
テクニカルマニュアル（11−１）ページから（11−５）
ページに記載している様に、CGに与えるアドレスを１ワ
ードごとにMPUが指定し一旦MPUが文字パターンデータを
取り込んだ後、グラフィックイメモリへ書き込んでい
る。この場合のハードウェア構成と具体的な処理に関し
て、第５図から第７図を用いて説明する。
求され、１チップ化された中央演算処理装置（マイクロ
プロセッサ、以下MPUと略す）の限られた機能をうまく
利用する事により、高速処理及び高精細表示が実現して
いる。この様な高機能なパソコンの表示系において、ほ
とんどのものが文字フォント16×16ドットのキャラクタ
ジェネレータ（以下CGと略す）を採用している。また、
文字をグラフィック画面に表示する際にCGから読み出し
た文字パターンデータをグラフィックメモリへ書き込む
処理は、その一部をハードウェアがサポートしている
（ビットシフト，ビットマスク回路等）ものの基本的に
はソフトウェアに頼るところが大きい。例えば、NEC社
から発売されているパソコンPC−100においては、その
テクニカルマニュアル（11−１）ページから（11−５）
ページに記載している様に、CGに与えるアドレスを１ワ
ードごとにMPUが指定し一旦MPUが文字パターンデータを
取り込んだ後、グラフィックイメモリへ書き込んでい
る。この場合のハードウェア構成と具体的な処理に関し
て、第５図から第７図を用いて説明する。
第５図はパソコンの表示系回路を示したブロック図であ
る。同図において、１はMPU、２はデータバス、３はア
ドレスバス、４は読み書き制御信号線（以下R/W線と称
す）、５は表示のための各種タイミング信号を出力する
表示制御用コントローラ（以下CRTCと称す）、６は表示
アドレス、７は表示期間中であることを示す表示タイミ
ング信号機、８は表示タイミング信号線７によって切り
換わる選択回路、９は文字パターンデータを収納したRO
M（Read Only Memory）であるキャラクタジェネレータ
（以下CGと称す）、10はCG9のアドレス情報をラッチす
る出力ポート、11はCG9の文字パターンデータをラッチ
する入力ポート、12はグラフィックイメージで表示デー
タを記憶する表示メモリ、13は表示アドレス６に従って
読み出したデータを可視情報に変換する並直変換器、14
は表示メモリ12の内容を表示するCathode Ray Tube（以
下CRTと略記する）である。
る。同図において、１はMPU、２はデータバス、３はア
ドレスバス、４は読み書き制御信号線（以下R/W線と称
す）、５は表示のための各種タイミング信号を出力する
表示制御用コントローラ（以下CRTCと称す）、６は表示
アドレス、７は表示期間中であることを示す表示タイミ
ング信号機、８は表示タイミング信号線７によって切り
換わる選択回路、９は文字パターンデータを収納したRO
M（Read Only Memory）であるキャラクタジェネレータ
（以下CGと称す）、10はCG9のアドレス情報をラッチす
る出力ポート、11はCG9の文字パターンデータをラッチ
する入力ポート、12はグラフィックイメージで表示デー
タを記憶する表示メモリ、13は表示アドレス６に従って
読み出したデータを可視情報に変換する並直変換器、14
は表示メモリ12の内容を表示するCathode Ray Tube（以
下CRTと略記する）である。
次に第５図の動作を説明する。同図において、先ずCRTC
5はMPU1からアドレスバス３とデータバス２を介して動
作情報を受け取り表示に必要な動作を開始する。CRT14
の表示期間中は表示タイミング信号７がＨ′状態であり
図の如く選択回路８は表示アドレス６を選択している。
これに対して、CRT14の帰線期間に表示タイミング信号
７は|L|状態となり、MPU1はアドレスバス３を介して表
示メモリ12をアクセス可能となる。従って、CRT14に新
たに文字表示するには、帰線期間中に、MPU1が表示メモ
リ12の内容を更新する。
5はMPU1からアドレスバス３とデータバス２を介して動
作情報を受け取り表示に必要な動作を開始する。CRT14
の表示期間中は表示タイミング信号７がＨ′状態であり
図の如く選択回路８は表示アドレス６を選択している。
これに対して、CRT14の帰線期間に表示タイミング信号
７は|L|状態となり、MPU1はアドレスバス３を介して表
示メモリ12をアクセス可能となる。従って、CRT14に新
たに文字表示するには、帰線期間中に、MPU1が表示メモ
リ12の内容を更新する。
具体的には、MPU1がCG9から読み出した文字パターンデ
ータをCRT14で表示したい位置に対応した表示メモリ12
のアドレスへ書き込む。この時、例えばMPU1がワード
（２バイト）単位でデータ転送可能とすると、16×16ド
ットの文字表示を行うには16回の書き込み動作と書き込
みアドレスの算出をソフトウェアで行っている。次に、
MPU1がCG9から文字パターンデータを読み出す際の動作
を第６図，第７図を用いて説明する。
ータをCRT14で表示したい位置に対応した表示メモリ12
のアドレスへ書き込む。この時、例えばMPU1がワード
（２バイト）単位でデータ転送可能とすると、16×16ド
ットの文字表示を行うには16回の書き込み動作と書き込
みアドレスの算出をソフトウェアで行っている。次に、
MPU1がCG9から文字パターンデータを読み出す際の動作
を第６図，第７図を用いて説明する。
第６図はCG9において文字パターンデータを収納してい
る様子を示したものである。同図は、各文字の固有な情
報である文字コード情報が示すCG9のアドレス空間を示
している。つまり「亜」という文字の文字コード情報が
示すアドレス空間には同図に示した16ワードの文字パタ
ーンデータが収納されている。実際に第５図のMPU1が文
字パターンデータを読み出す際には、何ライン目かを示
すROWアドレス情報を上記文字コード情報と同時にCG9へ
与えることにより、文字パターンデータを１ワードずつ
指定する。具体的には、「亜」という文字コード情報と
ROWアドレス情報「４」をCG9に与えた時16進数１ワード
データ「1FF8」を読み出す事ができる。この様な読み出
し動作をサポートするハードウェアが第５図の出力ポー
ト10と入力ポート11である。つまり、MPU1は出力ポート
10へ文字コード情報とROWアドレス情報を設定し、入力
ポート11から文字パターンデータを読み出す。これはMP
U1のメモリ空間の節約を図ったものである。つまり、CG
9を直接メモリ空間に配置した場合１文字当り16ワード
の空間が必要となるが、この方式では入力ポート11と出
力ポート10の２ワードをメモリ空間に配置すれば全ての
文字パターンデータを読み出すことが可能となってい
る。
る様子を示したものである。同図は、各文字の固有な情
報である文字コード情報が示すCG9のアドレス空間を示
している。つまり「亜」という文字の文字コード情報が
示すアドレス空間には同図に示した16ワードの文字パタ
ーンデータが収納されている。実際に第５図のMPU1が文
字パターンデータを読み出す際には、何ライン目かを示
すROWアドレス情報を上記文字コード情報と同時にCG9へ
与えることにより、文字パターンデータを１ワードずつ
指定する。具体的には、「亜」という文字コード情報と
ROWアドレス情報「４」をCG9に与えた時16進数１ワード
データ「1FF8」を読み出す事ができる。この様な読み出
し動作をサポートするハードウェアが第５図の出力ポー
ト10と入力ポート11である。つまり、MPU1は出力ポート
10へ文字コード情報とROWアドレス情報を設定し、入力
ポート11から文字パターンデータを読み出す。これはMP
U1のメモリ空間の節約を図ったものである。つまり、CG
9を直接メモリ空間に配置した場合１文字当り16ワード
の空間が必要となるが、この方式では入力ポート11と出
力ポート10の２ワードをメモリ空間に配置すれば全ての
文字パターンデータを読み出すことが可能となってい
る。
次に、第７図は以上説明した文字パターンデータの読み
出しに関する処理のフローチャートである。同図に示し
た様に、MPU1が１文字パターンデータを読み出すために
は、１ワード単位でCG9のアドレス情報を更新しこの情
報を出力ポート10へ出力する動作が必要となる。要する
に、CG9に与えるアドレス情報の算出と設定及び文字パ
ターンデータの読み出し動作は、ソフトウェアによりMP
U1が行っている。
出しに関する処理のフローチャートである。同図に示し
た様に、MPU1が１文字パターンデータを読み出すために
は、１ワード単位でCG9のアドレス情報を更新しこの情
報を出力ポート10へ出力する動作が必要となる。要する
に、CG9に与えるアドレス情報の算出と設定及び文字パ
ターンデータの読み出し動作は、ソフトウェアによりMP
U1が行っている。
以上説明した様に従来技術においては、１文字表示の
際、MPU1は１ワード単位でCG9のアドレス情報の算出と
設定及びデータの読み出しを行ない。さらに表示メモリ
のアドレス算出とデータの書き込みを行なっている。こ
の様なソフトウェア処理にかかる時間は、40×40ドット
の文字データの場合、ある測定結果によると約3m秒であ
る。
際、MPU1は１ワード単位でCG9のアドレス情報の算出と
設定及びデータの読み出しを行ない。さらに表示メモリ
のアドレス算出とデータの書き込みを行なっている。こ
の様なソフトウェア処理にかかる時間は、40×40ドット
の文字データの場合、ある測定結果によると約3m秒であ
る。
〔発明の目的」 本発明の目的は、この様な従来技術の欠点をなくすべ
く、グラフィック図面に文字表示する表示装置におい
て、高速な文字表示を実現するメモリアクセス装置を提
供することにある。
く、グラフィック図面に文字表示する表示装置におい
て、高速な文字表示を実現するメモリアクセス装置を提
供することにある。
上記目的を達成するために、本発明は、文字データのRO
Wアドレス情報を発生するカウンタ回路と、文字コード
情報及び表示メモリのアドレス情報を保持する回路を設
け、CGから任意の文字パターンデータを読み出しつつ、
読み出した文字パターンデータを直接表示メモリの定め
られた位置へ書き込むことにより、高速な文字表示が可
能となる様に構成したものである。
Wアドレス情報を発生するカウンタ回路と、文字コード
情報及び表示メモリのアドレス情報を保持する回路を設
け、CGから任意の文字パターンデータを読み出しつつ、
読み出した文字パターンデータを直接表示メモリの定め
られた位置へ書き込むことにより、高速な文字表示が可
能となる様に構成したものである。
本実施例は、グラフィック図面に文字表示する処理を高
速化すべく考案したものであり、CGから文字パターンデ
ータを読み出すと同時に、表示メモリの文字表示領域へ
上記文字パターンデータを書込む処理を制御する装置
を、パソコン表示系経路に適用したものである。
速化すべく考案したものであり、CGから文字パターンデ
ータを読み出すと同時に、表示メモリの文字表示領域へ
上記文字パターンデータを書込む処理を制御する装置
を、パソコン表示系経路に適用したものである。
以下、本発明を図面を用いて詳細に説明する。第８図
は、本発明によるメモリアクセス装置の適用対象となる
システムを示したもので、第５図と同一機能を有する回
路ブロック及び同一信号線には第５図と同一符号を付し
てある。第８図において、15は本発明の主要な回路ブロ
ックであるメモリアクセス装置、16はCGアドレスバス、
17はメモリアクセス装置15が出力する書き込み信号線
（以下信号線と称する）、18はメモリアクセス装置
15が有効な信号を出力していることを示すイネーブル信
号線（以下MAEN信号線と称する）24は複数アドレスバ
ス、19は文字表示アドレスバス、23は文字パターンデー
タバス、20は論理積回路、21と22はMAEN信号線18により
切り換わる選択回路である。先ず、上記メモリアクセス
装置15を中心に第８図の動作説明を行ない。次に、第１
図から第４図を用いてメモリアクセス装置15の詳細説明
を行う。
は、本発明によるメモリアクセス装置の適用対象となる
システムを示したもので、第５図と同一機能を有する回
路ブロック及び同一信号線には第５図と同一符号を付し
てある。第８図において、15は本発明の主要な回路ブロ
ックであるメモリアクセス装置、16はCGアドレスバス、
17はメモリアクセス装置15が出力する書き込み信号線
（以下信号線と称する）、18はメモリアクセス装置
15が有効な信号を出力していることを示すイネーブル信
号線（以下MAEN信号線と称する）24は複数アドレスバ
ス、19は文字表示アドレスバス、23は文字パターンデー
タバス、20は論理積回路、21と22はMAEN信号線18により
切り換わる選択回路である。先ず、上記メモリアクセス
装置15を中心に第８図の動作説明を行ない。次に、第１
図から第４図を用いてメモリアクセス装置15の詳細説明
を行う。
第８図において、MPU1はアドレスバス３とデータバス２
を介してメモリアクセス装置15を制御する。本例におい
て、MPU1は次の４つの制御が可能である。それは、
（１）文字コード情報の特定、（２）表示位置情報の設
定、（３）文字表示処理の開始命令、（４）メモリアク
セス装置15の動作ステータスの読み込み、である。メモ
リアクセス装置15は、上記（３）の開始命令を受け取る
とMAEN信号線18を1H1状態とし、同図に示す様に選択回
路21はデータバス２から文字パターンデータバス23へ、
選択回路22は文字表示アドレスバス19へ切り換わる。続
いて、メモリアクセス装置15は、上記（１）で設定した
文字コード情報と内部で制御するROWアドレス情報を合
わせて、CGアドレスバス16へ出力する。同時に、（２）
で設定した情報と上記ROWアドレス情報から算出した表
示メモリ12のアドレス情報を文字表示アドレスバス19に
出力する。さらに、信号線17に書き込み信号を出力
すると論理積回路20を介して、書き込み信号が表示メモ
リ12へ出力されるため、上記CGアドレスバス16のアドレ
ス情報に従って読み出した文字パターンデータを、上記
文字表示アドレスバス19の情報が示す表示メモリ12のア
ドレスへ、書き込む。書き込みが終了した時点で、内部
のROWアドレス情報を自動的に更新し、そのROWアドレス
情報に対応した文字パターンデータを表示メモリ12のア
ドレスに書き込む。この様な動作は、例えば16×16ドッ
トフォントの場合ワード単位でデータを扱うとして、16
回行うことになる。最後に16番目の文字パタンデータの
書き込みが完了すると、MAEN信号線18が1L1状態にな
り、選択回路21はデータバス２へ、選択回路22は複合ア
ドレスバス24へ、各々切り換わる。従って、MPU1はこの
MAEN信号線18の状態を読み込むことにより、メモリアク
セス装置15が動作中が否かを判断できる。これが前記
（４）の制御である。要するに、本発明を適用すること
により、文字コード情報と文字表示位置情報を設定し文
字表示処理の開始命令を発行するだけで、MPU1が文字パ
ターンデータを意識することなく、文字表示が可能にな
るのである。次に、本発明の一実施例としてのメモリア
クセス装置15の詳細動作を第１図を用いて説明する。
を介してメモリアクセス装置15を制御する。本例におい
て、MPU1は次の４つの制御が可能である。それは、
（１）文字コード情報の特定、（２）表示位置情報の設
定、（３）文字表示処理の開始命令、（４）メモリアク
セス装置15の動作ステータスの読み込み、である。メモ
リアクセス装置15は、上記（３）の開始命令を受け取る
とMAEN信号線18を1H1状態とし、同図に示す様に選択回
路21はデータバス２から文字パターンデータバス23へ、
選択回路22は文字表示アドレスバス19へ切り換わる。続
いて、メモリアクセス装置15は、上記（１）で設定した
文字コード情報と内部で制御するROWアドレス情報を合
わせて、CGアドレスバス16へ出力する。同時に、（２）
で設定した情報と上記ROWアドレス情報から算出した表
示メモリ12のアドレス情報を文字表示アドレスバス19に
出力する。さらに、信号線17に書き込み信号を出力
すると論理積回路20を介して、書き込み信号が表示メモ
リ12へ出力されるため、上記CGアドレスバス16のアドレ
ス情報に従って読み出した文字パターンデータを、上記
文字表示アドレスバス19の情報が示す表示メモリ12のア
ドレスへ、書き込む。書き込みが終了した時点で、内部
のROWアドレス情報を自動的に更新し、そのROWアドレス
情報に対応した文字パターンデータを表示メモリ12のア
ドレスに書き込む。この様な動作は、例えば16×16ドッ
トフォントの場合ワード単位でデータを扱うとして、16
回行うことになる。最後に16番目の文字パタンデータの
書き込みが完了すると、MAEN信号線18が1L1状態にな
り、選択回路21はデータバス２へ、選択回路22は複合ア
ドレスバス24へ、各々切り換わる。従って、MPU1はこの
MAEN信号線18の状態を読み込むことにより、メモリアク
セス装置15が動作中が否かを判断できる。これが前記
（４）の制御である。要するに、本発明を適用すること
により、文字コード情報と文字表示位置情報を設定し文
字表示処理の開始命令を発行するだけで、MPU1が文字パ
ターンデータを意識することなく、文字表示が可能にな
るのである。次に、本発明の一実施例としてのメモリア
クセス装置15の詳細動作を第１図を用いて説明する。
第１図は本発明の一実施例としてのメモリアクセス装置
15の詳細ブロック図であり、第８図と同一機能を有する
回路ブロック及び同一信号線には同一符号を付してあ
る。第１図において、100はアドレスデコーダ、101〜10
4はデコード信号線、105はタイミング制御回路、106は
アドレスクロック線、107はアドレスクリア線、109は書
き込みのタイミングを示す信号線（以下WE信号線と称
す）、110は発振器、111はROWアドレス情報を生成するR
OWアドレスカウンタ、112はROWアドレスバス、108は文
字分のROWアドレス情報を送出したことを示す終了信号
線、113と115はデータを保持するラッチ回路、114は文
字コード情報バス、116は文字表示垂直位置情報バス、1
17は文字表示水平位置情報バス、118は加算器、119は実
表垂直位置情報バス、120はNAND回路、121はトライステ
ートバッファ回路である。
15の詳細ブロック図であり、第８図と同一機能を有する
回路ブロック及び同一信号線には同一符号を付してあ
る。第１図において、100はアドレスデコーダ、101〜10
4はデコード信号線、105はタイミング制御回路、106は
アドレスクロック線、107はアドレスクリア線、109は書
き込みのタイミングを示す信号線（以下WE信号線と称
す）、110は発振器、111はROWアドレス情報を生成するR
OWアドレスカウンタ、112はROWアドレスバス、108は文
字分のROWアドレス情報を送出したことを示す終了信号
線、113と115はデータを保持するラッチ回路、114は文
字コード情報バス、116は文字表示垂直位置情報バス、1
17は文字表示水平位置情報バス、118は加算器、119は実
表垂直位置情報バス、120はNAND回路、121はトライステ
ートバッファ回路である。
同図において、表示処理の開始命令がアドレスバス３を
介して送られると、アドレスデコーダ100においてデコ
ーダ信号101が生成される。このデコード信号101はタイ
ミング制御回路105へ送られ、文字表示処理が開始す
る。ここで、タイミング制御回路105は、アドレスクロ
ック線106の信号に同期したクリア信号を、アドレスク
リア信号線107を介して、ROWカウンタ111へ送出し、ROW
アドレス情報を初期化する。同時にMAEN信号線18が1H1
状態となる。従って、NAND回路120はWE信号線109の信号
を▲▼信号線17へ出力開始する。
介して送られると、アドレスデコーダ100においてデコ
ーダ信号101が生成される。このデコード信号101はタイ
ミング制御回路105へ送られ、文字表示処理が開始す
る。ここで、タイミング制御回路105は、アドレスクロ
ック線106の信号に同期したクリア信号を、アドレスク
リア信号線107を介して、ROWカウンタ111へ送出し、ROW
アドレス情報を初期化する。同時にMAEN信号線18が1H1
状態となる。従って、NAND回路120はWE信号線109の信号
を▲▼信号線17へ出力開始する。
一方、ROWカウンタ111はアドレスクロック線106の信号
に同期してカウント動作を行っている。実際に、16×16
ドットの文字表示をする場合には、５ビットカウンタと
なっており、下位４ビットがROWアドレス情報、上位１
ビットが終了信号線108へ送出する信号となる。具体的
には、TTLHD74LS163を２個用いて、このROWカウンタ111
を構成することができる。要するに、ROWカウンタ111
は、文字表示開始時にROWアドレス情報を初期化し、ア
ドレスクロック線106の信号に同期してROWアドレス情報
を更新する。さらに、文字表示処理の終了を終了信号線
108を介してタイミング制御回路105に伝える。この信号
を受けてアドレス制御回路105はMAEN信号線18を再び1L1
状態とする。
に同期してカウント動作を行っている。実際に、16×16
ドットの文字表示をする場合には、５ビットカウンタと
なっており、下位４ビットがROWアドレス情報、上位１
ビットが終了信号線108へ送出する信号となる。具体的
には、TTLHD74LS163を２個用いて、このROWカウンタ111
を構成することができる。要するに、ROWカウンタ111
は、文字表示開始時にROWアドレス情報を初期化し、ア
ドレスクロック線106の信号に同期してROWアドレス情報
を更新する。さらに、文字表示処理の終了を終了信号線
108を介してタイミング制御回路105に伝える。この信号
を受けてアドレス制御回路105はMAEN信号線18を再び1L1
状態とする。
また、このMAEN信号線18の状態は、トライステートバス
バッファ121を介して、MPU1が読み込み可能となってい
る。つまり、MPU1が読み込みたい時には、アドレスバス
３へ特定の情報を出力してアドレスデコーダ100がデコ
ード線104へ読み込み信号を出力する。すると、トライ
ステートバスバッファ121がイネーブル状態となり、MAE
N信号線18の状態をデータバス２へ出力し、MPU1がその
情報を読み込むのである。
バッファ121を介して、MPU1が読み込み可能となってい
る。つまり、MPU1が読み込みたい時には、アドレスバス
３へ特定の情報を出力してアドレスデコーダ100がデコ
ード線104へ読み込み信号を出力する。すると、トライ
ステートバスバッファ121がイネーブル状態となり、MAE
N信号線18の状態をデータバス２へ出力し、MPU1がその
情報を読み込むのである。
さらに、MPU1が、特定のアドレス情報を出力すると、ア
ドレスデコーダ100はデコード信号線102及び103へ書き
込み信号を出力する。これらの書き込み信号により、ラ
ッチ回路113は文字コード情報を、ラッチ回路115は文字
表示情報を、各々設定する。
ドレスデコーダ100はデコード信号線102及び103へ書き
込み信号を出力する。これらの書き込み信号により、ラ
ッチ回路113は文字コード情報を、ラッチ回路115は文字
表示情報を、各々設定する。
先ず、文字コード情報は文字コード情報バス114へ出力
し、ROWカウンタ111が出力するROWアドレス情報と組み
合わす。その結果を、CGアドレス情報としてCGアドレス
バス16へ出力する。従って、ROWアドレス情報が更新さ
れるとCGアドレス情報も自動的に更新される。
し、ROWカウンタ111が出力するROWアドレス情報と組み
合わす。その結果を、CGアドレス情報としてCGアドレス
バス16へ出力する。従って、ROWアドレス情報が更新さ
れるとCGアドレス情報も自動的に更新される。
次に、文字表示位置情報は文字表示垂直位置情報バス11
6と文字表示水平位置情報バス117へ分けて出力される。
このうち文字表示垂直位置情報は、加算器118におい
て、ROWアドレス情報との加算演算を行い表示メモリ12
の実際のアドレス情報の一部に変換される。この情報は
実文字表示垂直位置情報バス119へ出力し、上記文字表
示水平位置情報と組み合わす。その結果を、文字表示ア
ドレス情報として文字表示アドレス情報バスへ出力す
る。従って、ROWアドレス情報が更新されると文字表示
アドレス情報も自動的に更新される。
6と文字表示水平位置情報バス117へ分けて出力される。
このうち文字表示垂直位置情報は、加算器118におい
て、ROWアドレス情報との加算演算を行い表示メモリ12
の実際のアドレス情報の一部に変換される。この情報は
実文字表示垂直位置情報バス119へ出力し、上記文字表
示水平位置情報と組み合わす。その結果を、文字表示ア
ドレス情報として文字表示アドレス情報バスへ出力す
る。従って、ROWアドレス情報が更新されると文字表示
アドレス情報も自動的に更新される。
要するに、CGアドレス情報及び文字表示アドレス情報
も、アドレスクロック線106の信号に同期して更新さ
れ、▲▼信号線の書き込み信号により、CGアドレス
情報に対応した文字パターンデータの書き込み動作が行
なわれる。次に、これら一連の動作タイミングを第２図
を用いて説明する。
も、アドレスクロック線106の信号に同期して更新さ
れ、▲▼信号線の書き込み信号により、CGアドレス
情報に対応した文字パターンデータの書き込み動作が行
なわれる。次に、これら一連の動作タイミングを第２図
を用いて説明する。
第２図は、メモリアクセス回路15の主な信号のタイムチ
ャートを示した図である。同図に示した様に、デコード
信号が出力されると、アドレスクリア信号は次のアドレ
スクロックの立下りから１クロック幅だけ1L1となる。
この時アドレスクロックの立上りでROWアドレス情報が
初期化され、1O1になる。これと同じタイミングでMAEN
信号が立上る。するとWE信号の情報が▲▼信号へ出
力される。一方、ROWアドレス情報はアドレスクロック
の立上りで更新される。この情報が16回更新されるとRO
Wアドレスカウンタの上位５ビット目である終了信号が
立上る。この信号に立上りを利用して、MAEN信号を1L1
にし、16ワードのメモリアクセスつまり１文字表示処理
が終了したことを示す。
ャートを示した図である。同図に示した様に、デコード
信号が出力されると、アドレスクリア信号は次のアドレ
スクロックの立下りから１クロック幅だけ1L1となる。
この時アドレスクロックの立上りでROWアドレス情報が
初期化され、1O1になる。これと同じタイミングでMAEN
信号が立上る。するとWE信号の情報が▲▼信号へ出
力される。一方、ROWアドレス情報はアドレスクロック
の立上りで更新される。この情報が16回更新されるとRO
Wアドレスカウンタの上位５ビット目である終了信号が
立上る。この信号に立上りを利用して、MAEN信号を1L1
にし、16ワードのメモリアクセスつまり１文字表示処理
が終了したことを示す。
次に、この様な動作を制御しているタイミング制御回路
105を第３図と第４図を用いて詳細に説明する。
105を第３図と第４図を用いて詳細に説明する。
第３図はタイミング制御回路105の詳細図である。同図
において、第１図と同一機能を有する回路でロック及び
同一信号線には同一符号を付してある。
において、第１図と同一機能を有する回路でロック及び
同一信号線には同一符号を付してある。
第３図において、200は23文周器、201は発振器110のク
ロック線、202はシフトレジスタ、203と204はシフトレ
ジスタ202の各々QB及びQD出力である。205は論理和回
路、206は反転回路、207〜210はエッヂトリガタイプの
フリップフロップ回路（以下FFと称す）、211はFF208の
負論理の出力信号線、212はFF209の正論理の出力信号
線、213はNAND回路、214は論理和回路である。
ロック線、202はシフトレジスタ、203と204はシフトレ
ジスタ202の各々QB及びQD出力である。205は論理和回
路、206は反転回路、207〜210はエッヂトリガタイプの
フリップフロップ回路（以下FFと称す）、211はFF208の
負論理の出力信号線、212はFF209の正論理の出力信号
線、213はNAND回路、214は論理和回路である。
同図の分周器200は発振器のクロックを23分周した信号
をシフトレジスタ202へ送出している。シフトレジスタ2
02は、この信号を発振器クロック線201のクロックに同
期させた各種位相を持つ信号を生成する。具体的にQA信
号つまりアドレスクロック信号に対して、１クロック遅
延した信号がQB信号、３クロック遅延した信号がQD信号
である。この様な分周器200とシフトレジスタ202は各々
TTLHD74LS393及びHD74LS164で容易に実現可能である。
論理和回路205はこのQB信号線203とQD信号線204を入力
としてWE信号を出力している。これら一連のタイミング
は第４図の上半分に示した。
をシフトレジスタ202へ送出している。シフトレジスタ2
02は、この信号を発振器クロック線201のクロックに同
期させた各種位相を持つ信号を生成する。具体的にQA信
号つまりアドレスクロック信号に対して、１クロック遅
延した信号がQB信号、３クロック遅延した信号がQD信号
である。この様な分周器200とシフトレジスタ202は各々
TTLHD74LS393及びHD74LS164で容易に実現可能である。
論理和回路205はこのQB信号線203とQD信号線204を入力
としてWE信号を出力している。これら一連のタイミング
は第４図の上半分に示した。
第３図のFF207〜FF210は全て同一機能であり、TTLHD74L
S74と全く同じ動作をするものである。従って、デコー
ド信号線101にデコード信号が入るとFF207のＱ出力は1L
1になる。さらにFF207のＱ出力信号は、FF208において
反転回路206がアドレスクロックを反転した信号の立上
りでラッチされる。さらに、FF208のＱ出力信号は、FF2
09においてFF208と同一クロックの立上りでラッされ
る。ここで、NAND回路213はFF208の出力信号線211とF
F209のＱ出力信号線212を入力とし、アドレスクリア信
号を出力する。
S74と全く同じ動作をするものである。従って、デコー
ド信号線101にデコード信号が入るとFF207のＱ出力は1L
1になる。さらにFF207のＱ出力信号は、FF208において
反転回路206がアドレスクロックを反転した信号の立上
りでラッチされる。さらに、FF208のＱ出力信号は、FF2
09においてFF208と同一クロックの立上りでラッされ
る。ここで、NAND回路213はFF208の出力信号線211とF
F209のＱ出力信号線212を入力とし、アドレスクリア信
号を出力する。
また、論理和回路214は、アドレスクロック線106が1H1
でかつアドレスクリア線107が1L1状態の時、FF210のPR
端子へ信号を送出する。この信号によりFF210のＱ出力
であるMAEN信号線18は1H1状態となる。最後に、終了信
号線108の信号の立上りでFF210のＱ出力であるMAEN信号
線18が1L1状態となる。これら一連のタイミングは第４
図の下半分に示した。以上がタイミング制御回路105の
詳細構成と詳細タイミングである。
でかつアドレスクリア線107が1L1状態の時、FF210のPR
端子へ信号を送出する。この信号によりFF210のＱ出力
であるMAEN信号線18は1H1状態となる。最後に、終了信
号線108の信号の立上りでFF210のＱ出力であるMAEN信号
線18が1L1状態となる。これら一連のタイミングは第４
図の下半分に示した。以上がタイミング制御回路105の
詳細構成と詳細タイミングである。
以上、本発明の実施例としてメモリアクセス装置15の説
明を行ったが、本発明は何もこの例に限ったわけではな
い。例えば、32×32ドットの文字表示処理への対応を考
えた場合、第１図において、ROWカウンタ111のビット数
を７ビットとし、下位５ビットの情報と文字表示垂直位
置情報の加算演算を行うだけでなく、ROWカウンタ111の
上位から２番目の１ビット情報と文字表示水平位置情報
の加算演算を行う必要が生じるため、加算器を追加した
構成となる。
明を行ったが、本発明は何もこの例に限ったわけではな
い。例えば、32×32ドットの文字表示処理への対応を考
えた場合、第１図において、ROWカウンタ111のビット数
を７ビットとし、下位５ビットの情報と文字表示垂直位
置情報の加算演算を行うだけでなく、ROWカウンタ111の
上位から２番目の１ビット情報と文字表示水平位置情報
の加算演算を行う必要が生じるため、加算器を追加した
構成となる。
また、CGとグラフィックイメージのメモリを備えたレー
ザービームプリンタ等の印字装置におけるコントロール
回路においても、本実施例と同様のハードウェア構成で
本実施例の適用が可能である。
ザービームプリンタ等の印字装置におけるコントロール
回路においても、本実施例と同様のハードウェア構成で
本実施例の適用が可能である。
最後に、本発明をパソコン表示系回路に適用した場合、
従来MPUが文字パターンデータを１ワードずつ読み出し
と書き込みの処理を行っていたのに対して、本発明はMP
Uが文字コード情報と文字表示位置情報を設定するだけ
でハードウェアにより処置するためMPUの負荷が少なく
なる、と同時に文字パターンデータの読み出しと書き込
みを同時処理することによりCGROM或いは、グラフィッ
クメモリのどちらか長い方のサイクル時間と１文字デー
タのワード数の積で表わされる時間が、１文字表示の処
理時間となり高速化を実現できる。具体的には、サイク
ル時間500n秒として40×40ドットの文字表示処理時間は
50μ秒となる。
従来MPUが文字パターンデータを１ワードずつ読み出し
と書き込みの処理を行っていたのに対して、本発明はMP
Uが文字コード情報と文字表示位置情報を設定するだけ
でハードウェアにより処置するためMPUの負荷が少なく
なる、と同時に文字パターンデータの読み出しと書き込
みを同時処理することによりCGROM或いは、グラフィッ
クメモリのどちらか長い方のサイクル時間と１文字デー
タのワード数の積で表わされる時間が、１文字表示の処
理時間となり高速化を実現できる。具体的には、サイク
ル時間500n秒として40×40ドットの文字表示処理時間は
50μ秒となる。
〔発明の効果〕 以上述べた様に、本発明によれば、１文字表示処理を行
う場合、その処理速度tproはCG或いは表示メモリのどち
らか長い方のサイクル時間tcycに依存し、１文字データ
幅がＭバイト、処理するデータ幅がＮバイトとすると、 となり高速処理が実現する。具体的には40×40ドットの
文字表示の際にMPU（8086）が約2m秒程度かかっていた
が、本発明を適用するとサイクル時間を500n秒としワー
ド処理の場合50μ秒、バイト処理の場合100μ秒の処理
時間となる。さらに、従来MPUが文字パターンデータを
１バイト或いは１ワードずつ処理していたのに対して、
文字コード情報と文字表示アドレス情報を設定するだけ
で１文字表示処理が可能になるため、MPUの負荷が軽く
なり文字表示処理と同時にMPUが他の処理を行うことが
できる、という効果がある。
う場合、その処理速度tproはCG或いは表示メモリのどち
らか長い方のサイクル時間tcycに依存し、１文字データ
幅がＭバイト、処理するデータ幅がＮバイトとすると、 となり高速処理が実現する。具体的には40×40ドットの
文字表示の際にMPU（8086）が約2m秒程度かかっていた
が、本発明を適用するとサイクル時間を500n秒としワー
ド処理の場合50μ秒、バイト処理の場合100μ秒の処理
時間となる。さらに、従来MPUが文字パターンデータを
１バイト或いは１ワードずつ処理していたのに対して、
文字コード情報と文字表示アドレス情報を設定するだけ
で１文字表示処理が可能になるため、MPUの負荷が軽く
なり文字表示処理と同時にMPUが他の処理を行うことが
できる、という効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図のタイムチャート、第３図は第１図におけるタイ
ミング制御回路の詳細を示すブロック図、第４図は第３
図のタイムチャート、第５図はパソコン表示系回路の従
来例を示すブロック図、第６図は文字パターンデータの
収納した様子を示した説明図、第７図は１文字データの
読み出し処理フロー図、第８図は本発明の適用対象とな
るシステムを示すブロック図である。 １…MPU、５…CRTC、９…CG、12…表示メモリ、15…メ
モリアクセス装置、105…タイミング制御回路、111…RO
Wアドレスカウンタ。
第１図のタイムチャート、第３図は第１図におけるタイ
ミング制御回路の詳細を示すブロック図、第４図は第３
図のタイムチャート、第５図はパソコン表示系回路の従
来例を示すブロック図、第６図は文字パターンデータの
収納した様子を示した説明図、第７図は１文字データの
読み出し処理フロー図、第８図は本発明の適用対象とな
るシステムを示すブロック図である。 １…MPU、５…CRTC、９…CG、12…表示メモリ、15…メ
モリアクセス装置、105…タイミング制御回路、111…RO
Wアドレスカウンタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 哲也 神奈川県横浜市戸塚区吉田町292番地 日 立ビデオエンジニアリング株式会社内 (72)発明者 丸山 隆 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (56)参考文献 特開 昭61−83585（ＪＰ，Ａ)
Claims (1)
- 【請求項１】所定の処理装置から文字コード情報と文字
表示位置情報とを与えられ、前記文字コード情報に従っ
てキャラクタジェネレータから文字パターンデータを読
み出し、当該文字パターンデータを、前記文字表示位置
情報に従って生成した書き込みアドレスによって、表示
メモリに、前記処理装置の出力するアドレスと前記書き
込みアドレスとの２つのアドレスのうちの一方を前記表
示メモリへのアドレスとして選択する第１の選択手段
と、前記処理装置の出力するデータと前記キャラクタジ
ェネレータから読み出された文字パターンデータとのう
ちの一方を前記表示メモリへの書き込みデータとして選
択する第２の選択手段とを介して、書き込むメモリアク
セス装置であって、 前記処理装置から与えられる前記文字コード情報と文字
位置情報とを保持する保持手段と、ROWアドレス情報を
順次生成する手段と、生成されたROWアドレス情報と前
記保持手段に保持されている文字コード情報とから前記
キャラクタジェネレータの、文字パターンデータを読み
出すべき読み出しアドレスを生成する手段と、生成され
た前記ROWアドレスと前記保持手段に保持されている文
字位置情報とから前記表示メモリの、前記文字パターン
データを書き込むべき書き込みアドレスを生成する手段
と、タイミング制御回路とを有し 前記タイミング制御回路は、前記第１の選択手段の前記
書き込みアドレスを選択するタイミングと、前記第２の
選択手段の前記キャラクタジェネレータから読み出され
た文字パターンデータを選択するタイミングと、前記表
示メモリの書き込み動作のタイミングとの３つのタイミ
ングを、それぞれ、前記読み出しアドレスによって前記
キャラクタジェネレータから読み出された文字パターン
データが、直接、前記書き込みアドレスによって、前記
表示メモリに書き込まれるように制御することを特徴と
するメモリアクセス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60120501A JPH06100904B2 (ja) | 1985-06-05 | 1985-06-05 | メモリアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60120501A JPH06100904B2 (ja) | 1985-06-05 | 1985-06-05 | メモリアクセス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61278886A JPS61278886A (ja) | 1986-12-09 |
| JPH06100904B2 true JPH06100904B2 (ja) | 1994-12-12 |
Family
ID=14787761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60120501A Expired - Lifetime JPH06100904B2 (ja) | 1985-06-05 | 1985-06-05 | メモリアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06100904B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63287994A (ja) * | 1987-05-21 | 1988-11-25 | 松下電器産業株式会社 | 文字フォント転送装置 |
| JPH01108588U (ja) * | 1988-01-12 | 1989-07-21 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6183585A (ja) * | 1984-10-01 | 1986-04-28 | 松下電器産業株式会社 | 表示装置 |
-
1985
- 1985-06-05 JP JP60120501A patent/JPH06100904B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61278886A (ja) | 1986-12-09 |
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