JPH06100962B2

JPH06100962B2 - バス制御回路

Info

Publication number: JPH06100962B2
Application number: JP28858888A
Authority: JP
Inventors: 伸二大賀; 琢己山崎
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-11-30
Filing date: 1988-11-14
Publication date: 1994-12-12
Anticipated expiration: 2009-12-12
Also published as: JPH01230129A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はデータプロセッサに用いられるマイクロプログ
ラム制御型バス制御回路に関する。

〔従来の技術〕

マイクロプログラム制御型中央処理装置（以下CPUと称
す）は、演算実行ユニット，命令のプリフェッチユニッ
ト，キャッシュメモリユニット，およびメインメモリま
たは、I/Oプロセッサとの間で行うデータ転送を制御す
るシステムバスインタフェースユニットを含み、各ユニ
ット間でのデータ転送マイクロ命令制御により行われて
いる。

CPUの性能向上のため、パイプライン制御やクロックサ
イクルの高速化が図られている。この結果、各ユニット
の遅延問題により全ユニットを１クロックサイクル中に
動作させることが困難となってきている。そこで動作を
２つに分割する方式が採用されている。すなわち、最初
のクロックサイクルでマイクロ命令から作成された各種
コマンドが各ユニット間で送受される。そして、次のク
ロックサイクルでコマンドに対する実行結果の送受が行
われる。例えば、キャシュメモリユニットからの命令ま
たはオペランドの取り出しは、最初のクロックでマイク
ロ命令に従い演算実行ユニットまたはプリフェッチユニ
ットからキャシュメモリユニットへのコマンド送出およ
びキャシュメモリユニット内のコマンドレジスタへのセ
ットが行われる。キャシュメモリユニットは、次のクロ
ックサイクルでこのコマンドを実行し、命令またはオペ
ランドデータをバス上に出力する。マイクロ命令の指示
に応答して必要なユニットがこのデータを取り込む。

〔発明が解決しようとする課題〕

このように１つの命令あるいはオペランドデータ転送が
２クロックサイクル以上にまたがる場合、データがバス
に出力されて前記必要なユニットがマイクロ命令に従っ
て取込むタイミングでマイクロ命令の実行抑止が発生す
ると仮定する。このため、実行再開時にはデータがバス
上に存在しない。従って、実行の抑止されたマイクロ命
令の１つ前のマイクロ命令に従ってコマンドを発行すれ
ばデータ転送ができる。しかし、CPUの性能は低下す
る。

このCPUの性能低下は、コマンドレジスタのバックアッ
プ回路を設け、実行再開時に元のコマンドレジスタに従
って実行することにより防止できる。しかし、データ転
送に２クロック以上かかるユニットが複数存在すると、
各ユニットにコマンドレジスタのバックアップ回路が必
要となり、ハードウェア量の増大を招くという欠点があ
る。

本発明の目的は、データ転送中に実行抑止信号が発生し
ても、実行再開による性能低下をなくし、各ユニットに
コマンドレジスタのバックアップ回路を備えることな
く、実行抑止からの再開を容易に実現できるようにした
バス制御回路を提供することにある。

〔課題を解決するための手段〕

本発明のバス制御回路は、データ転送に２クロック以上
かかるユニットを少なくとも１つ含む複数のユニット
と、これら複数のユニットを制御するためのマイクロプ
ログラム制御ユニットと、前記複数のユニット間でデー
タの転送を行うバスとを含む中央処理装置に設けられる
バス制御回路において、前記バスに接続され毎クロック
時にバスからのデータを格納するデータ格納回路と、こ
のマイクロプログラム制御ユニットが送出するマイクロ
命令実行レベル信号およびマイクロ命令実行抑止信号を
監視し、マイクロ命令実行抑止時あるいは割り込み処理
実行時には前記データ格納回路へデータの格納を抑止す
る指示を行い、マイクロ命令再実行時には前記データ格
納回路へ前記バスにデータを出力する指示を行うデータ
格納制御回路とを含む。

〔実施例〕

次に本発明の一実施例について図面を参照して詳細に説
明する。

第１図を参照すると、本発明の一実施例はCPU内の各ユ
ニット間でデータを転送するためのバス1;このバス１に
接続され主記憶（図示せず）または入出力（以下I/O）
プロセッサ（図示せず）等とのデータ転送または通信を
制御するためインタフェース信号線2a、インタフェース
回路2bおよびマイクロ命令を解読するデコーダ2cを有す
るインタフェースユニット2;前記バス１に接続されたキ
ャッシュ回路3a、コマンドレジスタ3cおよびコマンドを
解読するデコーダ3bを有し、命令またはオペランドデー
タを格納するキャッシュメモリユニット3;前記バス１に
接続された命令バッファ回路4a、この命令バッファ回路
4aからの命令を解読する命令デコーダ4bおよびマイクロ
命令を解読し命令取出コマンドおよび制御信号を生成す
るデコーダ4dを有し命令の先取を行う、プリフェッチユ
ニット4;バス１に接続されたレジスタ5aおよび5b、これ
らレジスタ5aおよび5bに接続された演算器（ALU）5dお
よびマイクロ命令を解読しデータ取出コマンドおよび制
御信号を生成するデコーダ5eを有し演算を実行する演算
実行ユニット5;データ出力制御回路7aおよび格納抑止制
御回路7bを有するデータ格納制御回路7;この回路７の格
納抑止制御回路7bから線13を介して与えられるデータ格
納抑止信号に応答して格納動作を制御するレジスタ6aお
よび6b、および前記回路７のデータ出力制御回路7aから
のデータ出力指示信号14に応答してバス１に対するデー
タ出力を制御するバス出力回路6cを有するデータ格納回
路6;およびマイクロプログラムを格納する制御記憶（C
S）8aこのCS8a、からのマイクロ命令を格納するマイク
ロ命令レジスタ8b、CSに対するアドレスを発生するマイ
クロ命令アドレス回路8cおよび割込受付制御回路8dを備
え各ユニット２−５に動作指示を与えるマイクロプログ
ラム制御ユニット８を含む。

この実施例では、プリフェッチユニット４または演算実
行ユニット５でマイクロ命令に基づいて作成された命令
またはオペランドデータの取出要求が、コマンド線4cま
たは5cを介してキャッシュメモリユニット３に送出され
る。

送出されたコマンドは、キャシュメモリユニット３のコ
マンドレジスタ3cに格納されたあとデコーダ3bで解読さ
れる。解読結果に応答してキャッシュ回路3aは、データ
をバス１に送出する。線10を介して与えられるマイクロ
プログラムの実行を抑止する実行抑止信号（以下NOEX信
号）に応答してプリフェッチユニット４および演算実行
ユニット５からキャシュメモリユニット３に出力される
コマンドも無効化される。インタフェースユニット２、
キャシュメモリユニット３、プリフェッチユニット４お
よび演算実行ユニット５からバス１データを出力する時
のドライブ信号は、マイクロ命令レジスタ8bから線９を
介して与えられるマイクロ命令またはコマンドレジスタ
3cからのコマンドを各ユニット２−５のデコーダ2c、3
b、4dおよび5eで解読することにより発生され、線11a−
11dに送出される。この線11a−11dを介して与えられる
バスドライブ信号に応答して、バス１にデータが出力さ
れる。

例えばI/Oプロセッサ（図示せず）からの割込処理要求
がインタフェースユニット２を介して割込信号として線
2dに送出される。この割込信号に応答してマイクロプロ
グラム制御ユニット８内の割込受付制御回路8dは割込処
理の開始から終了まで有効となる実行レベル信号を発生
し線12に出力する。実行レベル信号は、マイクロプログ
ラムが割込処理中であることを示す信号である。この実
行レベル信号と線10を介して与えられるNOEX信号に基づ
いて、格納抑止制御回路7bはデータ格納抑止信号を生成
し、線13に送出するとともに、データ出力タイミング信
号を生成して線7cに送出する。このデータ出力タイミン
グ信号および線11a−11dを介して与えられるバスドライ
ブ信号に応答してデータ出力制御回路7aはデータ出力指
示信号を生成し、線14に送出する。この線13を介して与
えられるデータ格納抑止信号に応答して、データ格納回
路６のレジスタ6aおよび6bは、マイクロ命令の実行抑止
時または割込処理中、バス１からのデータ取込みを抑止
する。そして、この抑止によりレジスタ6aおよび6bに格
納されていたデータは、線14を介して与えられるデータ
出力指示信号に応答して、バス出力回路6cを介してバス
１に出力される。

実行抑止状態からそのまま実行を再開する時、キャシュ
メモリユニット３は線10上のNOEX信号に関係なく、コマ
ンドレジスタ3cの内容に従って動作する。第２図はこの
場合のバス制御動作が示されている。

第１図および第２図を参照すると、各ユニットは、CPU
の線15（第１図には図示せず）を介して与えられる基本
クロック信号の立上りエッジで基本的に動作を開始す
る。S1ステージで制御記憶8aに格納されたマイクロプロ
グラム９のマイクロ命令μ１による命令またはオペラン
ドデータ取出しの指示に応答して、プリフェッチユニッ
ト４のデコーダ4dまたは演算実行ユニット５のデコーダ
5eからキャシュメモリユニット３に対するコマンドＣ
_μ１がコマンドライン4cまたは5cに出力される。そして
S1ステージの後縁すなわちS2ステージの前縁でキャシュ
メモリユニット３内のコマンドレジスタ3cにコマンドＣ
_μ１がセットされる。キャシュメモリユニット３はS2ス
テージでこのコマンドＣ_μ１を実行しバス１上にデータ
D1をキャシュ回路3aから出力する。このとき、本実施例
ではS2およびS3ステージ間で線10上のNOEX信号が何らか
の要因で発生し、S2およびS3ステージでのマイクロ命令
μ２の実行が抑止され、マイクロ命令μ２はS4ステージ
で実行される。このときS2ステージでキャッシュメモリ
ユニット３から出力されたデータD1はデータ格納回路６
内のレジスタ6aにロードされる。線13のうちの１つ13a
上のデータ格納抑止信号は線10上のNOEX信号の１クロッ
ク遅延信号に基づいて作成される。この信号に応答して
レジスタ6aは、S3ステージとS4ステージとの間、バスか
らのデータ格納動作が抑止される。S4ステージ上でデー
タ格納抑止制御回路7bは、線10上のNOEX信号および線12
上の割込処理中でないことを示す実行レベル信号からデ
ータ出力タイミング信号を線7cに出力する。この線7cか
らのデータ出力タイミング信号および線11a−11dを介し
て与えられる全てのユニットがドライブしていないこと
を示すドライブ信号に応答して、データ出力制御回路7a
はバス１へのデータ出力を指示するデータ出力指示信号
を発生し線14の１つ14aに出力する。この信号に応答し
て、バス出力回路6cはレジスタ6aからのデータD1をバス
１に出力する。従って、マイクロ命令μ２実行時キャッ
シュメモリユニット３が出力すべきデータD1を演算実行
ユニット５内のレジスタ5aに取込むことができる。

外部からの割込処理要求に対する処理受付時、必要に応
じてマイクロ命令の実行は抑止され、割込処理ルーチン
にトラップする。処理終了後元のマイクロ命令、すなわ
ち実行が抑止されたマイクロ命令μ２から実行が再開さ
れる。第３図には時間を基礎としたこれら動作が示され
ている。

第１図および第３図を参照すると、S1ステージでマイク
ロ命令レジスタ8bに格納されたマイクロプログラム９の
マイクロ命令μ１が演算実行ユニット５のデコーダ5eで
解読されて、コマンドＣ_μ１がコマンドライン5cを介し
てコマンドレジスタ3cにセットされるコマンドＣ_μ１は
デコーダ3bで解読されてキャッシュ回路3aに与えられ
る。この解読結果に応答してキャッシュ回路3aからデー
タD1がバス１に出力される。このデータD1はマイクロ命
令μ２により演算実行ユニット５内のレジスタ5aにロー
ドされる。このロード時点で割込要因が存在し割込信号
が線2dを介してデコーダ2cから割込み受付制御回路8dに
送出される。この割込信号に応答して受込み受付け制御
回路8dから割込処理へのマイクロプログラムのトラップ
のためのNOEX信号が線10に送出され、マイクロ命令μ２
の実行が抑止される。この実行抑止に応答して、レジス
タ5aはデータD1を取込めない。しかし、データD1はデー
タ格納回路６内のレジスタ6aおよび6bに取込まれる。S3
〜S8ステージは、割込み処理実行中（マイクロ命令T0〜
T4）であり、マイクロプログラム制御ユニット８から線
12を介して与えらえる実行レベル信号でこの割込処理実
行中が伝えられる。線12を介して与えられる実行レベル
信号および線10を介して与えられるNOEX信号に応答し
て、格納抑止制御回路7bは、データ格納抑止信号を線群
13のうちの線13aを介してデータ格納抑止信号がレジス
タ6aに与えられる。このデータ格納抑止信号に応答し
て、レジスタ6aは割込処理中、バス１からのデータの格
納動作を抑止する。また、割込処理中のS4、S5およびS6
ステージで、マイクロ命令T1に応答したコマンドC_T1が
デコーダ5e、コマンドライン5c、コマンドレジスタ3cお
よびデコーダ3bを介してキャッシュメモリユニット３で
実行され、キャッシュ回路3aからバス１にデータD2が出
力される。このデータD2がマイクロ命令T2により演算実
行ユニット５内のレジスタ5bに格納する時、線10を介し
て与えられるNOEX信号に応答してS5ステージでのマイク
ロ命令T2の実行は抑止される。また、データD2はデータ
格納回路６内のレジスタ6bに取込まれようとする。線10
を介して与えられるNOEX信号および線12を介して与えら
れる実行レベル信号に応答して、格納抑止制御回路7bは
線群13中の１つである線13fにデータ格納抑止信号を出
力する。このデータ格納抑止信号に応答して、レジスタ
6fはS6ステージでのバス１からのデータの格納動作を抑
止する。割込処理プログラムT2の実行再開時、線10を介
して与えられるNOEX信号および線12を介して与えられろ
実行レベル信号に応答して、格納抑止制御回路7bは線7c
にデータ出力タイミング信号を出力する。このデータ出
力タイミング信号および線11a−11dを介して与えられる
バスドライブ信号に応答してデータ出力制御回路7aは線
群14のうちの線14fにデータ出力指示信号を生成する。
このデータ出力指示信号に応答してレジスタ6fに格納さ
れたデータD2がバス１に出力され、演算実行ユニット５
内のレジスタ5bにロードされうる。そして割込処理終了
後、S9ステージでマイクロ命令μ２から実行を再開す
る。線12を介して与えられる実行レベル信号および線10
を介して与えられるNOEX信号に応答して、格納抑止制御
回路7bは出力タイミング信号を線7cに送出する。この出
力タイミング信号および線11a−11dを介して与えられる
各ユニットに対するバスドライブ信号に応答してデータ
出力制御回路7aは線群14のうちの１つの線14aにデータ
出力指示信号を出力する。このデータ出力指示信号に応
答してバス出力回路6cはレジスタ6aからのデータD1選択
しバス１に出力する。バス１に送られたデータD1をマイ
クロ命令μ２からの指示により演算実行ユニット５内の
レジスタ5aが保持する。

〔発明の効果〕

本発明の特徴は、中央処理装置内部のバス１に接続され
た数ワードのレジスタ6aおよび6bを有するデータ格納回
路６が、実行抑止信号、実行レベル信号および各ユニッ
トに対するバスドライブ信号に基づいてマイクロ命令の
実行抑止時、本来演算実行回路５に取込まれるべきデー
タをバス１から入力して格納し、実行再開時必要に応じ
てバス１に該データを出力させることにある。この特徴
により、１つの命令の実行またはデータ転送が２クロッ
クにまたがって行われる場合、データの必要なユニット
で実行抑止状態が発生してもCPUの性能を低下させるこ
とはないという効果がある。

また、本発明は、この特徴により各ユニット２〜５にコ
マンドレジスタ等のバックアップ回路を構成する必要が
なくデータ転送時実行が抑止されても実行を容易に再開
できるという効果もある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図；および第２図およ
び第３図は本発明の一実施例の動作を示す図である。図において１……バス、２……インタフェースユニッ
ト、３……キャッシュメモリユニット、４……プリフェ
ッチユニット、５……演算実行ユニット、６……データ
格納回路、７……データ格納制御回路、８……マイクロ
プログラム制御ユニット８。

Claims

【特許請求の範囲】

【請求項１】データ転送に２クロック以上かかるユニッ
トを少なくとも１つ含む複数のユニットと、これら複数
のユニットを制御するためのマイクロプログラム制御ユ
ニットと、前記複数のユニット間でデータの転送を行う
バスとを含む中央処理装置に設けられるバス制御回路に
おいて、前記バスに接続され毎クロック時にバスからのデータを
格納するデータ格納回路と、このマイクロプログラム制御ユニットが送出するマイク
ロ命令実行レベル信号およびマイクロ命令実行抑止信号
を監視し、マイクロ命令実行抑止時あるいは割り込み処
理実行時には前記データ格納回路へデータの格納を抑止
する指示を行い、マイクロ命令再実行時には前記データ
格納回路へ前記バスにデータを出力する指示を行うデー
タ格納制御回路とを含むことを特徴とするバス制御回
路。