JPS6239780B2

JPS6239780B2 -

Info

Publication number: JPS6239780B2
Application number: JP55028140A
Authority: JP
Inventors: Kenichi Wada; Naoki Yamada
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1980-03-07
Filing date: 1980-03-07
Publication date: 1987-08-25
Also published as: DE3108568C2; JPS56129950A; DE3108568A1; US4409654A

Description

【発明の詳細な説明】本発明は、割込み制御回路の構成を簡単化した
プログラム制御の情報処理装置に関する。

命令の実行中に、プログラム割込みが生じる
と、そのプログラムを中断させ、割込み処理を実
行させる必要がある。

従来、プログラム制御の処理装置の動作は、プ
ログラム状態語（PSW）により制御される。こ
のPSWには、次に実行すべき命令アドレス等の
制御情報を含んでいる。従つて、割込みが生じた
とき、それまでのPSW（OLD PSW）を記憶装置
に退避させ、割込み処理プログラムのための新し
いPSW（NEW PSW）を用いる。この割込み処
理プログラム終了後、OLD PSWを再び用いて、
命令の実行を継続する。割込みが生じたときに、
このOLD PSW内の命令アドレスを、割込み処理
プログラム終了後に実行すべき命令のアドレスと
なるように修正したのち、このOLD PSWを主記
憶装置に退避させる。このOLD PSW内の命令ア
ドレスは、割込のタイプと命令のタイプに依存し
て決定する必要がある。

ここでいう割込みタイプとは、割込みを受けた
命令の処理と、割込み処理後に実行されるべき命
令に依存して定められたもので、ここでは、その
内の代表的な３つについてのみ説明する。

抑止型の割込みの場合、その命令は全く実行さ
れない。完了型割込みの場合、その命令の実行は
完了される。停止型割込みの場合、割込みが発生
した時点以後は、その命令が実行されない。

すなわち、その割込みが抑止タイプのときは、
その命令の実行の開始を止めること、完了タイプ
のときは次の命令の実行を止めること、停止タイ
プのときはマシンにより上記のどちらかの処理を
している。

分岐命令以外の命令において、これらの割込み
が発生した場合、割込み処理後に実行されるべき
命令は、割込まれた命令につづく命令であり、し
たがつて、OLD PSW内には、割込まれた命令に
つづく命令のアドレスをストアする必要がある。

分岐命令で割込みが発生した場合、その割込み
が抑止又は停止タイプのときは、割込み処理後に
実行されるべき命令は分岐命令につづく命令（つ
まり、分岐不成功側の命令）である。一方、その
割込みが完了型のときは、割込み処理後に実行さ
れるべき命令は、分岐命令の実行の結果、分岐が
成功したか否かに依る。すなわち、割込み処理後
に実行されるべき命令は、その割込みが抑止又は
停止タイプのときは分岐命令につづく命令アドレ
スであり、完了タイプのときは、分岐結果に従つ
た命令アドレス（分岐不成功のときは、分岐命令
につづく命令のアドレス、分岐成功のときは分岐
先の命令アドレスである。したがつて、分岐命令
において割込みが発生したときにOLD PSW内に
格納されるべき命令アドレスは、割込みのタイプ
と、分岐成功か否かに依存して変わる。

さらに、注意すべきは完了型、割込みの要因の
１つにプログラム事象記録Program Event
Recording）（以下、単にPERと呼ぶ）があるこ
とである。PERによるプログラム割込みがおこ
ると上記で説明した動作のほかに割込まれた命令
の命令アドレス（PERアドレスとよぶ）を記憶
装置に退避させる動作が加わる。通常は、この割
込まれた命令のアドレスを得るために、割込まれ
た命令につづく命令のアドレスと、割込まれた命
令の命令長を検出する方法が用いられる。割込ま
れた命令につづく命令のアドレスから、この命令
長を減算して、割込まれた命令のアドレスを得る
ことができるからである。従つて分岐命令以外の
命令でPERによるプログラム割込みが生じた場
合は、OLD PSW用アドレスとPERアドレスとし
て、ともに、実行された命令アドレスを発生する
必要がある。分岐命令でPERによるプログラム
割込みが生じた場合、OLD PSW用アドレスと
PERアドレスとして、それぞれ分岐結果に従つ
たアドレス（分岐不成功のときは、分岐命令につ
づく命令のアドレス、分岐成功のときは分岐先ア
ドレス）と、分岐命令につづく命令のアドレスを
確保する必要がある。特に、分岐命令で分岐成功
して、PERによるプログラム割込みが生じた場
合は、分岐成功先アドレスと、分岐命令につづく
命令のアドレスの両方を発生する必要がある。

以上のごとく、割込みが生じたときに、割込み
のタイプと割込まれた命令のタイプに依存して、
いろいろの命令アドレスを得る必要がある。

通常、大型のプログラム制御の情報処理装置で
は、各命令は複数のステージに分けて実行され、
かつ異なる命令の異なるステージが並列に実行さ
れる。つまり、各命令はパイプライン処理され
る。すなわち、第１図に示すように、先行制御ユ
ニツト（Ｉユニツト）１により実行すべき命令を
解読するとともに、命令の実行に必要なオペラン
ドのアドレスを計算するステージ（Ｄステージ）
を行ない、記憶制御ユニツトにおいて、このオペ
ランドアドレスを、主記憶装置４をアクセスする
ためのアドレスに変換するステージ（Ａステー
ジ）と主記憶装置４からオペランドを読出し、演
算ユニツト２に送出するステージ（Ｌステージ）
を行なう。Ｅユニツト２では、Ｉユニツト１から
送出される命令コードと記憶制御ユニツトから送
出されるオペランドとについて演算を行なうステ
ージ（演算ステージ又はＥステージ）と、演算結
果を記憶制御ユニツト３に格納するステージ（Ｓ
ステージ）とが行なわれる。各命令についてこれ
らのＤ〜Ｓステージの処理が順次行なわれ、各ユ
ニツトは、ある命令についての一つのステージの
処理を終了すると、ただちに、次の命令について
同じステージの処理をする。

このように、各命令は、複数のステージに分け
て実行され、かつ、異なる命令の異なるステージ
が、並列に実行される。ある命令を実行中に、割
込みが生じると、その命令または、次の命令の次
のステージの実行を停止する。このとき、上述の
ごとく、割込みのタイプと命令のタイプに応じ
て、いろいろの命令アドレスを発生する必要があ
る。

このため、通常Ｉユニツト１は、分岐命令以外
の命令を解読したときは、その命令につづく命令
のアドレスを発生させ、それを保持し、その命令
の演算ステージが開始される直前にＥユニツト２
にこのアドレスを送出する。Ｅユニツト２ではこ
のアドレスを記憶しておき、Ｅステージの実行中
に割込みが検出されたとき、割込み処理プログラ
ムの中でこの記憶した命令アドレスを読出し、
OLD PSW用のアドレス又はPER用のアドレスを
得ている。

一方、Ｉユニツト１が分岐命令を解読したとき
は、分岐命令につづく命令のアドレス（分岐不成
功側の命令アドレス）と分岐先の命令アドレス
（分岐成功側の命令アドレス）を発生させ、それ
らを保持し、それらを、分岐命令の演算ステージ
の開始直前にＥユニツト２に送出する。Ｅユニツ
ト２では、これらのアドレスを記憶しておき、割
込みが生じたとき、これらのいずれかのアドレス
をOLD PSW用のアドレスとして出力し、分岐命
令につづく命令のアドレスをPER用の命令アド
レスとして出力する。

このため、Ｉユニツト１から二つの命令アドレ
スをＥユニツト２に送るための二つのアドレス線
が必要となる。以上においては、アドレスのみに
ついて説明したが、OLD PSWには、次に実行さ
れるべき命令のアドレスだけなく、割込まれた命
令の命令長もストアする必要がある。したがつ
て、実際には二つのアドレス線だけでなく、一つ
の命令長を送る信号線が必要となる。通常の大型
計算機では、各アドレスは24ビツトを有し、各命
令長は２ビツト有する。従つて合計50本の線が少
くとも必要となる。このように、従来技術は、先
行制御ユニツトと演算ユニツトを接続する本数が
多く、高価になるという欠点を有する。更に従来
技術は次の問題を有する。

近年、回路が高速化されるに従がい、各命令の
１つのステージの占める時間すなわち、マシンサ
イクルが短かくできるようになつてきた。しか
し、マシンサイクルが短かくなると、ある命令の
あるステージで、割込みが生じたとき、その命令
又はその次の命令の、次のステージの実行を、適
時に停止することが出来なくなるという問題があ
る。この結果、本来停止されるべき命令が実行さ
れてしまう。以下では、これを命令のオーバラン
と呼ぶ。

この問題を解決するためには、同一出願人によ
る日本特開昭54―107645号明細書には、命令のオ
ーバランを許した上で、オーバランにより生じる
不都合を、割込み処理の中で補う方法が提案され
ている。以下、この方法をオーバラン方式と呼
ぶ。

上述の特許出願では、ＩユニツトからＥユニツ
トへ、２つのアドレスが別々の線を介して送出さ
れ、命令アドレス制御回路はＥユニツト内の複数
のレジスタ内にこれらを保持するとともに、ステ
ージの進行に合わせ、これらのレジスタの内容を
他のレジスタへシフトさせる構成を有する。

このため、命令アドレス制御回路は、Ｉユニツ
トと、２つのアドレス線で接続され、さらに、５
つのレジスタを必要とし、かつ、これらのレジス
タ間でのデータのシフトを制御する回路も必要と
している。

また、上述の特許出願ではPERアドレスの発
生回路を開示していない。前述のように、PER
による割込みを可能とするためには、割込まれた
命令が分岐命令で分岐が成功したときには、
OLD PSW用の命令アドレスと異なるアドレスを
得ることが出来るように命令アドレス制御回路を
構成する必要があり上述の特許出願のように、複
数のレジスタを用いその内容をシフトする方法を
用いれば、PER用アドレス発生のために余分の
レジスタを必要とし、更に、それらのシフトの制
御回路も複雑となるという問題がある。

したがつて、本発明の目的は、簡単な回路構成
により、OLD PSW用の命令アドレスとPER用の
命令アドレスを供給できる情報処理装置を提供す
ることにある。

本発明の他の目的は、Ｉユニツトから一つのア
ドレス線を介して入力されるアドレス情報に基づ
き、OLD PSW用の命令アドレスとPER用の命令
アドレスを出力しうる情報処理装置を提供するこ
とを目的とする。

更に、本発明の他の目的は、割込みが発生した
ときに、マシンサイクルが高速（小さい）のため
に命令のオーバランが発生しても、Ｉユニツトか
ら一つのアドレス線を介して入力されるアドレス
情報に基づいて、PER用アドレスとOLD PSW用
アドレスとを、少ない命令アドレスレジスタを用
いてかつ簡単な制御回路により供給できる情報処
理装置を提供することにある。このため本発明に
よるＩユニツトは、命令を順次解読し、解読した
命令につづく命令のアドレスを発生し、解読した
命令が分岐命令のときには、分岐先の命令のアド
レスをさらに発生し、演算ステージ開始信号に応
答して、演算ステージが実行されようとする命令
につづく命令のアドレスをＥユニツトに送出する
とともに、分岐命令の演算ステージが行なわれ、
その分岐命令の分岐成功が検出されたときは、分
岐命令の演算ステージの次のステージで分岐成功
先の命令アドレスをＥユニツトに送出する。さら
に、本発明によるＥユニツトは、OLD PSWおよ
びPER用の命令アドレスを発生するための命令
アドレス制御回路であつて、命令アドレスをスト
アするための複数のレジスタと、これらのレジス
タの一つを順次循環的に指示するポインタを発生
する回路と、Ｉユニツトから入力される命令アド
レスを、この発生されたポインタにより指示され
るレジスタに入力する手段と、該ポインタ値を所
定のマシンサイクルにわたり遅延するための回路
と、該遅延回路の出力に接続された第１、第２の
ポインタレジスタと、該第１、第２のポインタレ
ジスタのポインタ値のセツトタイミングを指令す
る制御回路であつて、演算ステージ開始を示す信
号と割込み検出信号と割込みのタイプを示す信号
と分岐成功を示す信号に応答して、第１のポイン
タレジスタにOLD PSW用の命令アドレスに対す
るポインタ値が該遅延回路から入力されているタ
イミングにて第１のポインタにセツト信号を出力
し、その後はセツト信号は送出せず、第２のポイ
ンタレジスタにPER用の命令アドレスに対する
ポインタ値が該遅延回路から入力されているタイ
ミングにて、第２のポインタにセツト信号を出す
る制御回路と、該第１、第２のポインタレジスタ
の記憶値に基づき、該複数のレジスタを選択的に
読出す手段とを有する。

（実施例）本発明はIBMシステム３７０に適用可能である
ので、用語の意味の詳細はIBMマニユアル（GA
―22―7000、「IBMシステム／370動作原理」）を
参照されたい。

第２図は本発明によるＥユニツト２を示した図
である。Ｅユニツトは、割込み検出回路２１、本
発明の特徴となる命令アドレス制御回路２２、演
算器２３、分岐命令判定回路２４、ステージ制御
回路２５、マイクロ命令デコーダ２６、制御記憶
装置２７を有する。演算器２３は、上述の特許出
願に従つて、退避レジスタ（図示せず）を有す
る。

加算（ADD）命令（上記マニユアル参照）を
例として説明するならば、命令の読出し、デコー
ド、オペランドアドレス計算、オペランド読出し
は全てＩユニツト１で行なわれ、オペランドの加
算及び結果の格納がＥユニツト２で行なわれる。
１つの命令の実行は、先に引用した特許出願に記
載したごとく、複数のステージに分けて、かつ、
異なる命令の異なるステージが並列に実行され
る、いわゆるパイプライン制御により実行され
る。

本発明では、先に引用した特許出願と同じく、
Ｄ，Ａ，Ｌ，Ｅ，Ｐ，Ｓのステージからなる。

いま記憶装置上のオペランドデータと処理装置
の汎用レジスタの内容とを加算し、加算結果をこ
の汎用レジスタに格納する基本的な加算命令の処
理を考える。Ｉユニツト１が、次に実行すべき命
令をＳユニツト３から読出すと、Ｉユニツト１で
はＤステージの間に主記憶装置上のオペランドア
ドレスを知るために、命令語で指定された汎用レ
ジスタが読出され、オペランドアドレスが計算さ
れる。Ａステージにおいては、Ｄステージで得ら
れたオペランドアドレスがＳユニツト３へ送ら
れ、Ｓユニツト３で、このオペランドアドレスに
基づきＳユニツト３内のバツフア記憶装置（図示
せず）を読出すためのバツフアアドレスが求めら
れる。Ｌステージにおいては、Ｓユニツト３内の
バツフア記憶からオペランドデータが読出され、
Ｅユニツト２へ転送される。Ｉユニツト１は、こ
れとともに命令の一方のオペランドである汎用レ
ジスタの内容を、命令が指定するレジスタアドレ
スにより読出し、Ｅユニツト２へ転送する。かく
て、Ｌステージの終了時点にＥユニツト２は、命
令で指定された演算に必要なオペランドデータを
受けとることとなる。Ｅステージ（演算ステー
ジ）は、Ｅユニツト２がオペランドデータを受け
取つた後、命令で指定された演算を行うためのス
テージである。たとえば、Ｅステージにおいて、
レジスタオペランドと主記憶装置４上のストレジ
オペランドの加算を行ない、加算結果を得る。Ｐ
ステージでは、Ｅユニツト２は汎用レジスタ等
の、プログラムで指定可能なレジスタにこの演算
結果を書込む。この際、Ｅステージでは、汎用レ
ジスタ等の書込み前に、Ｅステージで書替えられ
る汎用レジスタの内容を別に設けた退避用レジス
タに退避させる。先に引用した特許出願では、こ
の退避は、Ｅステージの後のステージで行つてい
たが、本発明ではこれらをＥステージで行つてい
る。割込みの検出がオーバランする装置では、こ
の演算結果を主記憶装置４に書込むことは、Ｐス
テージでは行なわれず、次のＳステージで行われ
る。このＰステージでは、Ｓユニツト３により、
主記憶装置４に書込むためのバツフアアドレスが
求められる。

通常１つのステージは、１つのマシンサイクル
内で実行される。演算ステージは、複数のマシン
サイクル内で実行されることもあるが、本実施例
では、簡単化のために、演算ステージが１マシン
サイクル内で実行される場合のみ説明する。

従つて、ある命令の演算ステージが実行された
マシンサイクルの次のマシンサイクルには、次の
命令の演算ステージが実行されるごとく、各マシ
ンサイクルごとに、順次、新たな命令の演算ステ
ージが実行されることになる。

Ｉユニツト１は、各命令の演算ステージの開始
時点に、演算に必要なオペランド、各命令につづ
く命令のアドレス、その命令長を、それぞれ、線
１２３，１００，１０１を介して送る。

従来のＩユニツトは、各命令を順次解読したと
き解読した命令の命令長とその命令につづく命令
のアドレス（解読した命令が分岐命令のときは分
岐不成功側の命令のアドレス）を発生し、これを
その解読した命令の演算ステージが開始されるま
で保持する第１の手段としたときに、分岐成功先
の命令アドレスを発生し、これを分岐命令を解読
分岐命令の演算ステージが開始されるまで保持す
る第２の手段を有する。従来のＩユニツトは更
に、分岐命令以外の命令の演算ステージ開始時点
で、この演算ステージが開始されようとする命令
の命令長とこの命令につづく命令のアドレスを演
算ステージ開始信号に応答して第１の手段からＥ
ユニツトに第１のアドレス線を介して送出し、分
岐命令の演算ステージ開始時点で、演算ステージ
開始信号に応答して、この分岐命令の命令長とそ
の分岐命令につづく命令（分岐不成功側の命令）
アドレスを該第１の手段から該第１のアドレス線
を介して送出するとともに、分岐成功先の命令ア
ドレスを該第２の手段から第２のアドレス線を介
してＥユニツトへ送るための第３の手段を有して
いた。

本発明によるＩユニツトでは、分岐命令の演算
ステージの開始時点では、分岐先アドレスをＥユ
ニツトに送出しないで、この演算ステージにつづ
くステージで、分岐成功信号に応答して、分岐先
アドレスを、Ｅユニツトへ第１のアドレス線を介
して送出するように修正されている。第２図では
この第１のアドレス線が線１００として示されて
いる。本願では、Ｉユニツト１とＥユニツト２間
は１本のアドレス線で接続されていることに注意
されるべきである。更に本発明によるＩユニツト
１は、この命令アドレスの発生、保持送出の回路
の修正にもかかわらず、命令長を保持し送出する
回路は修正されていない。結局、命令長も、１本
の信号線１０１によりＩユニツト１からＥユニツ
ト２へ送られる点で本発明は従来のＩユニツトと
同じである。なお以上のごとき修正は当業者にと
つて容易なので、以下ではＩユニツト１の詳細な
説明は省略する。

ADD命令の演算ステージではＩユニツト１か
ら線１２３を介して与えられた２つのオペランド
の加算が、演算器２３で行なわれ、その結果が線
２３２を通じてＩユニツト１へ送られて、その中
の汎用レジスタ（図示せず）に書込まれる。この
加算はマイクロ命令により制御される。Ｉユニツ
ト１よりADD命令の演算ステージを制御するマ
イクロプログラムの先頭マイクロ命令のアドレス
が線２７１を介して制御記憶装置２７に送られ、
この先頭マイクロ命令は線２７０を通じてデコー
ダ２６へ送られる。デコーダ２６ではこのマイク
ロ命令をデコードして、線２６６を通じて演算器
２３へ加算を指示する。ADD命令のような基本
的な命令の演算ステージは１マシンサイクルで終
了するので、制御記憶装置２７から読み出したマ
イクロ命令の演算ステージの終了を示す信号
EOPが“１”となつており、この信号は線２６
１を介してステージ制御回路２５へ伝えられる。
ステージ制御回路２５はこの信号に応答して、次
の命令の演算ステージの開始を示す信号を線２５
０を介して命令アドレス制御回路２２へ送る。ま
た、演算ステージの終了を示す信号を線２５１を
介して、割込み検出回路２１に送る。命令アドレ
ス制御回路２２はステージ制御回路２５からの演
算ステージ開始信号２５０に応答して、線１０
０，１０１上の命令アドレス、命令長を受取り、
記憶する。演算器２３は、上述のオーバラン方式
に従つて、命令の実行により書きかえられるレジ
スタの内容を退避するためのレジスタ（図示せ
ず）を有する。このADD命令の演算ステージで
は、このADD命令によつて書き替えられるＩユ
ニツト１内の汎用レジスタの内容を演算器２３内
の退避用レジスタに退避しておく。これもマイク
ロ命令で制御される。退避データはＩユニツト１
から線１２３を通じ演算器１２３へおくられ、線
２６６上のデコーダ２６の出力によつて退避用レ
ジスタにストアされる。先に引用した特許出願で
はＰステージでこの退避が行わなれているが本願
では退避処理の簡単化のために、演算ステージで
行なわれている。さて、演算器２３は、演算ステ
ージで、加算の結果が、結果を収用するＩユニツ
ト内の汎用レジスタ（図示せず）をオーバフロー
するかどうかを調べ、オーバフローしたときは線
２３０を介して、オーバフロー信号を割込み検出
回路２１へ送る。

各ステージの動作は、それぞれ1/4マシンサイ
クルづつずれた時刻T₀，T₁，T₂，T₃で１となる
クロツクパルスで制御されている。オーバラン方
式を用いない従来装置では、割込み検出回路２１
は、各ステージの時刻T₁で線２３０上の信号を
検出していたが、本発明では、オーバラン方式を
採用しているので、割込み検出回路２１は各ステ
ージの時刻T₃で線２３０上の信号を検出し、次
のステージの時刻T₁で、検出結果を出力するよ
うになつている。回路２１は、オーバフローは完
了形割込みであるので線２５１上の、演算ステー
ジの終了信号の受信をまつて割込み信号を線２１
０，２１２に出力するとともに、検出した割込み
が完了形割込みであることを示す信号を線２１１
に出力する。割込み検出回路２１は割込みが許さ
れるかどうかを調べて、これらの割込み信号を出
力する。

なお、割込み検出回路２１は、線１２１を介し
て、Ｉユニツト１又は、入出力制御装置（図示せ
ず）より入力される割込み信号に応答して、これ
らの線２１０，２１１，２１２に上述の割込み信
号を発生する機能も有する。ステージ制御回路２
５は、線２１２上の割込み信号に応答して、直ち
に後続の命令の次のステージを停止させるととも
に、制御記憶装置２７へ割込みを示す信号を線２
５２を介して送る。この信号をうけた制御記憶装
置２７は、マイクロ命令アドレスを割込み処理マ
イクロプログラムの先頭のマイクロ命令のアドレ
スに強制的にセツトし直し、割込み処理マイクロ
プログラムを読出す。このマイクロプログラムの
実行がすむまでステージ制御回路２５は後続の命
令ステージの実行を停止させておく。すなわち、
この間、演算ステージの開始を示す信号、２５
０、演算ステージの終了を示す信号２５１を発生
しない。一方線２１０上に割込み信号が出力され
ると、命令アドレス制御回路２２は、Ｉユニツト
からの命令アドレスの取込みと、取込むべきレジ
スタを指定するための入力ポインタ信号の更新を
停止する。その後、割込み処理のためのマイクロ
プログラムが実行される。このマイクロプログラ
ムの中ではOLD PSW内の命令アドレスを読出す
マイクロ命令を制御記憶装置２７から読出し、こ
のマイクロ命令の解読信号を線２６２を介して、
命令アドレス制御回路２２へ送り、OLD PSW内
の命令アドレスが線２２０を介して演算器２３に
セツトされる。演算器２３はそのまま線２３２へ
送り出す。この命令アドレスは、記憶制御ユニツ
ト３を経由して、主記憶装置４に書込まれる。こ
れによりOLD PSWが主記憶装置４に退避され
た。オーバラン方式では、この割込みマイクロプ
ログラムの中で、演算器２３に予め退避されてい
た汎用レジスタの内容が読出し線２３２を経由し
てＩユニツト１へ送られ、汎用レジスタの内容を
回復する処理が行なわれる。なぜならば、この場
合、割込みの検出が１サイクル遅らされたことに
よつてこのADD命令の次の命令の演算ステージ
が完了してしまう。このため、例えば次の命令も
ADD命令であるならば、汎用レジスタが更新さ
れてしまう。そこで、この割込処理マイクロプロ
グラムの中で、更新された汎用レジスタの内容が
元の値に戻される。

もう一つの例として条件付分岐Branch on
Condition命令（BC命令）について簡単に説明す
る。BC命令の演算ステージでは分岐成功／不成
功を決定する。BC命令の演算ステージの開始時
までにＩユニツト１から線１２３を通じて命令の
マスク情報が演算器２３へ送られ、演算器２３に
あるコンデイシヨンコードCCと、このマスク情
報が線２３１経由で分岐判定回路２４へ送られ
る。

Ｉユニツト１は、前述したようにBC命令のＤ
ステージで、分岐不成功の場合に実行されるべき
命令のアドレス（分岐不成功側アドレス）とBC
命令の命令長を計算し、記憶するとともに、分岐
成功の場合に実行されるべき命令のアドレス（分
岐成功側アドレス）を計算し、記憶している。こ
のBC命令の演算ステージの開始時に、分岐不成
功側の命令アドレスとBC命令の命令長を、それ
ぞれ線１００，１０１に送出する。命令アドレ
ス制御回路２２は、線２５０を介して入力される
演算ステージ開始信号に応答して、線１００，１
０１上の信号を記憶する。演算ステージでは分岐
命令を示すマイクロ命令が読出され、線２６３を
経由して分岐命令判定回路２４へ送られる。回路
２４では線２３１，２６３から入力された信号を
使つて分岐成功／不成功を判定し、結果を線２４
１経由でＩユニツト１へ送る。Ｉユニツト１は、
BC命令のＰステージにおいて、線２４１上の判
定結果にもとずき、もし分岐成功ならば、命令ア
ドレス制御回路２２へ線１００、を介して、分岐
成功側の命令アドレスを送出する。BC命令のＰ
ステージで分岐命令判定回路２４は分岐成功／不
成功の判定し、分岐成功の場合、分岐成功である
ことを線２４０経由で命令アドレス制御回路２２
に知らせる。回路２２は応答して線１００上の命
令アドレスをうけとり、記憶する。

以上、ADD命令とBC命令の２命令を例として
第２図を説明した。命令アドレス制御回路２２は
ADD命令では演算ステージ開始信号２５０に応
答し、BC命令では演算ステージ開始信号２５０
及び分岐成功信号２４０に応答し線１００上の命
令アドレスをうけとり、記憶した。しかし線２５
０、線２４０以外に応答して、線１００，１０１
をうけとらねばならない場合が必要である。この
例として、割込み処理をとりあげる。割込み処理
マイクロプログラムではOLD PSWを主記憶装置
４へ退避したあと、同じく主記憶装置４から
NEW PSWを読出しこれをＩユニツト１へ送
る。Ｉユニツト１では送られたNEW PSWの命
令アドレス、命令長を線１００、線１０１へ送出
する。これをうけて、割込み処理マイクロプログ
ラムが命令アドレスセツト指令を出す。この指令
は制御記憶装置２７より線２７０を介してCSデ
コーダ２６へ送られる。CSデコーダ２６では線
２７０上のこの指令をデコードして、線２６０を
介して命令アドレスセツト信号を命令アドレス制
御回路２２へ送出する。回路２２はこの信号に応
答して線１００，１０１上の命令アドレス、命令
長をうけとり、記憶する。この場合、線２５０、
線２４０のいずれにも信号が発生しない。このよ
うに、線２６０上の命令アドレスセツト信号は、
演算ステージ開始時あるいは分岐成功が検出され
たとき以外において、特定のマイクロ命令に応答
して、線１００，１０１上の命令アドレスと命令
長を命令アドレス制御回路２２に記憶させるのに
用いられる。

以下は本発明の特徴となる命令アドレス制御回
路２２について以下詳細に説明する。

第３図は第２図の本発明の特徴である命令アド
レス制御回路２２をさらに詳細に示した図であ
る。図において１０１Ａ〜１０１Ｄは命令長を格
納する４本のレジスタ（MILC）、１００Ａ〜１
００Ｄは命令アドレスを格納する４本のレジスタ
（MCAR）である。３０はレジスタ１０１Ａ〜１
０１Ｄ及び１００Ａ〜１００Ｄへデータを入力す
るのを制御する回路、４０はレジスタ１０１Ａ〜
１０１Ｄ及び１００Ａ〜１００Ｄからデータを出
力するのを制御する回路、２２００，２２０１は
出力制御回路４０の出力を受けてレジスタ１０１
Ａ〜１０１Ｄを選ぶセレクタ、２２０２，２２０
３は同じく回路４０の出力を受けてレジスタ１０
０Ａ〜１００Ｄを選ぶセレクタ、２２０４はセレ
クタ２２００〜２２０３の出力を線２６２上のマ
イクロ命令のデコード信号により選ぶセレクタで
ある。３００〜３０３は４本のレジスタのうちの
１つを選びそれへのセツトを指示する信号、４０
０，４０１はそれぞれPER用の命令アドレスと
命令長ならびにOLD PSW用の命令アドレスと命
令長を選択するためにセレクタ２２００〜２２０
３へ与えられる信号である。命令長はＩユニツト
１より線１０１を通じて、レジスタ１０１Ａ〜１
０１Ｄのいずれかにストアされる。命令アドレス
も同様にＩユニツト１より線１００を通じてレジ
スタ１００Ａ〜１００Ｄのいずれかにストアされ
る。その後プログラム割込みが発生すると必要な
命令アドレス及び命令長がこれらのレジスタに保
持されているので、回路４０の線４００，４０１
上の出力により必要な信号をこれらのスタツクよ
りとり出す。また演算器２３へ送るときはセレク
タ２２００〜２２０３のいずれかをセレクタ２２
０４により選択し、線２２０を介して演算器２３
へ送る。第４図は第３図の３０をさらに詳細に示
した図である。図に於いて３０００，３０１０，
３０２０はそれぞれ２ビツトから成るレジスタ、
でそれぞれ時刻T₃，T₁，T₃でセツトされる。３
０３０は＋１加算器、３０５０は２ビツトをデコ
ードするデコーダである。レジスタ３０１０の出
力は、＋１加算器３０３０を介してレジスタ３０
００に入力されている。レジスタ３０００は、線
２４０，２５０，２６０を介して、それぞれ、分
岐成功信号、演算ステージ開始信号、命令アドレ
スセツト信号のいずれかがオアゲートORに入力
されたとき、このオアゲートORの出力に応答し
て、＋１加算器３０３０の出力を時刻T₃で取り込
む。分岐成功信号２４０、演算ステージ開始信号
２５０，命令アドレスセツト信号２６０はそれぞ
れ時刻T₁，T₀，T₀にて出力されるように回路が
構成されている。レジスタ３０１０はレジスタ３
０００へのデータのセツトより半マシンサイクル
遅れて、時刻T₁にレジスタ３０００の出力をス
トアする。さらに、半マシンサイクル後、レジス
タ３０１０の出力は、時刻T₃にレジスタ３０２
０にストアされる。従つて、レジスタ３０１０の
出力は、マシンサイクルに同期して、０，１，
２，３，０，１、…のごとく、サイクリツクに変
化する。このレジスタ３０１０の出力は、デコー
ダ３０５０を介して４つのアンドゲートＡに、オ
アゲートORの出力とともに入力され、線３００
〜３０３上に、サイクリツクに信号“１”を出力
する。これらの線３００〜３０３上の信号が、上
述のレジスタ１００Ａ〜１００Ｄ，１０１Ａ〜１
０１Ｄを選択するための入力ポインタを選択的に
セツトするための入力ポインタ信号として用いら
れる。レジスタ３０２０はレジスタ３０００の出
力を１サイクル遅れて保持しこれを線３１０を介
して出力制御回路４０へ送る。従つて、レジスタ
３０００は線１００，１０１上の信号を次のマシ
ンサイクルにおいてストアすべきレジスタを指定
する信号を保持し、レジスタ３０２０は線は１０
０，１０１上の信号を現在のマシンサイクルにお
いてストアすべきレジスタを指定する番号を保持
している。

たとえば、線２５０上の演算ステージの開始信
号が“１”になるとレジスタ３０００は線１０
０，１０１上の信号を次の命令の演算ステージで
ストアするべきレジスタを指定する入力ポインタ
信号を記憶し、レジスタ３０２０は、線１００，
１０１上の信号をこの演算ステージ開始信号で指
定された演算ステージでストアすべきレジスタを
指定する入力ポインタ信号を記憶する。線２４
０，２６０上の分岐成功信号、マイクロ命令によ
る命令アドレスセツト信号の場合も同様である。

こうして入力制御回路３０は演算ステージ開始
信号を線２５０を介してうけたとき、又、線２４
０を介して分岐成功信号をうけたとき、又、線２
６０を介して、命令アドレスセツト信号を受けた
ときに、そのときの入力ポインタ信号に従つて、
４本の命令アドレスレジスタ、１００Ａ〜１００
Ｄ、命令長レジスタ１０１Ａ〜１０１Ｄのいずれ
かへ線１００上の命令アドレスと線１０１上の命
令長をとりこむ。またそのときセツトしたレジス
タを指定するための入力ポインタ信号を線３１０
経由で出力制御回路４０へ送る。

第５図は第３図の出力制御回路４０をさらに詳
細に示した図である。図において３１００〜３１
０４は、２ビツトのレジスタで、レジスタ３１０
０は、レジスタ３０２０（第４図）にデータがセ
ツトされるタイミング（時刻T₃）より半マシンサ
イクル遅れた時刻T₁に線３１０上の、レジスタ
３０２０の出力をセツトする。レジスタ３１０１
〜３１０４は、それぞれ先行するレジスタにデー
タがセツトされたタイミングより半マシンサイク
ル遅れて、それらの先行するレジスタの出力をセ
ツトする。このうち３１０３はPERアドレスを
選択する出力ポインタ信号を、レジスタ３１０４
はOLD PSWを選択する出力ポインタ信号を、そ
れぞれ線４００，４０１に出力する２５００〜２
５０３は線２５０から入力される演算ステージ開
始信号を、半マシンサイクルごとにシフトするデ
イレイラツチ群、２１００〜２１０３は、線２１
０から入力される割込み信号を、半マシンサイク
ルごとにシフトするデイレイラツチ群、２１１
０，２１１１は線２１１から入力される完了形割
込み信号を半マシンサイクルごとにシフトするデ
イレイラツチ群、２６００〜２６０３は、線２６
０の命令アドレス書込み信号を半マシンサイクル
ごとにシフトするデイレイラツチ群、２４００〜
２４０３は、線２４０上の分岐成功信号を半マシ
ンサイクルごとにシフトするデイレイラツチ群で
ある。線２５０，２１０，２１１，２６０，２４
０上の信号をこのようにデイレイして記憶しその
後アンドゲートＡ、オアゲートORにより論理を
とることによつてラツチ３１０３，３１０４のセ
ツトをコントロールする。制御の詳細は、第７，
８，９図を用いて後で説明する。

この図では以下に説明するように、演算ステー
ジでセツトされた線３１０上の命令アドレスおよ
び命令長の入力ポインタ信号を、この命令の割込
みが検出されるＳステージまで覚えておき、もし
割込みがおきたらこの値を保持することを基本と
した回路である。

割込みのオーバラン方式では、遅れて割込みが
検出された時点までこの命令アドレスポインタ信
号をこれらレジスタ３１００〜３１０４に記憶し
ておき、OLD PSW用の出力ポインタ信号又は
PERアドレス用の出力ポインタ信号として、線
４０１，４００にそれぞれ出力する。これらのレ
ジスタは線２５０から演算ステージ開始信号をう
けてセツトされる。本発明の実施例では割込みの
検出が１サイクル遅れているため、この図では線
３１０上の入力ポインタ信号のデイレイ用レジス
タとして２サイクル分のレジスタ３１００〜３１
０４もつている。従つて割込みの検出が遅れない
方式では１サイクル分のデイレイ用レジスタが不
要となる。

一方完了形割込みがおきたときは線２１０、線
２１１上の信号が共に“１”となり、これらのレ
ジスタ３１０３，３１０４の更新を抑止すること
によつて、割込みを起こした命令の入力ポインタ
信号を保持するように働く。

制御信号線２１０，２１１，２６０，２４０上
の信号に対するデイレイラツチ群が設けられてい
るが、その動作の詳細は第７，８，９図において
説明される。

以下、本発明による命令アドレス制御回路２２
の動作を更に詳細に説明する。

（抑止型割込み―分岐命令以外の命令の場合）第６図ａは分岐命令以外のある命令Ａに対して
抑止型割込みが発生した場合に命令アドレス制御
回路２２に入力されるいくつかの信号を示す。第
７図は、この割込みが発生したときの、命令アド
レス制御回路２２内のいくつかの信号を示す。

ある命令Ａの演算ステージ（マシンサイクルＣ
１）において、抑止型割込みが発生した場合、本
発明では、その割込みは、そのマシンサイクルＣ
１より１マシンサイクル後に割込み検出回路２１
により検出される。すなわち、検出回路２１は、
この命令ＡのＰステージ（マシンサイクルＣ２）
の時刻T₁において、割込み信号２１０，２１２
を発生する。なお、抑止型割込みの場合は、完了
形割込み信号２１１は出力されない。すでに述べ
たごとく、ステージ制御回路２５は、割込み信号
２１２を受信した後は、割込み処理マイクロプロ
グラムを実行する。すなわち、割込み処理マイク
ロプログラムは、後述するごとく、ラツチ３１０
３，３１０４に所望のポインタ値がセツトされた
後に実行され、この命令Ａの演算ステージにおい
て、退避された汎用レジスタの内容を元の汎用レ
ジスタに戻するとともに、OLD PSW用の命令ア
ドレスと命令長を主記憶装置４に退避する。抑止
型割込みの場合、OLD PSW用の命令アドレス
は、この割込みが起きた命令Ａにつづく命令Ｂの
アドレスである。

マシンサイクルＣ１において、命令Ａの演算ス
テージが実行され、それが終了したときは、まだ
割込み信号２１２が出力されていないので、ステ
ージ制御回路２５は、マシンサイクルＣ１におい
て、演算ステージが終了したときに伴ないマシン
サイクルＣ２の始めに、演算ステージ開始信号２
５０を出力し、抑止型割込みが生じた命令Ａにつ
づく命令Ｂの演算ステージを実行する。割込みが
検出された後のマシンサイクルＣ３以降のマシン
サイクルでは演算ステージ開始信号２５０は出力
されない。すでに述べたごとく、Ｉユニツト１
は、演算ステージの開始時に、演算ステージが実
行される命令につづく命令のアドレスと命令長を
命令アドレス制御回路２２を送出する。

今の例では、命令Ａの演算ステージの開始時、
つまり、マシンサイクルＣ１の時刻T₀において
Ｉユニツト１は、次に続く命令Ｂのアドレス
CIA⁺とその命令長CIL⁺を線１００，１０１にそ
れぞれ送出する。デイレイラツチ３０１０は、各
マシンサイクルの時刻T₁においてデイレイラツ
チ３０００の出力を記憶するものである。今デイ
レイラツチ３０１０は、命令Ａの演算ステージ
（マシンサイクルＣ１）の時刻T₁において、ある
値ｉを記憶したとする。この値は、次のマシンサ
イクルＣ２の時刻T₁まで保持される。ｉは０か
ら３の値のいずれかである。デイレイラツチ３０
１０の値ｉはデコーダ３０５０により解読され、
このデコーダ３０５０に接続された４つのアンド
ゲート５０の一つを開く。これらのアンドゲート
５０には、演算ステージ開始信号２５０、分岐成
功信号２４０、命令アドレスセツト信号２６０が
オアゲート６０を介して入力されている。マシン
サイクルＣ１の演算ステージ開始信号２５０は、
開かれた一つのアンドゲート５０を通して、線３
００〜３０３の一つに出力される。この結果、線
３００〜３０３に接続されたMCAR１００Ａ〜
１００ＤとMILC１０１Ａ〜１０１Ｄの各々の一
つにデータのセツトが指令される。

これらのレジスタへのデータのセツトは、各演
算ステージの時刻T₃において行なわれる。上述
の例では、演算ステージ（マシンサイクルＣ１）
の時刻T₃においては、デイレイラツチ３０１０
にはｉがセツトされているので、マシンサイクル
Ｃ１において線１００，１０１上に送出された命
令アドレスCIA⁺と命令長CIL⁺はそれぞれ、ｉ番
目のMCARとMILCにストアされる。デイレイラ
ツチ３０１０の値ｉは、同じ演算ステージの時刻
T₃にデイレイラツチ３０２０にセツトされ、線
３１０を介してデイレイラツチ３１００に入力さ
れている。この値ｉは、半マシンサイクルづつ遅
れて、順次デイレイラツチ３１００，３１０１に
セツトされ、ラツチ３１０１の値は更に半マシン
サイクル遅れて、デイレイラツチ３１０３，３１
０４にセツトされる。ラツチ３１０３に値ｉがセ
ツトされる時刻は、命令Ａの演算ステージのマシ
ンサイクル後の時刻T₃である。ラツチ３１０３
はPERアドレスを読出すのに用いられ、ラツチ
３１０４はOLD PSW用の命令アドレスを読出す
のに用いられる。PERによる割込みは、完了形
割込みであるので、ラツチ３１０３へのセツトは
完了形割込みに関して後で説明する。ここでは、
ラツチ３１０４のセツトについてのみ説明する、
ラツチ３１０４はオアゲート８２の出力によつて
セツトされる。オアゲート８２にはアンドゲート
７２，７４の出力が供給される。

今ここで説明しているように通常の命令実行時
に生じた抑止型割込みに関しては、演算ステージ
信号２５０と割込み信号２１０が問題となる。

演算ステージ信号２５０は、すでに説明したよ
うに命令Ａの演算ステージ（マシンサイクルＣ
１）の時刻T₀から二つのマシンサイクルの間に
発生する。この信号２５０は、４つのデイレイラ
ツチ２５００〜２５０３に、順次半マシンサイク
ルづつ遅れてセツトされる。従つてデイレイラツ
チ２５０３は、命令Ａの演算ステージより２マシ
ンサイクル後のマシンサイクルＣ３の時刻T₀に
より、次のマシンサイクルＣ４の時刻T₀まで
“１”を出力する。一方、割込み信号２１０は、
命令Ａの演算ステージの次のマシンサイクルＣ２
の時刻T₁から１マシンサイクルの間発生され４
つのデイレイラツチ２１００〜２１０３に順次半
マシンサイクルづつ遅れてセツトされる。従つて
ラツチ２１０３の記憶値は、マシンサイクルＣ４
の時刻T₁より次のマシンサイクルＣ５の時刻T₁
までの間“１”となる。それ以外の間は“０”と
なる。したがつてラツチ３１０４へ値ｉをセツト
すべき、マシンサイクルＣ３の時刻T₃において
は、ラツチ２５０３の出力“１”とラツチ２１０
３の反転出力“１”とがアンドゲート７２に入力
されアンドゲート７２の他の入力も“１”であ
る。従つてアンドゲート７２の出力が“１”とな
り、この出力によりラツチ３１０４に値ｉがセツ
トされる。ラツチ３１０４に次の値をセツトすべ
きマシンサイクルＣ４の時刻T₃においては、ラ
ツチ２１０３の記憶値は“１”となり、その反転
出力によりアンドゲート７２の出力は“０”とな
る。従つて、ラツチ３１０４には新たな値がセツ
トされず、それまでの値ｉが保存される。その後
もラツチ２１０３の内容は更新されることはな
い。なお、この場合、ラツチ３１０３にも同じ値
がセツトされる。したがつて、この割込み処理の
ためのマイクロプログラムの実行中に、ラツチ３
１０４にて指定されるMCARとMILCから、命令
アドレスCIA⁺と命令長CIL⁺をそれぞれセレクタ
２２０２，２２００が読出し、セレクタ２２０４
に送出する。このマイクロプログラムの中で
OLD PSW内へ格納すべき命令アドレスを読出す
マイクロ命令が実行されると、そのマイクロ命令
の解読信号２６２によりセレクタ２２０４は、セ
レクタ２２０２，２２００の出力を選択し、上述
の命令アドレスCIA⁺と命令長CIL⁺を線２２０を
介して演算器２３へ送出する。

（完了型割込み―分岐命令以外の命令の場合）第６図ｂは分岐命令以外のある命令Ａに対して
完了型割込みが発生した命令アドレス制御回路２
２に入力されるいくつかの信号を示す。第８図
は、この割込みが発生したときの命令アドレス制
御回路２２内のいくつかの信号を示す。抑止型割
込みの場合と同じく、この命令Ａの演算ステージ
（マシンサイクルＣ１）の時刻T₁にラツチ３０１
０に値ｉがセツトされたとする。この命令Ａにつ
づく次の命令Ｂの命令アドレスCIA⁺と命令長
CIL⁺は、このマシンサイクルＣ１の時刻T₃に
MCAR１００Ａ〜１００ＤとMILC１０１Ａ〜１
０１Ｄの内のｉ番目のものにセツトされる。完了
型割込みは抑止型割込みとは次の点で異なる。(1)
割込み信号２１０は、この命令の演算ステージよ
り２マシンサイクル後のマシンサイクルＣ３の時
刻T₁において出力される。(2)同時に、完了型割
込信号２１１も出力される。更に(3)割込み信号２
１０の発生が抑止型割込みの場合よりも遅いた
め、演算ステージ開始信号は、命令Ａの演算ステ
ージ（マシンサイクルＣ１）と次のマシンサイク
ルＣ２だけでなく、更に次のマシンサイクルＣ３
においても出力される。

したがつて、ラツチ２５０３からは、マシンサ
イクルＣ１の４マシンサイクル後のマシンサイク
ルＣ５の終りまで“１”が出力される。一方、ラ
ツチ２１０３の出力は、マシンサイクルＣ５の時
刻T₁から次のマシンサイクルＣ６の時刻T₁の
間、“１”となる。また、完了型割込み信号２１
１はデイレイラツチ２１１０，２１１１に半マシ
ンサイクルづつ遅れてセツトされる。従つて、ラ
ツチ２１１１の出力は、マシンサイクルＣ４の時
刻T₁から次のマシンサイクルＣ５の時間T₁まで
の間である。

ラツチ３１０３，３１０４に値ｉがセツトされ
るべき時刻は、マシンサイクルＣ３の時刻T₃で
ある。このとき、ラツチ２５０３の出力が“１”
で、ラツチ２１０３，２１１１の反転出力がとも
に“１”であるのでアンドゲート７２は、ラツチ
３１０４のセツトを許可する信号を出力する。同
様にアンドゲート７０は、ラツチ３１０３のセツ
トを許可する信号を出力する。こうして、ラツチ
３１０３，３１０４には、マシンサイクルＣ３の
時刻T₃に値ｉがセツトされる。これらのラツチ
に新しい値をセツトする次のマシンサイクルＣ４
の時刻T₃においては、ラツチ２１１１の反転出
力は“０”であるので、アンドゲート７０，７２
はそれぞれラツチ３１０３，３１０４への新しい
データのセツトを禁止する信号を出力しており、
これらのラツチの値ｉは保存される。完了型割込
み信号２１１が１マシンサイクルしかデイレイし
て出力されないのはこの時刻におけるラツチ３１
０３，３１０４の更新を禁止するためである。更
に、次のマシンサイクルＣ５の時刻T₃において
は、ラツチ２１０３の反転出力が“０”であるの
で、同様にして、ラツチ３１０３，３１０４の値
ｉは更新されない。この後、これらのラツチは値
ｉを保持しつづける。ラツチ３１０４の値ｉは、
抑止型割込みの場合と同じく、割込み処理プログ
ラムの中で、OLD PSW用の命令アドレスと命令
長を読出すのに用いられる。また、この完了型割
込みがPERによる割込みの場合、この割込み処
理プログラムの中で、PERアドレスと命令長を
読出すマイクロ命令が実行されたときに、その解
読信号２６２とセレクタ２２０３，２２０１，２
２０４を用いてPERアドレスと命令長を、ｉ番
目のMCAR，MILCより読出すことができる。

（完了型割込み―分岐命令の場合）分岐命令の実行中に完了型割込みが生じた場合
であつて、分岐成功となつた場合の本発明の実施
例の動作の説明を第９図のタイムチヤートに即し
て説明する。なお、この場合、演算ステージ開始
信号２５０は、第８図の場合と同じように出力さ
れるので、第９図では、簡単化のためにこの信号
２５０は図示されていない。既に述べたように、
この場合、OLD PSW用命令アドレスおよびPER
用命令アドレスはそれぞれ分岐成功側のアドレス
および分岐命令のアドレスでなければならない。
通常の命令と同じく、この分岐命令の演算ステー
ジ（マシンサイクルＣ１）の時刻T₃では、この
分岐命令につづく命令Ｂ（すなわち、分岐不成功
側の命令）のアドレスCIA⁺と分岐命令の命令長
CIL⁺がｉ番目のMCARとMILCにセツトされる、
この演算ステージで分岐が成功したか否かが分岐
命令判定回路２４で判定される。分岐成功と判定
された場合、この演算ステージの時刻T₁で線２
４１を介してＩユニツト１へ分岐成功信号が知ら
される。Ｉユニツト１は、次のＰステージ（マシ
ンサイクルＣ２）で、命令Ｂへつづく命令にかわ
り、分岐成功側の命令のアドレスを線１００を介
して命令アドレス制御回路２２へ送る。したがつ
てこの分岐成功側の命令アドレスは、（ｉ＋１）
番目のMCARにセツトされる。このとき、MILC
には同時に線１０１上のデータがセツトされる
が、このデータは以後用いられない。この分岐命
令のＰステージ（マシンサイクルＣ２）で完了型
割込みが検出されると、次のＳステージ（マシン
サイクルＣ３）の時刻T₁で割込み信号２１０と
完了型割込み信号２１１が発生される。

第８図に関して説明したのと同じように、マシ
ンサイクルCDでの時刻T₁でラツチ３０１０にセ
ツトされたポインタ値ｉはラツチ３０２０，３１
００，３１０１，３１０２を介して２マシンサイ
クルだけデイレイされる。すなわち、ラツチ３１
０２はマシンサイクルＣ４の時刻T₁から１マシ
ンサイクルの間、値ｉを保持する。同様にマシン
サイクルＣ２の時刻T₁でラツチ３０１０にセツ
トされた値（ｉ＋１）は、ラツチ３１０２にマシ
ンサイクルＣ４の時刻T₁から１マシンサイクル
の間、保持される。アンドゲート７０、オアゲー
ト８２では、次のようにして、ラツチ３１０３，
３１０４へのポインタ値のセツトを制御する。分
岐命令において割込みが生じた場合、、分岐成功
ならば、分岐成功信号２４０がマシンサイクルＣ
２の時刻T₁で発生され、デイレイラツチ２４０
０〜２４０３により２マシンサイクル分デイレイ
されて、ラツチ２４０３より出力される。しか
し、ラツチ３１０３のセツトを制御するアンドゲ
ート７０にはラツチ２４０３の出力は入力されて
いない。したがつて、ラツチ３１０３には、第８
図の場合と同様に、マシンサイクルＣ３の時刻
T₃で、ラツチ３１０２の出力値ｉがセツトさ
れ、それ以後、ラツチ３１０３の値は更新されな
い。

一方、ラツチ３１０４に値ｉがセツトされるべ
き、マシンサイクルＣ３の時刻T₃においては、
ラツチ２４０３の出力は０であるので、分岐成功
信号２４０が存在しなかつた第８図の場合と同じ
く、ラツチ３１０４にも、ラツチ３１０２の値ｉ
がセツトされる。

次のマシンサイクルＣ４の時刻T₃においては
ラツチ２４０３の出力は“１”であり、かつ、ラ
ツチ２１０３の反転出力も“１”であるので、ア
ンドゲート７４が、オアゲート８２を介してラツ
チ３１０４に、記憶値の更新を許可する信号を送
出している。したがつて、ラツチ３１０４は、こ
の時刻に、ラツチ３１０２から出力されている値
（ｉ＋１）をセツトする。

次のマシンサイクルＣ５以後のマシンサイクル
の時刻T₃においては、通常ラツチ２４０３の出
力はすでに“０”であるので、第８図の場合と同
様、ラツチ３１０４が更新されることはない。こ
うして、ラツチ３１０３，３１０４にそれぞれ分
岐命令自身のポインタ値ｉと、分岐成功側の命令
のポインタ値（ｉ＋１）とがストアされ、それぞ
れ、PERアドレスとその命令長およびOLD PSW
用の命令アドレスとその命令長をMCAR，MILC
から読出すのに用いられる。

第９図において、分岐成功信号２４０は二つの
マシンサイクルにわたり発生されている。第２番
目の分岐成功信号２４０は、上述したようにマシ
ンサイクルＣ３の時刻T₁で発生されデイレイラ
ツチ２４００〜２４０３により２マシンサイクル
分デイレイされてラツチ２４０３より出力され
る。従つてマシンサイクルＣ５の時刻T₃におい
てラツチ２４０３の出力は“１”であるがラツチ
２１０３の反転出力が“０”であるのでアンドゲ
ート７４はラツチ３１０４への新しいデータのセ
ツトを禁止する信号を出力しており、ラツチ３１
０４はマシンサイクルＣ４の時刻T₃でセツトさ
れた値（ｉ＋１）を保持する。マシンサイクルＣ
６以後の時刻T₃においてはラツチ２４０３の出
力は“０”であるので第８図の場合と同様ラツチ
３１０４が更新されることはない。

ラツチ３１０３のセツトを制御するアンドゲー
ト７０にはラツチ２４０３の出力は入力されてい
ないのでラツチ３１０３には第８図の場合と同様
マシンサイクルＣ４以降ラツチ３１０３の値は更
新されない。

以上の説明から明らかなように、分岐命令で完
了型の割込みが生じ、かつ分岐不成功の場合は、
分岐成功信号２４０が出力されないので、ラツチ
３１０３，３１０４には、分岐命令自身のポイン
タ値ｉがセツトされ、保持される。また、分岐命
令で抑止型割込みが生じた場合は、分岐成功なら
ばラツチ３１０３，３１０４に値ｉと（ｉ＋１）
がセツトされ、分岐不成功ならば、ラツチ３１０
３，３１０４にともに値ｉがセツトされる。この
ことは、第４図〜第７図、第９図およびこれらの
説明を参照することにより理解できるので詳細な
説明は省略する。

割込み処理マイクロプログラムでNEW PSW
を読出し、これに指定例外がありプログラム割込
みがおこる場合を例に説明する。

この場合OLD PSW用命令アドレスはNEW
PSWの命令アドレスでなければならない。既に
説明したように割込み処理マイクロプログラムで
はOLD PSWを主記憶装置４へ退避したあと、同
じく主記憶装置４からNEW PSWの読出し、こ
れをＩユニツト１へ送る。Ｉユニツト１では送ら
れたNEW PSWの命令アドレス、命令長を線１
００、線１０１へ送出する。これがマシンサイク
ルＣ１で動作されたとする。これをうけて割込み
処理マイクロプログラムが命令アドレスセツト指
令を出す。この指令は制御記憶装置２７より線２
７０を介してCSデコータ２６へ送られる。CSデ
コーダ２６では線２７０上のこの指令をデコード
して、マシンサイクルＣ１の時刻T₀に線２６０
を介して命令アドレスセツト信号を命令アドレス
制御回路２２へ送出する。２２では図４のオアゲ
ート６０が開いて、かつアンドゲート５０を介し
て線３００〜３０３の１つに出力される。

この結果線３００〜３０３に接続されたｉ番目
のMCARとMILCにマシンサイクルＣ１の時刻T₃
でデータのセツトされる。即ちｉ番目のMCAR
とMILCにNEW PSWの命令アドレスと命令長が
セツトされる。第８図に関して説明したのと同じ
ように同じマシンサイクルＣ１の時刻T₁でラツ
チ３０１０にセツトされたポインタ値ではラツチ
３０２０，３１００，３１０１，３１０２を介し
て２マシンサイクルだけデイレイされる。即ちラ
ツチ３１０２はマシンサイクルＣ３の時刻T₁か
ら１マシンサイクルの間値ｉを保持する。

一方、マシンサイクルＣ２の時刻T₀で発生し
た線２６０もラツチ２６００，２６０１，２６０
２，２６０３にそれぞれマシンサイクルＣ２の時
刻T₂、マシンサイクルＣ３の時刻T₀，T₂、マシ
ンサイクルＣ３のT₀においてセツトされる。

また、割込み信号２１０は抑止形割込みと同じ
くマシンサイクルＣ２の時刻T₁に発生し、完了
形割込み信号２１１は発生しない。割込み信号２
１０もラツチ２１００，２１０１，２１０２，２
１０３を介して２マシンサイクルだけデイレイさ
れる。即ち、ラツチ２１０３はマシンサイクルＣ
４の時刻T₁から１マシンサイクルの間発生す
る。

この結果、マシンサイクルＣ３の時刻T₃で
は、ラツチ２６０３の出力が“１”であるのでオ
アゲート８０が開きまたラツチ２５０３、ラツチ
２１０３の出力も“０”であるのでアンドゲート
７２開き、オアゲート８２を介してラツチ３１０
２の出力ｉをラツチ３１０４にセツトする。

次のマシンサイクルＣ４以降においてはラツチ
２６０３は“０”であり、ラツチ２５０３、ラツ
チ２４０３の出力も“０”であるので、ラツチ３
１０４が更新されることはない。こうしてラツチ
３１０４にNEW PSWの命令アドレスをさすポ
インタ値ｉがストアされ、OLD PSW用の命令ア
ドレスをMCARから読出すのに用いられる。こ
の場合、命令長は不用である。

本発明の実施例では割込みの検出が１サイクル
遅れた場合をとりあげたが、検出が２サイクル以
上遅れるときにも本発明を容易に適用できる。

以上説明したように、該命令の演算ステージを
含めて、命令アドレスの更新信号２５０に注目す
ると最大３ケ発生するので、MCAR，MILCはそ
れぞれ３本で十分である。しかし、命令の再実行
に用いる命令アドレスも兼用させることや、拡張
性を考え、本発明の実施例では４本のMCAR構
成で示した。このようにしてＩユニツトとＥユニ
ツト２間の信号線を減らし、最大３本の
MCAR，MILCを用いるのみで、OLD PSW内の
命令アドレス及びPER用命令アドレスを発生す
ることができる。

なお、本発明は、以上の実施例の他に、特許請
求の範囲内で当業者が行いうる変形を含むもので
ある。

【図面の簡単な説明】

第１図は本発明が適用される従来の情報処理装
置のブロツク図、第２図は、本発明による演算ユ
ニツトのブロツク図、第３図は、第２図の演算ユ
ニツトに用いる命令アドレス制御回路のブロツク
図、第４図は、第３図の命令アドレス制御回路に
用いる入力制御回路の回路図、第５図は、第３図
の命令アドレス制御回路に用いる出力制御回路の
回路図、第６図ａ，ｂは、それぞれ抑止型割込み
および完了型割込みが発生した場合に第３図の命
令アドレス制御回路に入力されるいくつかの信号
のタイムチヤート、第７図は、抑止型割込みが生
じた場合に、第３図の命令アドレス制御回路内で
発生されるいくつかの信号タイムチヤート、第８
図は、分岐命令以外の命令で、完了型の割込みが
発生した場合に、第３図の命令アドレス制御回路
内で発生されるいくつかの信号のタイムチヤー
ト、第９図は、分岐命令で完了型割込みが発生し
た場合に、第３図の命令アドレス制御回路内で発
生されるいくつかの信号のタイムチヤートを示
す。

Claims

【特許請求の範囲】

１命令の演算に先行して該命令を順次解読する
先行制御ユニツトと、解読された命令の演算を行
う演算ユニツトを有し、各命令を複数のステージ
に分けてパイプラインで実行する情報処理装置に
おいて、該先行制御ユニツトは、解読した命令に
ついて、その演算を実行中に割込みが生じたとき
に起動される割込み処理の終了後に使用すべき
OLDPSW用の第１の命令アドレスおよび該割込
みに関する事象記録に使用されるべき第２の命令
アドレスとが異なるときには、該第１，第２の命
令アドレスをそれぞれ印加されるタイミング信号
に応答して順次該演算ユニツトに送出し、解読し
した命令について該第１，第２の命令アドレスが
同じときには、その一方の命令アドレスをタイミ
ング信号に応答して該演算ユニツトに送出する手
段を有し、該演算ユニツトは、複数の命令アドレ
スレジスタと、該先行制御ユニツトから送出され
た命令アドレスを該複数の命令アドレスレジスタ
の内のセツトすべき命令アドレスレジスタを指定
するポインタ値を、順次循還的に発生するポイン
タ手段と、該ポインタ値を所定のマシンサイクル
にわたり遅延して出力する遅延手段と、該遅延手
段の出力が入力される第１，第２のポインタレジ
スタと、該先行制御ユニツトによる命令アドレス
の送出を指示したタイミング信号と割込み検出信
号と割込みのタイプを示す信号とに応答して、割
込まれた命令について第１の命令アドレスを示す
ポインタ値が該遅延手段から出力される時点に
て、該第１のポインタレジスタにセツト信号を出
力し、該割込まれた命令についての第２の命令ア
ドレスを示すポインタ値が該遅延手段から出力さ
れる時点にて、該第２のポインタレジスタにセツ
ト信号を出力する手段と、該複数の命令アドレス
レジスタに接続され、該第１，第２のポインタレ
ジスタによりそれぞれ指定されるレジスタから命
令アドレスを読出すための手手段とを有する情報
処理装置。