JPH06101478B2 - 薄膜トランジスタとその製造方法 - Google Patents
薄膜トランジスタとその製造方法Info
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- JPH06101478B2 JPH06101478B2 JP60031932A JP3193285A JPH06101478B2 JP H06101478 B2 JPH06101478 B2 JP H06101478B2 JP 60031932 A JP60031932 A JP 60031932A JP 3193285 A JP3193285 A JP 3193285A JP H06101478 B2 JPH06101478 B2 JP H06101478B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6732—Bottom-gate only TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6746—Amorphous silicon
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アクティブマトリクス表示装置等に用いられ
る，非晶質シリコンや多結晶シリコンなどの半導体薄膜
を用いた絶縁ゲート型薄膜トランジスタで特に半導体薄
膜が極めて薄い構造とその容易な製造方法に関する。
る，非晶質シリコンや多結晶シリコンなどの半導体薄膜
を用いた絶縁ゲート型薄膜トランジスタで特に半導体薄
膜が極めて薄い構造とその容易な製造方法に関する。
絶縁膜基盤上にゲート電極を設け，極めて薄い半導体薄
膜とゲート電極とをほぼ同一の平面形状にした薄膜トラ
ンジスタの構造によって，遮光不要，低いソース・チャ
ンネル間，ドレイン・チャンネル間抵抗を得るととも
に,2回のマスク工程でも製造可能ならしめるものであ
る。その結果，液晶表示装置用などの薄膜トランジスタ
が高歩留り，低コストで得られる。
膜とゲート電極とをほぼ同一の平面形状にした薄膜トラ
ンジスタの構造によって，遮光不要，低いソース・チャ
ンネル間，ドレイン・チャンネル間抵抗を得るととも
に,2回のマスク工程でも製造可能ならしめるものであ
る。その結果，液晶表示装置用などの薄膜トランジスタ
が高歩留り，低コストで得られる。
半導体薄膜とくに非晶質シリコンを用いた薄膜トランジ
スタは，低温で大面積に製作できるので，ガラスとうの
安価な絶縁基板が使用でき，液晶表示装置やイメージセ
ンサー等に応用されつつある。しかし，非晶質シリコン
は光によって導電率が大きく変化するので，薄膜トラン
ジスタ製作においては遮光を行う必要があり，工程数が
多い欠点があった。非晶質シリコンの光導電率を低下す
る一方法として，非晶質シリコン膜厚を極めて薄くする
ことがあるが，従来の構造では製作が困難であった。以
下に第２図を用いて従来技術の問題点を説明する。第２
図は，一般的に用いられる逆スタガー構造薄膜トランジ
スタの断面図である。薄膜トランジスタは，絶縁基板１
の上のゲート電極2,ゲート絶縁膜3,その上の半導体薄膜
（例えば非晶質シリコン膜）4,非晶質シリコン膜４の両
端に設けられたソース電極5,ドレイン電極６からなり，
必要に応じフィールド絶縁膜９が形成されている。非晶
質シリコン膜４とソース電極５或いはドレイン電極６の
界面には低抵抗半導体膜７が形成されている。非晶質シ
リコン膜が殆ど光に感じない厚さである500オングトロ
ーム以下になると，次のような問題が生じる。フィール
ド絶縁膜９にソース，ドレイン電極用開孔を設ける際，
非晶質シリコン膜４が充分なストッパーとならず，ゲー
ト絶縁膜３にピンホールを生じやすく，ゲートとソー
ス，ドレイン間耐圧不良の原因になっていた。また，従
来の場合，非晶質シリコン膜４と低抵抗半導体膜７は連
続的に形成されていないので，非晶質シリコン膜４と低
抵抗半導体膜７の界面に酸化膜が出来やすくソース，ド
レイン部の接触不良が起きやすかった。その他の問題点
として，従来構造では製作工程数が多く（例えば第２図
の例では４回のマスク工程が必要）高歩留り化や低コス
ト化が充分達成できなかった。
スタは，低温で大面積に製作できるので，ガラスとうの
安価な絶縁基板が使用でき，液晶表示装置やイメージセ
ンサー等に応用されつつある。しかし，非晶質シリコン
は光によって導電率が大きく変化するので，薄膜トラン
ジスタ製作においては遮光を行う必要があり，工程数が
多い欠点があった。非晶質シリコンの光導電率を低下す
る一方法として，非晶質シリコン膜厚を極めて薄くする
ことがあるが，従来の構造では製作が困難であった。以
下に第２図を用いて従来技術の問題点を説明する。第２
図は，一般的に用いられる逆スタガー構造薄膜トランジ
スタの断面図である。薄膜トランジスタは，絶縁基板１
の上のゲート電極2,ゲート絶縁膜3,その上の半導体薄膜
（例えば非晶質シリコン膜）4,非晶質シリコン膜４の両
端に設けられたソース電極5,ドレイン電極６からなり，
必要に応じフィールド絶縁膜９が形成されている。非晶
質シリコン膜４とソース電極５或いはドレイン電極６の
界面には低抵抗半導体膜７が形成されている。非晶質シ
リコン膜が殆ど光に感じない厚さである500オングトロ
ーム以下になると，次のような問題が生じる。フィール
ド絶縁膜９にソース，ドレイン電極用開孔を設ける際，
非晶質シリコン膜４が充分なストッパーとならず，ゲー
ト絶縁膜３にピンホールを生じやすく，ゲートとソー
ス，ドレイン間耐圧不良の原因になっていた。また，従
来の場合，非晶質シリコン膜４と低抵抗半導体膜７は連
続的に形成されていないので，非晶質シリコン膜４と低
抵抗半導体膜７の界面に酸化膜が出来やすくソース，ド
レイン部の接触不良が起きやすかった。その他の問題点
として，従来構造では製作工程数が多く（例えば第２図
の例では４回のマスク工程が必要）高歩留り化や低コス
ト化が充分達成できなかった。
そこで，この発明は，従来のこのような欠点を解決する
ためになされたもので，第一の目的は極めて薄い半導体
薄膜を用いたときでも，製造しやすい薄膜トランジスタ
の構造を提供し，第二の目的は製造工程数が大幅に減少
できる薄膜トランジスタの構造を提供することである。
第三の目的は，本発明の薄膜トランジスタに最も適した
製造方法を提示し，総合目的として高歩留り，低コス
ト，大面積化が容易な薄膜トランジスタと製造方法を提
供するものである。
ためになされたもので，第一の目的は極めて薄い半導体
薄膜を用いたときでも，製造しやすい薄膜トランジスタ
の構造を提供し，第二の目的は製造工程数が大幅に減少
できる薄膜トランジスタの構造を提供することである。
第三の目的は，本発明の薄膜トランジスタに最も適した
製造方法を提示し，総合目的として高歩留り，低コス
ト，大面積化が容易な薄膜トランジスタと製造方法を提
供するものである。
上記問題点を解決するために，この発明は，半導体薄膜
や低抵抗半導体薄膜の膜厚を極めて薄くし，絶縁基板を
透明とし，裏面からの入射光で自己整合的なマスク合わ
せを行い低抵抗半導体薄膜，半導体薄膜をなどを選択除
去する。
や低抵抗半導体薄膜の膜厚を極めて薄くし，絶縁基板を
透明とし，裏面からの入射光で自己整合的なマスク合わ
せを行い低抵抗半導体薄膜，半導体薄膜をなどを選択除
去する。
上記のように，半導体薄膜や低抵抗半導体薄膜の膜厚を
極めて薄くすると，大部分の光は半導体薄膜や低抵抗半
導体薄膜を殆ど透過するので，フォトレジストを塗布
後，絶縁基盤の裏面から露光，現像して形成したフォト
レジストの平面形状をマスクとして，半導体薄膜や低抵
抗半導体薄膜を選択除去できるので，マスク合わせの工
程を大幅に減らすことができる。
極めて薄くすると，大部分の光は半導体薄膜や低抵抗半
導体薄膜を殆ど透過するので，フォトレジストを塗布
後，絶縁基盤の裏面から露光，現像して形成したフォト
レジストの平面形状をマスクとして，半導体薄膜や低抵
抗半導体薄膜を選択除去できるので，マスク合わせの工
程を大幅に減らすことができる。
第１図に，本発明による薄膜トランジスタの一構造例
を，アクティブマトリクス液晶表示装置に適用した例を
示す。第１図（ａ）は本発明の薄膜トランジスタの平面
図である。第１図（ｂ）は第１図（ａ）のＡ−Ａ′線に
沿った断面図である。本発明を非晶質シリコンを用いる
例で説明すれば，薄膜トランジスタはガラス等の透明絶
縁膜基板１の上に形成された導電膜からなるゲート電極
２とその上のゲート絶縁膜3,ゲート絶縁膜の上に形成さ
れた非晶質シリコン膜4,非晶質シリコン膜４とその両端
で接するソース電極５とドレイン電極６からなる。ソー
ス電極５とドレイン電極６は低抵抗半導体薄膜７と透明
導電膜８の二層膜からなる。特徴的なことはゲート電極
２と非晶質シリコン膜４がゲート電極延在部を含めほぼ
同一形状の島状領域２として形成されている点と透明導
電膜８の一部の端が低抵抗半導体薄膜７の一部の端とほ
ぼ一致している点である。第１図（ａ）の平面図から明
らかなように，パターニングは原則的に２種のみであ
る。
を，アクティブマトリクス液晶表示装置に適用した例を
示す。第１図（ａ）は本発明の薄膜トランジスタの平面
図である。第１図（ｂ）は第１図（ａ）のＡ−Ａ′線に
沿った断面図である。本発明を非晶質シリコンを用いる
例で説明すれば，薄膜トランジスタはガラス等の透明絶
縁膜基板１の上に形成された導電膜からなるゲート電極
２とその上のゲート絶縁膜3,ゲート絶縁膜の上に形成さ
れた非晶質シリコン膜4,非晶質シリコン膜４とその両端
で接するソース電極５とドレイン電極６からなる。ソー
ス電極５とドレイン電極６は低抵抗半導体薄膜７と透明
導電膜８の二層膜からなる。特徴的なことはゲート電極
２と非晶質シリコン膜４がゲート電極延在部を含めほぼ
同一形状の島状領域２として形成されている点と透明導
電膜８の一部の端が低抵抗半導体薄膜７の一部の端とほ
ぼ一致している点である。第１図（ａ）の平面図から明
らかなように，パターニングは原則的に２種のみであ
る。
第３図には，本発明による薄膜トランジスタの製造方法
を，第１図の本発明の薄膜トランジスタに適用した例を
示す。
を，第１図の本発明の薄膜トランジスタに適用した例を
示す。
第３図（ａ）は，ガラス，石英等の透明絶縁基板１の上
に導電膜10を堆積し，フォトレジスト11を選択的にパタ
ーニングした状態を示す。導電膜10としてCr,Mo,W,Al,A
u等の金属膜あるいはこれらの多層膜を用いた例を示し
た。
に導電膜10を堆積し，フォトレジスト11を選択的にパタ
ーニングした状態を示す。導電膜10としてCr,Mo,W,Al,A
u等の金属膜あるいはこれらの多層膜を用いた例を示し
た。
第３図（ｂ）は、フォトレジスト11をマスクとして導電
膜10を選択的にパターニングしてゲート電極２を形成し
た後、ゲート絶縁膜3,非晶質シリコン膜4,低抵抗半導体
薄膜７を連続的に堆積し，その上にフォトレジスト12を
塗布し，透明絶縁基板１の裏面からゲート電極２をマス
クとして露光，現像してパターニングした状態を示す。
ゲート絶縁膜3,半導体薄膜4,低抵抗半導体薄膜７は例え
ばプラズマCVD法により，二酸化シリコン膜（または窒
化シリコン膜など），非晶質シリコン膜，不純物をドー
プした非晶質シリコン膜と連続的に堆積される。なお、
半導体薄膜４、低抵抗半導体薄膜７の厚みは、それぞれ
500オングストローム以下、300オングストローム以下に
形成することが好ましい。
膜10を選択的にパターニングしてゲート電極２を形成し
た後、ゲート絶縁膜3,非晶質シリコン膜4,低抵抗半導体
薄膜７を連続的に堆積し，その上にフォトレジスト12を
塗布し，透明絶縁基板１の裏面からゲート電極２をマス
クとして露光，現像してパターニングした状態を示す。
ゲート絶縁膜3,半導体薄膜4,低抵抗半導体薄膜７は例え
ばプラズマCVD法により，二酸化シリコン膜（または窒
化シリコン膜など），非晶質シリコン膜，不純物をドー
プした非晶質シリコン膜と連続的に堆積される。なお、
半導体薄膜４、低抵抗半導体薄膜７の厚みは、それぞれ
500オングストローム以下、300オングストローム以下に
形成することが好ましい。
第３図（ｃ）は，フォトレジスト12をマスクとして，不
純物をドープした非晶質シリコン膜，非晶質シリコン膜
を選択的にパターニングした後，透明導電膜８を堆積し
た後フォトレジスト13を塗布し，第二のパターニングを
した状態を示す。透明導電膜８はスパッタ法,CVD法など
で堆積されたインジウム・スズ酸化物等からなる。第３
図（ｃ）のフォトレジスト13をマスクとして透明導電膜
８を選択的にパターニングすると第１図に示す本発明の
薄膜トランジスタ装置が完成する。
純物をドープした非晶質シリコン膜，非晶質シリコン膜
を選択的にパターニングした後，透明導電膜８を堆積し
た後フォトレジスト13を塗布し，第二のパターニングを
した状態を示す。透明導電膜８はスパッタ法,CVD法など
で堆積されたインジウム・スズ酸化物等からなる。第３
図（ｃ）のフォトレジスト13をマスクとして透明導電膜
８を選択的にパターニングすると第１図に示す本発明の
薄膜トランジスタ装置が完成する。
第４図（ａ），（ｂ）には，薄膜トランジスタ上に保護
膜を形成する場合の，本発明の製造方法の一実施例を示
す。
膜を形成する場合の，本発明の製造方法の一実施例を示
す。
第４図（ａ）は，第１図で示す薄膜トランジスタ装置の
上にポリイミドなどの絶縁性保護膜14を塗布または堆積
し，その上にフォトレジスト15を塗布し，透明絶縁基板
１の裏面からゲート電極２をマスクとして露光，現像し
てパターニングした状態を示す。
上にポリイミドなどの絶縁性保護膜14を塗布または堆積
し，その上にフォトレジスト15を塗布し，透明絶縁基板
１の裏面からゲート電極２をマスクとして露光，現像し
てパターニングした状態を示す。
第４図（ｂ）は，フォトレジスト15をマスクとして絶縁
性保護膜14を選択的に形成した状態を示す。絶縁性保護
膜14の平面形状は，ゲート電極２とほぼ同じなることは
図から明らかである。
性保護膜14を選択的に形成した状態を示す。絶縁性保護
膜14の平面形状は，ゲート電極２とほぼ同じなることは
図から明らかである。
以上に説明した第３図（ａ），（ｂ），（ｃ）第４図
（ａ），（ｂ）の本発明の実施例では，絶縁性保護膜14
の選択的形成を含めて２回のマスク工程で製造できるの
で製造歩留りと製造コストを大幅に向上できる。また，
半導体薄膜４と低抵抗半導体薄膜12は同一装置内で連続
的に堆積できるので，二層の間に絶縁膜が出来にくく，
良好な電気的接触が実現できる。
（ａ），（ｂ）の本発明の実施例では，絶縁性保護膜14
の選択的形成を含めて２回のマスク工程で製造できるの
で製造歩留りと製造コストを大幅に向上できる。また，
半導体薄膜４と低抵抗半導体薄膜12は同一装置内で連続
的に堆積できるので，二層の間に絶縁膜が出来にくく，
良好な電気的接触が実現できる。
以上のように，本発明によれば極めて薄い半導体薄膜を
用いて，薄膜トランジスタが容易に製作でき，工程数も
非常に少ない。アクティブマトリクス液晶表示装置を例
にとれば，従来の４〜６回のマスク工程が２回にでき，
マスク低減と高歩留り化が達成される。極薄の半導体薄
膜を用いるので，遮光が不要な上に，ソースとドレイン
間のチャンネル間抵抗が減少して，オン電流の大きな薄
膜トランジスタが得られる利点がある。
用いて，薄膜トランジスタが容易に製作でき，工程数も
非常に少ない。アクティブマトリクス液晶表示装置を例
にとれば，従来の４〜６回のマスク工程が２回にでき，
マスク低減と高歩留り化が達成される。極薄の半導体薄
膜を用いるので，遮光が不要な上に，ソースとドレイン
間のチャンネル間抵抗が減少して，オン電流の大きな薄
膜トランジスタが得られる利点がある。
本半導体薄膜を主にアクティブマトリクス液晶表示装置
を例に述べたが，他の薄膜トランジスタ装置例えば薄膜
トランジスタ集積回路，イメージセンサー，薄膜トラン
ジスタを撮像や画像装置等にも適用できる。また半導体
薄膜として非晶質シリコンを例にとって説明したが多結
晶シリコン，ビームアニールされた薄膜半導体や他の材
料にも適用可能である。
を例に述べたが，他の薄膜トランジスタ装置例えば薄膜
トランジスタ集積回路，イメージセンサー，薄膜トラン
ジスタを撮像や画像装置等にも適用できる。また半導体
薄膜として非晶質シリコンを例にとって説明したが多結
晶シリコン，ビームアニールされた薄膜半導体や他の材
料にも適用可能である。
本発明により，薄膜トランジスタの低コスト化が可能に
なるので，更に応用範囲が拡がり工業的価値が高い。
なるので，更に応用範囲が拡がり工業的価値が高い。
第１図（ａ）は本発明による薄膜トランジスタの平面
図，第１図（ｂ）は第１図（ａ）のＡ−Ａ′線に沿った
断面図，第２図は従来の薄膜トランジスタの構造を示す
断面図，第３図（ａ）乃至（ｃ）は本発明の製造方法を
示す工程順断面図である。第４図（ａ）と（ｂ）は本発
明の他の製造方法を示す工程順断面図である。 １……透明絶縁基板 ２……ゲート電極 ３……ゲート絶縁膜 ４……非晶質シリコン膜 ５……ソース電極 ６……ドレイン電極 ７……低抵抗半導体薄膜 ８……透明導電膜 11,12,13,15……フォトレジスト 14……絶縁性保護膜
図，第１図（ｂ）は第１図（ａ）のＡ−Ａ′線に沿った
断面図，第２図は従来の薄膜トランジスタの構造を示す
断面図，第３図（ａ）乃至（ｃ）は本発明の製造方法を
示す工程順断面図である。第４図（ａ）と（ｂ）は本発
明の他の製造方法を示す工程順断面図である。 １……透明絶縁基板 ２……ゲート電極 ３……ゲート絶縁膜 ４……非晶質シリコン膜 ５……ソース電極 ６……ドレイン電極 ７……低抵抗半導体薄膜 ８……透明導電膜 11,12,13,15……フォトレジスト 14……絶縁性保護膜
Claims (5)
- 【請求項１】透明絶縁基板と、該透明絶縁基板上に形成
されたゲート電極と、該ゲート電極上に形成されたゲー
ト絶縁膜と、該ゲート絶縁膜上に形成された半導体薄膜
と、該半導体薄膜上に互いに離間して形成されたソース
電極とドレイン電極とからなる薄膜トランジスタにおい
て、 前記ゲート電極と半導体薄膜とがゲート電極とほぼ同一
の平面形状に形成されたことを特徴とする薄膜トランジ
スタ。 - 【請求項２】前記ソース及びドレイン電極は、透明導電
膜と低抵抗半導体薄膜とからなることを特徴とする特許
請求の範囲第１項記載の薄膜トランジスタ。 - 【請求項３】表面が、ゲート電極とほぼ同一形状の保護
膜で、かつ、平面的に重畳して覆われていることを特徴
とする特許請求の範囲第１項または第２項記載の薄膜ト
ランジスタ。 - 【請求項４】（ａ）透明絶縁基板上に第１導電膜からな
るゲート電極を選択的に形成する第１工程と、 （ｂ）ゲート絶縁膜、半導体薄膜、低抵抗半導体薄膜を
順次連続して堆積する第２工程と、 （ｃ）フォトレジストを塗布した後、透明絶縁基板の裏
面から露光、現像して形成したフォトレジストの平面形
状をマスクとして、前記低抵抗半導体薄膜と半導体薄膜
を選択除去する第３工程と、 （ｄ）透明導電膜を形成する第４工程と、 （ｅ）前記透明導電膜と低抵抗半導体薄膜の不要部を少
なくとも除去する第５工程とからなることを特徴とする
薄膜トランジスタの製造方法。 - 【請求項５】（ａ）透明絶縁基板上に第１導電膜からな
るゲート電極を選択的に形成する第１工程と、 （ｂ）ゲート絶縁膜、半導体薄膜、低抵抗半導体薄膜を
順次連続して堆積する第２工程と、 （ｃ）フォトレジストを塗布した後、透明絶縁基板の裏
面から露光、現像して形成したフォトレジストの平面形
状をマスクとして、前記低抵抗半導体薄膜と半導体薄膜
を選択除去する第３工程と、 （ｄ）透明導電膜を堆積する第４工程と、 （ｅ）前記透明導電膜と低抵抗半導体薄膜の不要部を少
なくとも除去する第５工程と、 （ｆ）表面保護用絶縁膜を形成する第６工程と、 （ｇ）フォトレジストを塗布後、透明絶縁基板の裏面か
ら露光、現像して形成したフォトレジストの平面形状を
マスクとして、前記表面保護用絶縁膜を選択除去する第
７工程とからなることを特徴とする薄膜トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60031932A JPH06101478B2 (ja) | 1985-02-20 | 1985-02-20 | 薄膜トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60031932A JPH06101478B2 (ja) | 1985-02-20 | 1985-02-20 | 薄膜トランジスタとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61191072A JPS61191072A (ja) | 1986-08-25 |
| JPH06101478B2 true JPH06101478B2 (ja) | 1994-12-12 |
Family
ID=12344742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60031932A Expired - Lifetime JPH06101478B2 (ja) | 1985-02-20 | 1985-02-20 | 薄膜トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101478B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63137479A (ja) * | 1986-11-29 | 1988-06-09 | Sharp Corp | 薄膜トランジスタ |
| JPS63142868A (ja) * | 1986-12-05 | 1988-06-15 | Sharp Corp | 薄膜トランジスタ |
| US5032883A (en) * | 1987-09-09 | 1991-07-16 | Casio Computer Co., Ltd. | Thin film transistor and method of manufacturing the same |
| US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
| JP3172841B2 (ja) * | 1992-02-19 | 2001-06-04 | 株式会社日立製作所 | 薄膜トランジスタとその製造方法及び液晶表示装置 |
-
1985
- 1985-02-20 JP JP60031932A patent/JPH06101478B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61191072A (ja) | 1986-08-25 |
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| S533 | Written request for registration of change of name |
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