JPH06101658B2 - 音質制御装置 - Google Patents
音質制御装置Info
- Publication number
- JPH06101658B2 JPH06101658B2 JP61134545A JP13454586A JPH06101658B2 JP H06101658 B2 JPH06101658 B2 JP H06101658B2 JP 61134545 A JP61134545 A JP 61134545A JP 13454586 A JP13454586 A JP 13454586A JP H06101658 B2 JPH06101658 B2 JP H06101658B2
- Authority
- JP
- Japan
- Prior art keywords
- low
- pass filter
- frequency
- sound quality
- path
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタル・フィルタを使用した多機能の音質
制御装置に関する。
制御装置に関する。
音声は20Hz〜20KHz程度の周波数成分を有しているの
で、その周波数帯域内で強調度を任意に変更できる機能
を利用すれば、音楽の種類や聴取者の好みに合った音質
で音楽を楽しむことができる。この種の音質制御回路に
はバス・トレブル、ラウドネス、イコライザ等がある。
で、その周波数帯域内で強調度を任意に変更できる機能
を利用すれば、音楽の種類や聴取者の好みに合った音質
で音楽を楽しむことができる。この種の音質制御回路に
はバス・トレブル、ラウドネス、イコライザ等がある。
第６図は従来のバス・トレブル回路の説明図で、（ａ）
は回路図、（ｂ）は特性図である。この回路は２つの可
変抵抗VR1，VR2を有し、VR1を可変することで高域の強
調度を調整でき、またVR2を可変することで低域の強調
度を調整できる。
は回路図、（ｂ）は特性図である。この回路は２つの可
変抵抗VR1，VR2を有し、VR1を可変することで高域の強
調度を調整でき、またVR2を可変することで低域の強調
度を調整できる。
ラウドネス回路は、音圧レベルが低くなると人間の耳の
可聴周波数帯域が狭くなることを補正するもので、通常
ボリウム・コントロールと連動して動作する。第７図
（ａ）の破線枠内が従来のラウドネス回路で、VRはボリ
ウム・コントロール用の可変抵抗である。ラウドネス回
路には切換スイッチSWがあり、これを図示のようにOFF
にしておくと可変抵抗VRの中点が抵抗Ｒで接地されるの
で、フラットな特性のままである。これに対しスイッチ
SWをONにすると、低域では小容量のコンデンサC1が開放
となり、且つ可変抵抗VRの中点が大容量のコンデンサC2
と抵抗Ｒで接地される等価回路となるため、（ｂ）のよ
うなブースト特性となる。また、高域ではC2が短絡とな
り、且つC1が機能する等価回路となるため、（ｃ）のよ
うなブースト特性となる。
可聴周波数帯域が狭くなることを補正するもので、通常
ボリウム・コントロールと連動して動作する。第７図
（ａ）の破線枠内が従来のラウドネス回路で、VRはボリ
ウム・コントロール用の可変抵抗である。ラウドネス回
路には切換スイッチSWがあり、これを図示のようにOFF
にしておくと可変抵抗VRの中点が抵抗Ｒで接地されるの
で、フラットな特性のままである。これに対しスイッチ
SWをONにすると、低域では小容量のコンデンサC1が開放
となり、且つ可変抵抗VRの中点が大容量のコンデンサC2
と抵抗Ｒで接地される等価回路となるため、（ｂ）のよ
うなブースト特性となる。また、高域ではC2が短絡とな
り、且つC1が機能する等価回路となるため、（ｃ）のよ
うなブースト特性となる。
上述した各種の音質制御回路は複合的に使用されること
が多く、この場合従来のアナログ回路方式では各回路を
シリーズに接続して個々に調整するため、音が飽和して
しまうこともある。本発明はデジタル・フィルタを使用
することで各音質制御機能を一括して管理し、音の飽和
等が生じないようにするものである。
が多く、この場合従来のアナログ回路方式では各回路を
シリーズに接続して個々に調整するため、音が飽和して
しまうこともある。本発明はデジタル・フィルタを使用
することで各音質制御機能を一括して管理し、音の飽和
等が生じないようにするものである。
第１図は本発明の基本構成図で、後述するデジタル信号
処理プロセッサ（DSP）内に構成されるデジタルフィル
タを示したものである。LPFは１次のローパスフィルタ
で、低域強調用に使用される。このフィルタの伝達関数
HB（Ｚ）は であり、Z-1は１サンプリングの遅延を示す。HPFは１次
のハイパスフィルタで、高域強調用に使用される。この
フィルタの伝達関数HT（Ｚ）は である。LNRは中域に対するリニアパス部で、その伝達
関数HM（Ｚ）は HM（Ｚ）＝K1 ……（３） である。従って、この回路全体の伝達関数Ｈ（Ｚ）は Ｈ（Ｚ）＝HB（Ｚ）＋HT（Ｚ）＋HM（Ｚ）となる。各式
のK0〜K6はフィルタ係数で、これはスイッチ入力を受け
る制御用マイクロコンピュータ（後述する）からDSPに
与えられる。HPF,LPFは必ずしも上述した構成に限らな
い。例えば、HPF側のフィードフォワード部分（Z-1＋1.
0）を省いたり、LPF側のフィードバック部分（Z-1,K4）
を省くこともできる。
処理プロセッサ（DSP）内に構成されるデジタルフィル
タを示したものである。LPFは１次のローパスフィルタ
で、低域強調用に使用される。このフィルタの伝達関数
HB（Ｚ）は であり、Z-1は１サンプリングの遅延を示す。HPFは１次
のハイパスフィルタで、高域強調用に使用される。この
フィルタの伝達関数HT（Ｚ）は である。LNRは中域に対するリニアパス部で、その伝達
関数HM（Ｚ）は HM（Ｚ）＝K1 ……（３） である。従って、この回路全体の伝達関数Ｈ（Ｚ）は Ｈ（Ｚ）＝HB（Ｚ）＋HT（Ｚ）＋HM（Ｚ）となる。各式
のK0〜K6はフィルタ係数で、これはスイッチ入力を受け
る制御用マイクロコンピュータ（後述する）からDSPに
与えられる。HPF,LPFは必ずしも上述した構成に限らな
い。例えば、HPF側のフィードフォワード部分（Z-1＋1.
0）を省いたり、LPF側のフィードバック部分（Z-1,K4）
を省くこともできる。
上述したフィルタ係数のうちK0,K1,K2は各部の強調度を
制御するものである。第２図はこの説明図で、これらの
値を増すと各部の強調度は個々に増加する。これに対し
フィードバック経路に介在した係数K4,K6はカットオフ
周波数を制御するものである。残る係数K3,K5は係数K0,
K2と同じ効果を持つが、一般にはフィルタ固有の値とし
て扱う。つまり、（１）（２）式は共に係数K0,K2だけ
で強調度を可変できる。
制御するものである。第２図はこの説明図で、これらの
値を増すと各部の強調度は個々に増加する。これに対し
フィードバック経路に介在した係数K4,K6はカットオフ
周波数を制御するものである。残る係数K3,K5は係数K0,
K2と同じ効果を持つが、一般にはフィルタ固有の値とし
て扱う。つまり、（１）（２）式は共に係数K0,K2だけ
で強調度を可変できる。
第２図の破線は減衰特性を示しており、これは（１）
（２）式の逆数の関係にあるフィルタ構成とすることで
実現できる。
（２）式の逆数の関係にあるフィルタ構成とすることで
実現できる。
第３図は本発明の一実施例を示すオーディオシステムの
ブロック図である。このシステムはFMチューナ１、AMチ
ューナ２、カセットデッキアンプ３を音源とし、チュー
ナ1,2はいずれもスーパーヘテロダイン方式のPLLシンセ
サイザ型である。ANTはアンテナ、RFは高周波段、MIXは
周波数ミキサ段、LOは局部発振器、IFは中間周波段、DE
Tは検波段で、局部発振器LOの発振周波数は制御用マイ
クロコンピュータ（CPU）４からの分周比Ｎ値によって
変更される。つまり、局部発振器LOの出力AMLO/FMLOは
位相同期部PLL内の可変分周器で1/Nに分周された後に位
相比較器で基準周波数frと比較され、その誤差分がロー
パルフィルタLPFを通過してチューニングバイアスTBと
なる。LO,PLL,LPFは閉ループを構成するので、分周比Ｎ
値を変更するとLOの周波数はLPFの出力TBを０にするよ
うに変化する。
ブロック図である。このシステムはFMチューナ１、AMチ
ューナ２、カセットデッキアンプ３を音源とし、チュー
ナ1,2はいずれもスーパーヘテロダイン方式のPLLシンセ
サイザ型である。ANTはアンテナ、RFは高周波段、MIXは
周波数ミキサ段、LOは局部発振器、IFは中間周波段、DE
Tは検波段で、局部発振器LOの発振周波数は制御用マイ
クロコンピュータ（CPU）４からの分周比Ｎ値によって
変更される。つまり、局部発振器LOの出力AMLO/FMLOは
位相同期部PLL内の可変分周器で1/Nに分周された後に位
相比較器で基準周波数frと比較され、その誤差分がロー
パルフィルタLPFを通過してチューニングバイアスTBと
なる。LO,PLL,LPFは閉ループを構成するので、分周比Ｎ
値を変更するとLOの周波数はLPFの出力TBを０にするよ
うに変化する。
カセットデッキアンプ３は磁気ヘッドHD、イコライザア
ンプEQ AMP、フラットアンプFLAT AMP、ノイズリダクシ
ョン・システムDOLBY（商標）からなり、カセットデッ
キ（デッキドライバを含む）５が対となる。CPU4に対し
てはキーパッド・マトリクス６から音源選択、音量調
節、音質制御等の各種指示を入力できる。７は各音源の
動作状態を表示するディスプレイ、８はCPU4からの指示
で音源切換えを行う切換機能と、選択された音声信号を
デジタル信号に量子化する機能を有する16ビットのA/D
変換器、９はチューナ1,2の各シグナルレベル（電界強
度を示す）をデジタル信号に量子化してCPU4に入力する
６ビットのA/D変換器、10はA/D変換器８の出力を信号処
理するデジタル信号処理プロセッサ（DSP）、11は量子
化されているDSP10の出力をアナログ信号に復元する16
ビットのD/A変換器、POW AMPはパワーアンプ、SPはスピ
ーカである。
ンプEQ AMP、フラットアンプFLAT AMP、ノイズリダクシ
ョン・システムDOLBY（商標）からなり、カセットデッ
キ（デッキドライバを含む）５が対となる。CPU4に対し
てはキーパッド・マトリクス６から音源選択、音量調
節、音質制御等の各種指示を入力できる。７は各音源の
動作状態を表示するディスプレイ、８はCPU4からの指示
で音源切換えを行う切換機能と、選択された音声信号を
デジタル信号に量子化する機能を有する16ビットのA/D
変換器、９はチューナ1,2の各シグナルレベル（電界強
度を示す）をデジタル信号に量子化してCPU4に入力する
６ビットのA/D変換器、10はA/D変換器８の出力を信号処
理するデジタル信号処理プロセッサ（DSP）、11は量子
化されているDSP10の出力をアナログ信号に復元する16
ビットのD/A変換器、POW AMPはパワーアンプ、SPはスピ
ーカである。
第４図はDSP10のアーキテクチャを示す概略構成図で、
プログラムバス20にはプログラムメモリ（ROM）21、プ
ログラムカウンタ22、I/Oインターフェイス23、クロッ
ク発振器24が接続され、インターフェイス23は更に制御
用マイクロコンピュータ４やA/D,D/A変換器8,11に接続
される。一方、データバス31にはデータメモリ（RAM）2
5やアドレスカウンタ26、或いは乗算器27、加算器28、
アキュムレータ29、演算器30が接続される。
プログラムバス20にはプログラムメモリ（ROM）21、プ
ログラムカウンタ22、I/Oインターフェイス23、クロッ
ク発振器24が接続され、インターフェイス23は更に制御
用マイクロコンピュータ４やA/D,D/A変換器8,11に接続
される。一方、データバス31にはデータメモリ（RAM）2
5やアドレスカウンタ26、或いは乗算器27、加算器28、
アキュムレータ29、演算器30が接続される。
DSP10で扱う数は10進数で0.998046875〜−1.0、バイナ
リ数で表示すると0111111111〜1000000000（符号付２の
補数）、ヘキサ数では1FF〜200である。このDSP10とCPU
4の間の通信はアドレス８ビット、データ10ビットのシ
リアルクロック同期式で、アドレスはDSPプログラム上
に定義付けられたDSP内RAMアドレスである。データ（係
数値）はDSP内RAMアドレスで指示されたアドレスに格納
され、DSPプログラムに従って各種フィルタの係数値と
して使用される。
リ数で表示すると0111111111〜1000000000（符号付２の
補数）、ヘキサ数では1FF〜200である。このDSP10とCPU
4の間の通信はアドレス８ビット、データ10ビットのシ
リアルクロック同期式で、アドレスはDSPプログラム上
に定義付けられたDSP内RAMアドレスである。データ（係
数値）はDSP内RAMアドレスで指示されたアドレスに格納
され、DSPプログラムに従って各種フィルタの係数値と
して使用される。
第５図は制御用マイクロコンピュータ（CPU）４の処理
フローである。このCPU4はキーパッド・マトリクス６か
らのキー入力に応じてチューナ処理やカセット（CS）処
理を行うが、この他に音質制御用のキー（ラウドネス、
バス・トレブル、イコライザ等）が押されたらその指示
内容に応じた係数を算出して（またはROMテーブルから
読出して）出力バッファに設定し、これをDSP10に転送
する処理をする。
フローである。このCPU4はキーパッド・マトリクス６か
らのキー入力に応じてチューナ処理やカセット（CS）処
理を行うが、この他に音質制御用のキー（ラウドネス、
バス・トレブル、イコライザ等）が押されたらその指示
内容に応じた係数を算出して（またはROMテーブルから
読出して）出力バッファに設定し、これをDSP10に転送
する処理をする。
例えばバス（Bass）のキーが押されたら係数K0を増加さ
せて低域を強調し、またトレブル（Treble）のキーが押
されたら係数K2を増加させて高域を強調すればよい。さ
らにラウドネスのキー押されたら係数K0,K2を増加させ
て低、高域を強調すればよい。
せて低域を強調し、またトレブル（Treble）のキーが押
されたら係数K2を増加させて高域を強調すればよい。さ
らにラウドネスのキー押されたら係数K0,K2を増加させ
て低、高域を強調すればよい。
尚、各種のキーが複合的に押された場合でも、制御用コ
ンピュータは一括制御することで音が飽和しないように
強調度を制限することができる。
ンピュータは一括制御することで音が飽和しないように
強調度を制限することができる。
以上述べたように本発明によれば、複数の音質制御機能
の一括制御が可能となるので、音の飽和等を防止するこ
とができる。また、ハードウエアの変更を要せずに、フ
ィルタ係数のみの変更で所望の音質特性を得ることがで
きる。
の一括制御が可能となるので、音の飽和等を防止するこ
とができる。また、ハードウエアの変更を要せずに、フ
ィルタ係数のみの変更で所望の音質特性を得ることがで
きる。
第１図は本発明の基本構成図、第２図はその制御特性
図、第３図は本発明の一実施例を示すブロック図、第４
図はデジタル信号処理プロセッサの概略構成図、第５図
は制御用マイクロコンピュータの処理を示すフローチャ
ート、第６図は従来のバス・トレブル回路の説明図、第
７図は従来のラウドネス回路の説明図である。 図中、４は制御用マイクロコンピュータ、６はキーパッ
ドマトリクス、10はデジタル信号処理プロセッサ、LPF
はローパスフィルタ、HPFはハイパスフィルタ、LNRはリ
ニアパス部、K0〜K6はフィルタ係数である。
図、第３図は本発明の一実施例を示すブロック図、第４
図はデジタル信号処理プロセッサの概略構成図、第５図
は制御用マイクロコンピュータの処理を示すフローチャ
ート、第６図は従来のバス・トレブル回路の説明図、第
７図は従来のラウドネス回路の説明図である。 図中、４は制御用マイクロコンピュータ、６はキーパッ
ドマトリクス、10はデジタル信号処理プロセッサ、LPF
はローパスフィルタ、HPFはハイパスフィルタ、LNRはリ
ニアパス部、K0〜K6はフィルタ係数である。
Claims (1)
- 【請求項１】低域強調用のローパスフィルタ（LPF）と
高域強調用のハイパスフィルタ（HPF）をデジタル信号
処理プロセッサ（10）内のデジタルフィルタで構成する
と共に、両フィルタと中域強調用のリニアパス部（LN
R）の３者の各経路にそれぞれ係数器（K0,K2,K1）をも
うけると共に、これら３者を並列に接続して、外部スイ
ッチ（６）による音質制御指示を受けた制御用マイクロ
コンピュータ（４）から該プロセッサ（10）に対し必要
なフィルタ係数（K0,K2,K1）を与えるようにした音質制
御装置において、 前記外部スイッチ（６）は少なくともバス、トレブル、
ラウドネスの各キーを有し、前記制御用マイクロコンピ
ュータ（４）は、前記バスキーの操作により前記ローパ
スフィルタ（LPF）の経路に設けられた係数器（K0）を
制御して低域の信号レベルを可変し、前記トレブルキー
の操作により前記ハイパスフィルタ（HPF）の経路に設
けられた係数器（K2）を制御して高域の信号レベルを可
変し、前記ラウドネスキーの操作により前記ローパルフ
ィルタ（LPF）及び前記ハイパスフィルタ（HPF）の各経
路に設けられた係数器（K0,K2）を制御して低域及び高
域の信号レベルを可変するようにしたことを特徴とする
音質制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61134545A JPH06101658B2 (ja) | 1986-06-10 | 1986-06-10 | 音質制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61134545A JPH06101658B2 (ja) | 1986-06-10 | 1986-06-10 | 音質制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62291211A JPS62291211A (ja) | 1987-12-18 |
| JPH06101658B2 true JPH06101658B2 (ja) | 1994-12-12 |
Family
ID=15130821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61134545A Expired - Lifetime JPH06101658B2 (ja) | 1986-06-10 | 1986-06-10 | 音質制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101658B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0243808A (ja) * | 1988-08-03 | 1990-02-14 | Fujitsu Ten Ltd | 周波数特性補正装置 |
| JP5002414B2 (ja) * | 2007-10-29 | 2012-08-15 | クラリオン株式会社 | 聴覚感度補正装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5880910A (ja) * | 1981-11-06 | 1983-05-16 | Sony Corp | ト−ンコントロ−ル回路 |
| JPS59178809A (ja) * | 1983-03-30 | 1984-10-11 | Oki Electric Ind Co Ltd | オ−デイオ用デジタルイコライザアンプ |
-
1986
- 1986-06-10 JP JP61134545A patent/JPH06101658B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62291211A (ja) | 1987-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |