JPH06101725B2 - 信号多重化回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサにより出力された制御情
報・アドレス・データをマイクロプロセッサ周辺回路か
ら受信入力し直列信号に変換して時分割伝送路へ出力す
る信号多重化回路に関する。

〔従来の技術〕

従来の信号多重化回路は、マイクロプロセッサ周辺回路
から受信入力した制御情報・アドレス・データのそれぞ
れを記憶するメモリと、これらメモリから制御情報およ
びデータを取出して直列信号に形成し時分割伝送路へ出
力する時分割伝送路制御回路とを有していた。これにつ
いて、第３図を参照して説明する。

第３図は従来の一例を示すブロック図である。第３図に
おいて、マイクロプロセッサ101を有する制御装置900が
時分割伝送路300を介して被制御装置200と接続結合して
いる。制御装置900はマイクロプロセッサ101,マイクロ
プロセッサ周辺回路102,信号多重化回路903および外部
要因ゲート104を有する。信号多重化回路903は制御情報
メモリ911,アドレスメモリ912,データメモリ913,および
時分割伝送路制御回路914を有する。マイクロプロセッ
サ101は被制御装置200を制御する場合、マイクロプロセ
ッサ周辺回路102を介して制御情報を制御情報メモリ911
に、アドレスをアドレスメモリ912に、またデータをデ
ータメモリ913に、同時に書込む。時分割伝送路制御回
路914は制御情報メモリ911,アドレスメモリ912,および
データメモリ913のそれぞれとメモリの取出し制御用の
制御リード並びに情報取出し用の出力リードで接続さ
れ、それぞれのメモリ内に所定情報が蓄積されたとき、
時分割伝送路300上で制御情報・アドレス・データのそ
れぞれに割当てられた時刻にそれぞれのメモリとの制御
リードを制御し、それぞれの出力リードから順次情報を
取出して直列信号に変換し時分割伝送路300へ出力す
る。また、時分割伝送路300上で制御関係に割当てられ
ていない時刻では時分割伝送路制御回路914が、外部要
因ゲート104が受信入力した外部要因情報を制御リード
の制御により出力リードから取出し時分割伝送路300へ
出力する。

〔発明が解決しようとする問題点〕

上述した従来の信号多重化回路は、マイクロプロセッサ
から受信入力した制御情報・アドレス・データをそれぞ
れ個別のメモリから順次伝送処理するように構成されて
いるので、一つのデータ伝送に三回の伝送処理を必要と
し、制御する処理時間が増加するという問題点があっ
た。

さらに、マイクロプロセッサの動作と時分割伝送路の動
作とは非同期であり、マイクロプロセッサが時分割伝送
路の一周期の間に多数回書込み動作を行った場合には、
時分割伝送路への送出動作とマイクロプロセッサの書込
み動作が同時発生して情報の誤まり、若しくは情報抜け
が発生するので、競合防止回路が必要となり、回路が複
雑となるという問題点があった。

本発明の目的は上記問題点を解決する信号多重化回路を
提供することである。

〔問題点を解決するための手段〕

本発明の信号多重化回路はマイクロプロセッサから周辺
回路を介して入力する制御情報・アドレス・データを順
番に記憶し記憶順に出力する入力順出力メモリと、この
入力順出力メモリと結合する制御リードを制御し出力リ
ードから記憶した情報を順次取出して時分割伝送路へ直
列信号で出力する時分割伝送路制御回路とを有する。

〔実施例〕

次に本発明の信号多重化回路について図面を参照して説
明する。

第１図は本発明の一実施例を示すブロック図である。第
１図において、制御装置100は被制御装置200と時分割伝
送路300により接続結合され、制御装置100の有するマイ
クロプロセッサ101が被制御装置200を制御する。制御装
置100はマイクロプロセッサ101,マイクロプロセッサ周
辺回路102,信号多重化回路103,および外部要因ゲート10
4を有し、信号多重化回路103は書込制御回路111,データ
選別回路112,入力順出力メモリ113,および時分割伝送路
制御回路114を有する。マイクロプロセッサ101はマイク
ロプロセッサ周辺回路102を介して書込制御回路111と接
続する一方、データ選別回路112とアドレスおよびデー
タそれぞれのリードにより接続する。書込制御回路111
およびデータ選別回路112のそれぞれの出力は入力順出
力メモリ113の制御入力およびデータ入力に接続され
る。入力順出力メモリ113の制御出力およびデータ出力
はそれぞれ時分割伝送路制御回路114に制御リードおよ
び出力リードで接続結合され、時分割伝送路制御回路11
4は更に外部要因ゲート104の制御リードおよび出力リー
ドと接続して外部要因情報を所定の割当時刻に制御リー
ドを制御して出力リードから受信する。また時分割伝送
路制御回路114は取出し受信した情報を直列信号に交換
して時分割伝送路300へ出力する。

次に、第２図に第１図を併せ参照して信号多重化回路の
動作機能について説明を加える。第２図は本発明の一実
施例を示すタイムチャートである。マイクロプロセッサ
101はマイクロプロセッサ周辺回路102を介して、被制御
装置200がマイクロプロセッサ周辺回路102へ直結してい
るかの如く、制御情報・アドレス・データを送出する。
制御情報は書込制御回路111へ、またアドレスおよびデ
ータはデータ選別回路112へそれぞれ送出される。書込
制御回路111は第２図で示すようにマイクロプロセッサ
用クロック並びにクロックの４パルス長の制御信号から
第２・第４の二つのパルスで形成される入力順出力メモ
リ書込パルスを生成し入力順出力メモリ113へ出力す
る。第１のパルスは制御情報の種別およびアドレス内容
を、また第２のパルスはデータを、それぞれ入力順出力
メモリ113へ書込むためのパルスである。データ選別回
路112は制御情報から種別を判別し、これとアドレス内
容とを併合した情報とデータ情報との二つに区別し、制
御情報アドレス書込タイミングとデータ書込タイミング
のそれぞれの時期に該当情報を送出する。二つのタイミ
ングは４パルス長の制御信号を二分割したもので、二つ
のパルスの第１パルスおよび第２パルスにそれぞれ対応
する。このようにしてデータがアドレス・制御情報と共
に順次入力順出力メモリに書込まれる。

一方、時分割伝送路制御回路114は時分割伝送路クロッ
クの２パルス長を入力順出力メモリの出力タイミングお
よび外部要因ゲートの出力タイミングとし２パルスごと
に入力順出力メモリシフトパルスを生成する。時分割伝
送路制御回路114は時分割伝送路300上で入力順出力メモ
リ113の出力タイミングになったとき制御リードにより
入力順出力メモリ113に情報が記憶されていることを読
取り、出力リードから取出して時分割伝送路300へ送出
する。データの送出は制御情報・アドレスおよびデータ
とに二分して順次送出するので前述のシフトパルスを制
御リードに入力して入力順出力メモリ113のデータを順
次入れ替える。外部要因ゲート104は従来同様である。

上記実施例で入力順出力メモリへの書込み回路を書込制
御回路およびデータ選別回路にブロック分けして図示し
説明したが入力順出力メモリへ一つのデータをアドレス
・制御情報と共に書込む手段であれば上記説明に限定さ
れるものではない。

〔発明の効果〕

以上説明したように本発明は、マイクロプロセッサと時
分割伝送路の間に入力順出力メモリを設けることによ
り、マイクロプロセッサは１回の設定で制御情報，アド
レス情報，データ情報を入力順出力メモリに書込み入力
順出力メモリから順次取出されるので制御の処理時間を
1/3に短縮できる効果があり、さらに入力順出力メモリ
が一箇所で順次記憶・送出を実行するのでマイクロプロ
セッサからの書込みと伝送路への送出との同期は不要で
競合もなく、従って情報の順序誤まり、情報抜けを発生
しないという効果がある。

【図面の簡単な説明】

第１図は本発明の信号多重化回路の一実施例を示すブロ
ック図、第２図は本発明の一実施例のタイムチャート、
第３図は従来の一例を示すブロック図である。 101……マイクロプロセッサ、102……マイクロプロセッ
サ周辺回路、103……信号多重化回路、113……入力順出
力メモリ、114……時分割伝送路制御回路、300……時分
割伝送路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】マイクロプロセッサ周辺回路から制御情報
   ・アドレス・データを入力し直列信号に変換して時分割
   伝送路へ出力する信号多重化回路において、前記制御情
   報・アドレス・データを入力順に記憶し記憶順に出力す
   る入力順出力メモリと、この入力順出力メモリに結合す
   る制御リードを制御し出力リードから前記入力順出力メ
   モリに記憶された情報を順次取出して時分割伝送路へ直
   列信号で出力する時分割伝送路制御回路とを有すること
   を特徴とする信号多重化回路。