JPS63153932A - 信号多重化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサにより出力された制御情
報・アドレス・データをマイクロプロセッサ周辺回路か
ら受信入力し直列信号に変換して時分割伝送路へ出力す
る信号多重化回路に関する。

〔従来の技術〕

従来の信号多重化回路は、マイクロプロセッサ周辺回路
から受信入力した制御情報・アドレス・データのそれぞ
れを記憶するメモリと、これらメモリから制御情報およ
びデータを取出して直列信号に形成し時分割伝送路へ出
力する時分割伝送路制御回路とを有していた。これにつ
いて、第３図を参照して説明する。

第３図は従来の一例を示すブロック図である。

第３図において、マイクロプロセッサ１０１を有する制
御装置９００が時分割伝送路３００を介して被制御装置
２００と接続結合している。制御装置９００はマイクロ
プロセッサ１０１．マイクロプロセッサ周辺回路１０２
．信号多重化回路９０３および外部要因ゲート１０４を
有する。信号多重化回路９０３は制御情報メモリ９１１
．アドレスメモリ９１２．データメモリ９１３．および
時分割伝送路制御回路９１４を有する。マイクロプロセ
ッサ１０１は被制御装置２００を制御する場合、マイク
ロプロセッサ周辺回路１０２を介して制御情報を制御情
報メモリ９１１に、アドレスをアドレスメモリ９１２に
、またデータをデータメモリ９１３に、同時に書込む０
時分割伝送路制御回路９１４は制御情報メモリ９１１．
アドレスメモリ９１２．およびデータメモリ９１３のそ
れぞれとメモリの取出し制御用の制御リード並びに情報
取出し用の出力リードで接続され、それぞれのメモリ内
に所定情報が蓄積されたとき、時分割伝送路３００上で
制御情報・アドレス・データのそれぞれに割当てられた
時刻にそれぞれのメモリとの制御リードを制御し、それ
ぞれの出力リードから順次情報を取出して直列信号に変
換し時分割伝送路３００へ出力する。また、時分割伝送
路３００上で制御関係に割当てられていない時刻では時
分割伝送路制御回路９１４が、外部要因ゲート１０４が
受信入力した外部要因情報を制御リードの制御により出
力リードから取出し時分割伝送路３００へ出力する。

〔発明が解決しようとする問題点〕 上述した従来の信号多重化回路は、マイクロプロセッサ
から受信入力した制御情報・アドレス・データをそれぞ
れ個別のメモリから順次伝送処理するように構成されて
いるので、一つのデータ伝送に三回の伝送処理を必要と
し、制御する処理時間が増加するという問題点があった
。

さらに、マイクロプロセッサの動作と時分割伝送路の動
作とは非同期であり、マイクロプロセッサが時分割伝送
路の一周期の間に多数回書込み動作を行った場合には、
時分割伝送路への送出動作とマイクロプロセッサの書込
み動作が同時発生して情報の誤まり、若しくは情報抜け
が発生するので、競合防止回路が必要となり、回路が複
雑となるという問題点があった。

本発明の目的は上記問題点を解決する信号多重化回路を
提供することである。

〔問題点を解決するための手段〕

本発明の信号多重化回路はマイクロプロセッサから周辺
回路を介して入力する制御情報・アドレス・データを順
番に記憶し記憶順に出力する入力順出力メモリと、この
へカ順出カメモリと結合する制御リードを制御し出力リ
ードから記憶した情報を順次取出して時分割伝送路へ直
列信号で出力する時分割伝送路制御回路とを有する。

〔実施例〕

次に本発明の信号多重化回路について図面を参照して説
明する。

第１図は本発明の一実施例を示すブロック図である。第
１図において、制御装置１００は被制御装置２００と時
分割伝送路３００により接続結合され、制御装置１００
の有するマイクロプロセッサ１０１が被制御装置２００
を制御する。制御装置１００はマイクロプロセッサ１０
１．マイクロプロセッサ周辺回路１０２．信号多重化回
路１０３、および外部要因ゲート１０４を有し、信号多
重化回路１０３は書込制御回路１１１．データ選別回路
１１２．入力順出力メモリ１１３．および時分割伝送路
制御回路１１４を有する。マイクロプロセッサ１０１は
マイクロプロセッサ周辺回路１０２を介して書込制御回
路１１１と接続する一方、データ選別回路１１２とアド
レスおよびデータそれぞれのリードにより接続する。書
込制御回路１１１およびデータ選別回路１１２のそれぞ
れの出力は入力順出力メモリ１１３の制御入力およびデ
ータ入力に接続される。入力順出力メモリ１１３の制御
出力およびデータ出力はそれぞれ時分割伝送路制御回路
１１４に制御リードおよび出力リードで接続結合され、
時分割伝送路制御回路１１４は更に外部要因ゲート１０
４の制御リードおよび出力リードと接続して外部要因情
報を所定の割当時刻に制御リードを制御して出力リード
がら受信する。また時分割伝送路制御回路１１４は取出
し受信した情報を直列信号に変換して時分割伝送路３０
０へ出力する。

次に、第２図に第１図を併せ参照して信号多重化回路の
動作機能について説明を加える。第２図は本発明の一実
施例を示すタイムチャートである。

マイクロプロセッサ１０１はマイクロプロセッサ周辺回
路１０２を介して、被制御装置２００がマイクロプロセ
ッサ周辺回路１０２へ直結しているかの如く、制御情報
・アドレス・データを送出する。制御情報は書込制御回
路１１１へ、またアドレスおよびデータはデータ選別回
路１１２へそれぞれ送出される。書込制御回路１１１は
第２図で示すようにマイクロプロセッサ用クロック並び
にクロックの４パルス長の制御信号から第２・第４の二
つのパルスで形成される入力順出力メモリ書込パルスを
生成し入力順出力メモリ１１３へ出力する。第１のパル
スは制御情報の種別およびアドレス内容を、また第２の
パルスはデータを、それぞれ入力順出力メモリ１１３へ
書込むためのパルスである。データ選別回路１１２は制
御情報から種別を判別し、これとアドレス内容とを併合
した情報とデータ情報との二つに区別し、制御情報アド
レス書込タイミングとデータ書込タイミングのそれぞれ
の時期に該当情報を送出する。二つのタイミングは４パ
ルス長の制御信号を二分割したもので、二つのパルスの
第１パルスおよび第２パルスにそれぞれ対応する。この
ようにしてデータがアドレス・制御情報と共に順次人力
ｊｌｌ［出力メモリに書込まれる。

一方、時分割伝送路制御回路１１４は時分割伝送路クロ
ックの２パルス長を入力順出力メモリの出力タイミング
および外部要因ゲートの出力タイミングとし２パルスご
とに入力順出力メモリシフトパルスを生成する０時分割
伝送路制御回路１１４は時分割伝送路３００上で入力順
出力メモリ１１３の出力タイミングになったとき制御リ
ードにより入力順出力メモリ１１３に情報が記憶されて
いることを読取り、出力リードから取出して時分割伝送
路３００へ送出する。データの送出は制御情報・アドレ
スおよびデータとに二分して順次送出するので前述のシ
フトパルスを制御リードに入力して入力順出力メモリ１
１３のデータを順次入れ替える。外部要因ゲート１０４
は従来同様である。

上記実施例で入力順出力メモリへの書込み回路を書込制
御回路およびデータ選別回路にブロック分けして図示し
説明したが入力順出力メモリへ一つのデータをアドレス
・制御情報と共に書込む手段であれば上記説明に限定さ
れるものではない。

〔発明の効果〕

以上説明したように本発明は、マイクロプロセッサと時
分割伝送路の間に入力順出力メモリを設けることにより
、マイクロプロセッサは１回の設定で制御情報、アドレ
ス情報、データ情報を入力順出力メモリに書込み入力順
出力メモリから順次取出されるので制御の処理時間を１
／３に短縮できる効果があり、さらに入力順出力メモリ
が一箇所で順次記憶・送出を実行するのでマイクロプロ
セッサからの書込みと伝送路への送出との同期は不要で
競合もなく、従って情報の順序誤まり、情報抜けを発生
しないという効果がある。

【図面の簡単な説明】

第１図は本発明の信号多重化回路の一実施例を示すプロ
・ツク図、第２図は本発明の一実施例のタイムチャート
、第３図は従来の一例を示すブロック図である。 １０１・・・マイクロプロセッサ、１０２・・・マイク
ロプロセッサ周辺回路、１０３・・・信号多重化回路、
１１３・・・入力順出力メモリ、１１４・・・時分割伝
送路制御回路、３００・・・時分割伝送路。 乙 代理人　弁理士　　内　原　　晋Ｊ’　／ｉ　：・′と マイクロ 箭Ｚ図

Claims (1)

【特許請求の範囲】
1. マイクロプロセッサ周辺回路から制御情報・アドレス・
   データを入力し直列信号に変換して時分割伝送路へ出力
   する信号多重化回路において、前記制御情報・アドレス
   ・データを入力順に記憶し記憶順に出力する入力順出力
   メモリと、この入力順出力メモリに結合する制御リード
   を制御し出力リードから前記入力順出力メモリに記憶さ
   れた情報を順次取出して時分割伝送路へ直列信号で出力
   する時分割伝送路制御回路とを有することを特徴とする
   信号多重化回路。