JPH06103174A - 監視情報用メモリ・チェック回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は監視情報用メモリ・チェック回路に
関し、メモリの読み出しデータの故障検出の精度を向上
させることを目的とする。 【構成】 メモリ７への入力データを、設定データとメ
モリからの出力データから選択するセレクタ４と、メモ
リへの入力アドレスを選択するセレクタ５と、奇数／偶
数パリティ演算をし、結果を入力データに付加するパリ
ティ・ジェネレータ６と、設定用パルスとセレクタ４，
５に入力するメモリへの書込み制御用パルスの論理積を
とるＡＮＤ回路と、メモリの出力データについて奇数／
偶数パリティ演算を行うパリティ・チェック回路８と、
メモリからのデータ読み出しと同時に、同じアドレスの
データ書き込みを行う制御と、パリティ・ジェネレータ
とパリティ・チェック回路のパリティ演算を、データの
フレーム毎に奇数パリティ／偶数パリティを交互に入れ
換えて制御するフレーム制御部９とにより構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は通信機器における情報監
視用メモリの故障データ検出を行う回路に関する。近
年、通信の大容量化に伴い、そのデータ及び通信機器の
信頼性・診断性が要求されている。このため、データに
付加する情報監視用データ等も増大し、それらのデータ
を保管及び管理するためのメモリ等も増大しているが、
これらのメモリの読み出し時に既に故障データが出るこ
ともあり、従って、これを防止する必要がある。

【０００２】

【従来の技術】図１４は従来の監視情報用メモリ・チェ
ック回路の構成図である。図中、１はパリティ・ジェネ
レータ（ＰＧ）、２はメモリ（例えば、シングル・ポー
トＲＡＭ）、３はパリティ・チェック回路（ＰＣ）であ
り、さらに、ＳＥＬはセレクタ、ＦＦはフリップ・フロ
ップ、ＷＥはライト・イネーブルである。

【０００３】このような構成において、メモリ２への設
定データの書き込み時に、パリティ・ジェネレータ１に
より、奇数パリティ若しくは偶数パリティの演算をし、
設定データにパリティ・ビットを付加してメモリ２に書
き込み、データの読み出し時にパリティ・チェック回路
３にてパリティのチェックを行っている。なお、セレク
タはフレーム制御部からの設定／読出し制御信号に基づ
いて設定アドレスと読出しアドレスを選択するもので、
設定データの書込み時と読出し時に応じてアドレスを選
択する。

【０００４】

【発明が解決しようとする課題】このような従来回路で
は、パリティ演算の結果がパリティ・ビットのＨ（ハイ
レベル）又はＬ（ローレベル）のみで示される。従っ
て、たまたま、読み出した故障データのパリティ演算結
果が、入力データのパリティ演算結果と一致することが
ある。

【０００５】従って、故障データのパリティ演算結果
が、正常データの演算結果と一致してしまった場合、故
障データの検出が不可能となる問題がある。本発明の目
的は、上述の問題点に鑑み、メモリの読み出しデータの
故障の検出の精度を向上させることにある。

【０００６】

【課題を解決するための手段】図１は本発明の第１の原
理説明図、図２は図１のタイミング・チャート、図３は
本発明の第２の原理説明図、図４は図３のタイミング・
チャート、図５は本発明の第３の原理説明図、図６は図
５のタイミング・チャートである。これらの図中、４は
二者択一の２−１セレクタであり、設定／読出し制御信
号に基づいて、メモリ７への書き込みデータを、外部か
ら入力される設定データか、メモリ７からの出力データ
かを選択する。５は同様に二者択一の２−１セレクタで
あり、フレーム制御部からの設定／読出し制御信号に基
づいて、メモリ７へのアドレスを、設定アドレスか読出
しアドレスかを選択する。６はパリティ・ジェネレータ
（ＰＧ）であり、フレーム制御部９からの制御信号によ
り、奇数パリティ演算及び偶数パリティ演算を行う。８
はパリティ・チェック回路）ＰＣ）であり、フレーム制
御部９からの制御信号により、奇数パリティ／偶数パリ
ティのチェックを行う。そして、フレーム制御部９は、
設定データと読出しデータのパリティ演算が、偶数パリ
ティか奇数パリティかを制御するものである。

【０００７】図１、図５の構成ではメモリ７としてシン
グル・ポートＲＡＭを使用し、セレクタ４及び５を設け
ている。一方、図３の構成ではメモリ７としてデュアル
・ポートＲＡＭを使用し、セレクタ４及び５を削除して
いる。そして、図１と図５の相違は読出しデータの出力
にフリップ・フロップＦＦ（図１）を使用するか、パラ
レル─シリアル変換器Ｐ／Ｓ（図５）を使用するかであ
る。なお、図１、３、５において、同様の働きをする要
素は同じ番号で示してある。

【０００８】

【作用】本発明の第１の原理図の動作説明を図２に沿っ
て行う。メモリ７への設定データを、パリティ・ジェネ
レータ６により奇数パリティ演算（ＯＤＤ）、又は偶数
パリティ演算（ＥＶＥＮ）し、設定データにパリティ・
ビット付加してメモリ７に書き込む。その後、メモリ７
よりデータを読み出す時、パリティ・チェック回路８に
おいて、奇数パリティにてパリティ・チェックを行い、
同時に、パリティ・ジェネレータ６において、偶数パリ
ティ演算を行い、その結果をパリティ・ビットに付加し
てメモリ７に新たに書き込む。さらに、次に読み出す場
合は、パリティ・チェック回路８にて偶数パリティ演算
でパリティ・チェックを行う。このパリティ・ジェネレ
ータ６とパリティ・チェック回路８の奇数パリティ／偶
数パリティの入れ換えを、１フレーム（アドレス０−ｍ
ａｘ）毎に行う。ＷＥはライト・イネーブルであり、メ
モリ７への書込みタイミングをとっている。そして、フ
リップ・フロップＦＦからのデータ出力はＤ0,Ｄ1, ---
Ｄmax 示される。

【０００９】本発明の第２の原理図の動作説明を図４に
沿って行う。前述のようにメモリ７としてデュアル・ポ
ートＲＡＭを使用する。設定データの入力時にはポート
Ａを使用し、読出し時及び読み出したデータの書き込み
時にはポートＢを使用する。図示のように、図１の２−
１セレクタ４、５は削除され、ポートＡとポートＢの選
択はフレーム制御部９におけるポート設定により行う。
なお、パリティ・ジェネレータ６及びパリティ・チェッ
ク８は図１と同様に動作するので説明を省略する。

【００１０】本発明の第３の原理図の動作説明を図６に
沿って行う。図示のように、図１のフリップ・フロップ
ＦＦの代わりにパラレル─シリアル変換器Ｐ／Ｓを使用
する。本例ではメモリ７からのデータの読み出し後の新
たなデータ書き込み（書換え）を、データの読み出しと
同時に行わずに、読み出し以外の時間を使用して行う。

【００１１】このようにして、奇数パリティ演算／偶数
パリティ演算を交互に繰り返し行うことにより、従来の
奇数パリティ若しくは偶数パリティのみでは検出されな
かった故障データを検出することができる。

【００１２】

【実施例】図７は図１の基本構成の実施例構成図であ
り、メモリ７として、９ビット×６４ワード・シングル
・ポートＲＡＭを用いた例である。なお、図中、図１と
同様の動作をする要素は同一の参照番号で示す。２−１
セレクタ４は、ＲＡＭへの書き込みデータが、外部から
の設定データか、ＲＡＭからの読み出しデータかを選択
している。また、２−１セレクタ５は、ＲＡＭへの書き
込みアドレスが、設定用アドレスかデータ読出し用アド
レスかを選択している。パリティ・ジェネレータ６は、
フレーム制御部９からの制御信号により、奇数パリティ
か偶数パリティかを選択する。また、メモリ７は前述の
ように９ビット×６４ワードのＲＡＭである。パリティ
・チェック回路８は、フレーム制御部９からの制御信号
により、奇数パリティか偶数パリティかを選択する。フ
レーム制御部９は、パリティ・ジェネレータ６とパリテ
ィ・チェック回路８の奇数パリティ／偶数パリティの制
御とＲＡＭへのライト・イネーブルＷＥを発生してい
る。

【００１３】設定データはパリティ・ジェネレータ６に
て奇数パリティ演算をし、パリティ・ビットを付加した
後、メモリ７に書き込まれる。その後、データを読み出
す際にパリティ・チェック回路８にて奇数パリティにて
パリティ・チェックを行い、同時にパリティ・ジェネレ
ータ６にて偶数パリティを演算し、パリティ・ビットを
付加してＲＡＭに書き込まれる。さらに読み出す時にパ
リティ・チェック回路８にて偶数パリティにてパリティ
・チェックを行う。

【００１４】図８は図３の基本構成の実施例構成図であ
る。図示のように、メモリ７として９ビット×６４ワー
ド・デュアル・ポートＲＡＭを用いた例である。図中、
図３の同様の動作をする要素には同一の参照番号を与え
てある。設定データはパリティ・ジェネレータ６にて奇
数パリティ演算をし、パリティ・ビットを付加した後、
ポートＡよりメモリ７に書き込まれる。その後、ポート
Ｂを使用してデータを読み出す際に、パリティ・チェッ
ク回路８にて奇数パリティにてパリティ・チェックを行
い、同時にパリティ・ジェネレータ６’にて偶数パリテ
ィ演算をし、パリティ・ビットを付加してポートＢより
ＲＡＭに書き込まれる。さらに、読み出す時、パリティ
・チェック回路８にて偶数パリティでパリティ・チェッ
クを行う。

【００１５】図９は図５の基本構成の実施例構成図であ
る。図示のように、メモリ７として９ビット×６４ワー
ド・シングル・ポートＲＡＭを用いた例である。図中、
図５と同様の動作をする要素には同一の参照番号を与え
る。設定データは、パリティ・ジェネレータ６にて奇数
パリティ演算し、パリティ・ビットを付加してＲＡＭに
書き込まれる。その後、読み出した後、パリティ・チェ
ック回路８にて奇数パリティにてパリティ・チェックを
行う。読み出しが完了したならば、次の読み出しまでの
時間にデータの読み出しを行い、パリティ・ジェネレー
タ６にて偶数パリティ演算をし、パリティ・ビットを付
加してＲＡＭに書き込む。次にデータを読み出す場合に
は偶数パリティでパリティ・チェックを行う。メモリ７
からの８ビットデータはＰ／Ｓにて１ビットのシリアル
・データに変換される。

【００１６】図１０は図１，図５に示すフレーム制御部
の基本構成図であり、図１１は図１０の実施例構成図で
ある。図中、１０はアドレスの最大値を検出するアドレ
スｍａｘ検出部であり、具体的にはデコーダである。１
１は奇数パリティか偶数パリティかを設定するための設
定パリティ選択パルス作成部であり、設定パリティ選択
パルス（前述の制御信号に対応）をパリティ・ジェネレ
ータ６に送出する。１２は奇数パリティか偶数パリティ
かを設定するための読出しパリティ選択パルス作成部で
あり、読出しパリティ選択パルス（前述の制御信号に対
応）をパリティ・チェック回路８に送出する。１１及び
１２は具体的にはラッチ回路である。

【００１７】図１２は図３に示すフレーム制御部の基本
構成図であり、図１３は図１２の実施例構成図である。
図１０及び図１１と同様に、アドレスｍａｘ検出部１
０、設定パリティ選択パルス作成部１１及び読出しパリ
ティ選択パルス作成部１２が設けられている。さらに、
ポートＡ，Ｂを設定するためのポート設定パルス作成部
１３を設けている。具体的にはアドレス比較回路１４、
マスク回路１５、ポート設定タイミング作成回路１６で
構成される。

【００１８】

【発明の効果】以上説明したように、本発明によれば、
監視情報用メモリのチェックに奇数パリティ演算と偶数
パリティ演算を交互に使用するため、故障データの検出
をより確実なものにすることができ、データ及び伝送装
置の信頼性・診断性の向上に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明の第１の原理説明図である。

【図２】図１のタイミングチャートである。

【図３】本発明の第２の原理説明図である。

【図４】図３のタイミングチャートである。

【図５】本発明の第３の原理説明図である。

【図６】図５のタイミングチャートである。

【図７】図１の基本構成の実施例構成図である。

【図８】図３の基本構成の実施例構成図である。

【図９】図５の基本構成の実施例構成図である。

【図１０】図１，図５のフレーム制御部の基本構成図で
ある。

【図１１】図１０の実施例構成図である。

【図１２】図３のフレーム制御部の基本構成図である。

【図１３】図１２の実施例構成図である。

【図１４】従来の監視情報用メモリ・チェック回路図で
ある。

【符号の説明】

１，６…パリティ・ジェネレータ ２，７…メモリ ３，８…パリティ・チェック回路 ４，５…セレクタ ９…フレーム制御部 １０…アドレスｍａｘ検出部 １１…設定パリティ選択パルス作成部 １２…読出しパリティ選択パルス作成部 １３…ポート設定パルス作成部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小形 宏樹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 監視情報用メモリ・チェック回路におい
   て、 メモリ（７）への入力データを、外部からの設定データ
   と該メモリからの出力データから選択する２−１セレク
   タ（４）と、 該メモリへの入力アドレスを、外部からの設定データ用
   アドレスとデータ読出し用アドレスから選択する２−１
   セレクタ（５）と、 奇数パリティ演算若しくは偶数パリティ演算をし、その
   結果を該メモリへの入力データに付加するパリティ・ジ
   ェネレータ（６）と、 該メモリへの外部からの設定用パルスと、該セレクタ
   （４，５）に入力する該メモリへの書込み制御用パルス
   の論理積をとる論理回路（ＡＮＤ）と、 該メモリの出力データについて、奇数パリティ演算若し
   くは偶数パリティ演算を行うパリティ・チェック回路
   （８）と、 該メモリからのデータ読み出しと同時に、同じアドレス
   のデータ書き込みを行う制御と、該パリティ・ジェネレ
   ータと該パリティ・チェック回路のパリティ演算を、デ
   ータのフレーム毎に奇数パリティ／偶数パリティを交互
   に入れ換えて制御するフレーム制御部（９）と、 を具備することを特徴とする監視情報用メモリ・チェッ
   ク回路。
2. 【請求項２】 監視情報用メモリ・チェック回路におい
   て、 外部からの設定用データを入力する一方のポート（Ａ）
   と、データ書換え用入力のための他方のポート（Ｂ）を
   有するデュアル・ポート・メモリ（７）と、 奇数パリティ演算若しくは偶数パリティ演算をし、その
   結果を該一方のポート（Ａ）への入力データに付加する
   パリティ・ジェネレータ（６）と、 奇数パリティ演算若しくは偶数パリティ演算をし、その
   結果を該他方のポート（Ｂ）への入力データに付加する
   パリティ・ジェネレータ（６’）と、 該他方のポート（Ｂ）の出力データについて、奇数パリ
   ティ演算若しくは偶数パリティ演算を行うパリティ・チ
   ェック回路（８）と、 該他方のポート（Ｂ）を使用し、データの読み出しと同
   時に同じアドレスのデータ書き込みを行う制御と、該パ
   リティ・ジェネレータ（６，６’）とパリティ・チェッ
   ク回路（８）のパリティ演算を、データのフレーム毎に
   奇数パリティ／偶数パリティの制御を行うフレーム制御
   部（９）と、 を具備することを特徴とする監視情報用メモリ・チェッ
   ク回路。
3. 【請求項３】 監視情報用メモリ・チェック回路におい
   て、 メモリ（７）への入力データを、外部からの設定データ
   と該メモリへの出力データから選択する２−１セレクタ
   （４）と、 該メモリへの入力アドレスを、外部からの設定データ用
   アドレスと、データ読出し用アドレスから選択する２−
   １セレクタ（５）と、 奇数パリティ演算若しくは偶数パリティ演算をし、その
   結果を該メモリへの入力データに付加するパリティ・ジ
   ェネレータ（６）と、 該メモリからの出力データについて、奇数パリティ演算
   若しくは偶数パリティ演算を行うパリティ・チェック回
   路（８）と、 該メモリからのデータ読出しの空き時間に、データの再
   読み出しと再書き込みを行う制御と、該パリティ・ジェ
   ネレータと該パリティ・チェック回路のパリティ演算
   を、データのフレーム毎に奇数パリティ／偶数パリティ
   を交互に入れ換えて制御するフレーム制御部（９）と、 を具備することを特徴とする監視情報用メモリ・チェッ
   ク回路。
4. 【請求項４】 該フレーム制御部は、設定アドレス及び
   読出しアドレスを受けアドレスの最大値を検出するアド
   レスｍａｘ検出部（１０）と、奇数パリティ若しくは偶
   数パリティを設定する設定パリティ選択パルス作成部
   （１１）と、読出しにおける奇数パリティ若しくは偶数
   パリティを設定する読出しパリティ選択パルス作成部
   （１２）とを具備する請求項１又は３に記載の監視情報
   用メモリ・チェック回路。
5. 【請求項５】 該フレーム制御部は、設定アドレス及び
   読出しアドレスを受けアドレスの最大値を検出するアド
   レスｍａｘ検出部（１０）と、奇数パリティ若しくは偶
   数パリティを設定する設定パリティ選択パルス作成部
   （１１）と、読出しにおける奇数パリティ若しくは偶数
   パリティを設定する読出しパリティ選択パルス作成部
   （１２）と、ポートを設定するパルスを作成するポート
   設定パルス作成部（１３）とを具備する請求項２に記載
   の監視情報用メモリ・チェック回路。