JPH0746517B2

JPH0746517B2 - 半導体メモリ及びそのテスト方法

Info

Publication number: JPH0746517B2
Application number: JP60139792A
Authority: JP
Inventors: 真志堀口; 正和青木; 儀延中込; 伸一池永; 勝博下東
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-06-26
Filing date: 1985-06-26
Publication date: 1995-05-17
Anticipated expiration: 2010-05-17
Also published as: JPS621198A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は半導体メモリ及びそのテスト方法に関し、特に
誤り訂正符号（以下、ECC（Error Correcting Code）と
呼ぶ）による誤り訂正機能を搭載する半導体メモリの各
種チェックを容易にするのに好適な半導体メモリ及びそ
のテスト方法に関するものである。

〔発明の背景〕

各種データを記憶する半導体メモリは、近年、益々高集
積化される傾向にあるが、それに伴ってメモリセルの蓄
積電荷量が減少してしまうために、ソフトエラーの発生
頻度が高くなっている。

その対策としては、山田，他著「メモリLSIにおける
自己訂正方式」電子通信学会論文誌,1984年10月,vol.J6
7−C,No.10,pp777〜784、Yamada.J.,et.al.「A Submi
cnon VLSI Memory with a 4b−at−ａ−Time Built in
ECC Circuit」ISSCC Digest of Technical Papers,pp1
04〜105,Feb.1984に記載されているように、ECCによる
誤り訂正機能をメモリチップ上に設ける方法がある。

しかし、上記の方法を実施してメモリ製造後のチェック
など（テスティング）を行う場合は、誤り訂正機能を搭
載した半導体メモリであることを明示し、誤り訂正機能
も含めて各種のテストを行うが、例えば、ECCとして単
一誤り訂正符号を用いた場合、偶然、１個のメモリセル
にハードエラーがあると、読出したデータがECCによっ
て訂正されるために、そのハードエラーを発見すること
ができず、見かけ上エラーがないことになる。

また、このハードエラー状態において、エラーのメモリ
セルと同じ誤り訂正の単位ブロックに属する他のメモリ
セルに、偶然、ソフトエラーが生じてしまうと、合計２
ビットが発生したことになるので、ECCによる誤り訂正
が不可能になる。

したがって、誤り訂正機能付半導体メモリに対する各種
テストを完全に実施するためには、メモリセル自体と、
符号化回路，復号回路などからなる誤り訂正機能とを、
各々独立にテストする必要があるが、未だ実用化できる
ものとして発表されていない。

〔発明の目的〕

本発明の目的は、このような従来の問題を解決し、ECC
による誤り訂正機能を搭載した半導体メモリにおいて、
検査ビツト用のメモリセル自体のテスト，符号化回路の
テスト，復号回路のテストなどを各々独立に実施するこ
とのできる半導体メモリ及びそのテスト方法を提供する
ことにある。

〔発明の概要〕

上記目的を達成するため、本発明の半導体メモリは、
情報ビットに誤り訂正符号に基づく検査ビットを付加す
る符号化手段と、複数のワード線と、複数のデータ線
と、上記複数のワード線と上記複数のデータ線との交点
の所定の位置に設けられ、上記検査ビットを記憶する検
査ビット用メモリセルと、上記複数のワード線と上記複
数のデータ線との交点の所定の位置に設けられ、上記検
査ビットを記憶する検査ビット用メモリセルと、上記複
数のデータ線を順次選択するデータ線選択手段と、上記
情報ビット用メモリセルおよび上記検査ビット用メモリ
セルから読み出された読み出しデータを訂正する復号手
段と、上記復号手段の誤り訂正動作を停止させる誤り訂
正動作手段とを有する半導体メモリにおいて、上記データ線選択手段にタイミング信号を供給するた
め、上記誤り訂正動作停止手段からの制御信号が第１の
状態の時には上記検査ビットに対応する分のタイミング
信号を自発的に発生し、上記制御信号が上記第１の状態
と異なる第２と状態の時には上記検査ビットに対応する
分のタイミング信号を外部クロックに同期して発生する
タイミング発生手段を具備したことを特徴としている。

また、本発明の半導体メモリのテスト方法は、上記復
号手段の誤り訂正動作を停止させ、上記制御信号を上記
第２の状態にして、上記検査ビット用メモリセルに上記
半導体メモリの外部からのデータを書き込み、しかる後
に上記検査ビット用メモリセルに蓄えられたデータを読
み出すことにより、上記検査ビット用メモリセルのテス
トをする工程を有することを特徴している。また、上
記制御信号を上記第１の状態にして上記符号手段に情報
ビットを入力し、しかる後に上記復号手段の誤り訂正動
作を停止させ、上記制御信号を上記第２の状態にして、
上記検査ビット用メモリセルに蓄えられたデータを読み
出すことにより、上記符号化手段のテストをする工程を
有することも特徴としている。また、上記制御信号を
上記第２の状態にして上記情報ビット用メモリセル及び
上記検査ビット用メモリセルに上記半導体メモリの外部
からのデータを書き込み、しかる後に上記復号手段の誤
り訂正動作を停止させない状態で、上記復号手段により
訂正されたデータを読み出すことにより、上記復号手段
のテストをする工程を有することも特徴としている。

〔発明の実施例〕

以下、本発明の実施例を図面により説明する。

第１図は本発明の第一の実施例を示す半導体メモリの構
成図である。同図において、１はlog₂r本のアドレス信
号をでデコードしワード線ドライバ２を通してメモリア
レー３のワード線W₀〜Wr_-1の１本を指定するデコーダ
部、４は指定された（１本の）ワード線上の全メモリセ
ルのデータをデータ線D₀〜D_ns-1を通して読出し増幅す
るセンスアンプ群、６はlog₂s本のアドレス信号をデコ
ードしてデータ線D₀〜D_ns-1のうちｎ本を指定し、その
指定したセンスアンプ群４の（ｎ個の）データをデータ
線選択回路５を介して、（ｎ本の）共通入出線I/Oに送
り出すデコーダ部、10,20,30,40はそれぞれ復号回路，
符号化回路，セレクタ回路，書込み回路であり、ECCに
よる誤り訂正機能を構成するものである。

本半導体メモリは、RAM（Random Access Memory）であ
り、情報点数k,検査点数m,符号長ｎ（ｎ＝ｋ＋ｍ）のEC
Cによる誤り訂正機能を有する。また、ECCエネーブル信
号を入力する端子ECCと検査用ビットを指定する端子aa
を持ち、通常の使用状態においては、端子ECCEが抵抗器
R₁によって高電位（論理“1"）、一方の端子aaが、抵抗
器R₂によって低電位（論理“0"）で誤り訂正機能を働か
せて各種のデータを記憶する。詳細は後述するが、端子
ECCEを低電位（論理“0"）にすることで誤り訂正機能の
動作を停止させ、一方の端子aaを高電位（論理“1"）に
することで検査ビットを書込／読出させて、各部をチェ
ックする。

次に、ECCによる誤り訂正機能を構成する各回路10〜40
の構成およびその動作について第２図〜第５図により述
べる。

復号回路10は、ECCによる誤り訂正を行うため、第２図
に示すように、シンドローム生成回路11,誤り位置指定
回路12,誤り訂正用の排他的論理和（EOR）ゲート群とAN
Dゲート群とで構成する。シンドローム生成回路11は共
通入出力線I/Oからのデータx_o〜x_n-1に対するシンドロ
ームを生成し、それを誤り位置指定回路12に送出する。
誤り位置指定回路12はシンドロームを解析してデータx_o
〜x_n-1の誤り位置を推定し、出力するｎ本のうち、誤り
があると推定した出力線のみを論理“1"（他出力は全て
論理“0"）にする。

この時、ECCEが論理“1"すなわち誤り訂正を行う場合
は、上記ｎ本の出力がそのままANDゲート群を通してEOR
ゲート群に送られるので、データx_o〜x_n-1のうち、誤り
があると推定されたビットのみが反転し、出力y_o〜y_n-1
となる。反対に、ECCEが論理“0"すなわち誤り訂正を行
わない場合は、ANDゲート群の出力全てが論理“0"とな
り、データx₀〜x_n-1がそのまま出力y_o〜y_n-1となる。

セレクタ回路30は、復号回路10からのデータy_o〜y₆（た
だし、ｎ＝7,k＝4,m＝３）を端子aaおよびlog₂k本のア
ドレス内容に基づいて出力端子Doutに送出しメモリアレ
ー３のデータを読出すため、第３図に示すように、イン
バータ群,ANDゲート群,ORゲートで構成する。

すなわち、３本のアドレス信号a_i,a_i+1,aaの内容で、入
力したデータy₀〜y₆のうちの１つを選択したANDゲート
群,ORゲートを通してDoutに送出するが、このとき、aa
が論理“0"であれば、上記選択をy_o〜y₃すなわち情報ビ
ットの中から行い、反対に、aaが論理“1"であればy₄〜
y₆すなわち検査ビットの中から行う。

つまり、情報ビットy_o〜y₃を読出すための本来のアドレ
スa_i〜a_i+1に、アドレスaaを追加したことで、情報ビッ
ト，検査ビットの両方を外部に読出すことが可能とな
る。

書込み回路40は、aaとlog₂k本のアドレス内容に基づい
て、データy₀〜y₆（ｎ＝7,k＝4,m＝３）の中の１ビット
を入力端子Dinからのデータで置換し、符号化回路20に
送出しメモリアレー３に再び書込むため、第４図に示す
ように、インバータ群とANDゲート群でなるデコーダ回
路41,インバータ群，トランジスタ群で構成する。

すなわち、３本のアドレス信号a_i,a_i+1,aaの内容で、復
号回路10からのデータy₀〜y₆のうちの１つをDinからの
データで置換して符号化回路20に送出するが、このと
き、aaが論理“0"であれば上記置換をy_o〜y₃（情報ビッ
ト）の中で行い、反対に、aaが論理“1"であればy₄〜y₆
（検査ビット）の中で行う。

つまり、セレクタ回路30の場合と同様に、情報ビットy₀
〜y₃を置換するための本来のアドレスa_i、a_i+1に、アド
レスaaを追加したことで、情報ビット，検査ビットの両
方に対し、外部から任意のデータを書込むことが可能と
なる。なお、本実施例では、ｋ≧ｍと仮定しているの
で、追加するアドレスはaa1本で実現できるが、ｋ＜ｍ
のときには付加するアドレス本数を増やして対応する。

符号化回路20は、書込み回路40からのデータZ₀〜Z_n-1を
共通入出力線I/Oのx₀〜x_n-1に出力しメモリアレー３に
書込むとき、情報ビット（Z₀〜Zk_-1）はそのまま、一方
の検査ビット（Zk〜Z_n-1）をそのまま、または新しく生
成した検査ビットで置換にするため、第５図に示すよう
に、検査ビット生成回路21,トランジスタ群，インバー
タで構成する。

すなわち、検査ビット生成回路21が、Z₀〜Zk_-1（情報ビ
ット）の内容に基づいてｍ本からなるECCの検査ビット
を生成し、このとき、aaが論理“0"であればxk〜x
_n-1（検査ビット）に生成した検査ビットを、反対に、
論理“0"であればZk〜Z_n-1をそのまま送出し、Z₀〜Zk_-1
と共にデータ線選択回路５を通してメモリアレー３内に
書込む。

ここで、半導体メモリの製造後のチェック（テスティン
グ）について上述した内容を整理すると、、メモリセルのテスト ECCEを論理“0"（誤り訂正機能を停止）のままで、メモ
リアレー３に“1"および“0"のチェックデータを書込
み、その後読出してデータ内容をチェックし、検査ビッ
ト用のメモリセルも含めたメモリセル自体のテストを実
施する。なお、このときのaaは本来のアドレスと同様に
スキャンさせる。

、符号化のテスト ECCEを論理“1"（誤り訂正機能を動作）,aaを論理“0"
にして、情報ビットを書込み、その後ECCEを論理“0"
（誤り訂正機能を停止）にして情報ビットを、続いてaa
を論理“1"（検査ビットを指定）にして検査ビットを、
共に読出し、データ内容をチェックし、検査ビットが符
号化回路20において正しく付加されているかのテストを
実施する。

、復号のテスト ECCEを論理“0",aaを論理“0"にして情報ビットを書込
み、続いて、aaを論理“1"に変えて検査ビットを書込
み、その後ECCEを論理“1",aaを論理“0"にして情報ビ
ットを読出し、データ内容をチェックし、情報ビットが
復号回路10において正しく誤り訂正されているかのテス
トを実施する。続いて、aaのみを論理“1"に変え検査ビ
ットを読出して同様にチェツクし、検査ビットに対する
訂正のテストを実施する。なお、書込むデータは復号回
路10で訂正可能な誤りを含めた内容にする。

本実施例では、ECCエネーブル信号，アドレス信号を入
力するために端子ECCE,aaを設けたが、他の端子を時分
割で兼用し両信号を入力してもよい。また、通常動作時
には使用しないような信号の組合せ（例えばスタチック
RAMにおいては、出力エネーブル信号OEと書込エネーブ
ル信号WEを同時に印加するなど）によって、内部で信号
を生成してもよい。

次に、本発明の第二の実施例を第６図〜第12図により詳
細に述べる。

第６図は、半導体メモリの構成図である。前述した第１
図と相違する点は、（ｉ）データ線D₀〜D_n-1をシリアル
状に選択する点。すなわちｒ本のワード線W₀〜Wr_-1は、
第１図と同様にデコーダ部１によりランダムに選択され
るが、ｎ本のデータ線D₀〜D_n-1は外部からのクロック信
号SCLKに同期してシフトするシフトレジスタ部７によっ
てD₀,D₁,D₂‥‥D_n-1の順に選択される。ただしデータ線
D₀〜D_n-1は前述と同様にｋ本の情報ビットD₀〜Dk_-1記憶
用とｍ本の検査ビットDk〜D_n-1記憶用で構成する。した
がって、メモリアレー３に対する情報ビットの書込／読
出はSCLK信号に同期して１ビットずつｋ回のタイミング
で行う。

（ii）ECCとして巡回符号を採用した点。これにより、
符号化回路25,復号回路15には、それぞれ巡回符号の性
質を利用してシリアル的に符号化，復号化を実行する回
路を用いる。

（iii）SCLK信号,ECCエネーブル信号を入力して、シフ
トレジスタ部7,符号化回路25,復号回路15を駆動するた
めのタイミングパルスを発生するタイミング発生回路55
を備える。なお、詳細は後述するが、必要に応じてSCLK
信号がなくともタイミングパルスを送出する。

（iv）データ線選択回路５からの共通入出力線I/Oの接
続先を復号回路15の出力側および入力側，符号化回路25
の入力側に切替えるスイッチ65を設けている。

第７図は、第６図の半導体メモリの処理フローチャート
である。第８図は、第６図での‘通常動作’時の動作タ
イミング図である。

半導体メモリは、図示していないが選択信号であるチッ
プセレクト信号CSが“L"で、デコーダ部１およびワード
線ドライバ２によって、ワード線W₀〜Wr_-1の１本が選択
されると、図示してないが読出または書込を指示する信
号であるWE信号が“L"（書込）のときには、タイミング
発生回路55から符号化回路25,シフトレジスタ部７にSCL
K信号な同期するタイミングパルスをｋ回送出させて、
データ線をD₀,D₁,D₂‥‥‥Dk_-1の順に１つずつ切替え
て、入力端子Dinからのデータをメモリアレー３のそれ
に対応するメモリセルに書込む（第７図のステップ12
2）。なお、スイッチ65の接続先は符号化回路25の出力
側（端子Ｃ）である。

続いて、タイミング発生回路55から符号化回路25,シフ
トレジスタ７にタイミングパルスをｍ回送出させて、符
号化回路25が生成していたｍ個からなる検査ビットを上
記と同様の方法でメモリアレー３に書込む（ステップ12
3）。

上記動作を繰返すことにより、Dinからのデータ全てとE
CCの検査ビットをメモリアレー３内に書込む。

一方、WE信号が“H"（読出）のときには、先ず、タイミ
ング発生回路55からタイミングパルスを送出させてシフ
トレジスタ部7,復号回路15を駆動し、シンドロームの計
算を行わせる（ステップ131）。続いて、タイミング発
生回路55から復号回路15,シフトレジスタ部７にSCLK信
号に同期するタイミングパルスを送出させ、書込時と同
様に、データ線をD₀,D₁,D₂‥‥‥Dk_-1の順に１つずつ切
替えて、メモリアレー３の対応するメモリセルからｋ個
の情報ビットを読出し、復号回路15で誤り訂正した後、
出力端子Doutに出力する。それと同時に、訂正した情報
ビットをスイッチ65の端子A,データ線選択回路５を通し
てメモリアレー３の元のメモリセルに再び書込む（第７
図のステップ132）。

続いて、タイミング発生回路55からの復号回路15,シフ
トレジスタ部７にタイミングパルスを更にｍ回送出さ
せ、上記情報ビットと同様、データ線をDk,Dk₊₁,‥‥‥
D_n-1の順に１つずつ切替えて、対応するメモリセルから
ｍ個の検査ビットを読出し、復号回路15で誤り訂正した
後、スイッチ65の端子A,データ線選択回路５を通してメ
モリアレー３の元のメモリセルに再び書込む（ステップ
133）。なお、ｍ個の検査ビットを再書込みはするがDou
tに送出はしない。

上記の読出動作を繰返すことで、メモリアレー３内の指
定の情報ビットをDoutに出力する。

この場合、書込時，読出時も外部から印加するSCLK信号
のサイクル数はｋ回であり、書込む，読出すデータ数も
ｋビットである。すなわち、外部からはｋビットのシリ
アル半導体メモリに見え、ECC用のｍ個の検査ビットは
見えない。

第９図は、第６図での‘メモリセル（検査ビット用のメ
モリセルも含む）のテスト’時の動作タイミング図であ
る。

半導体メモリは、CS信号と端子ECCEが共に“L"で、ワー
ド線W₀〜Wr_-1の１本が選択されると、WE信号が“L"（書
込）のときには、第８図（通常動作時）と同様、タイミ
ング発生回路55から符号化回路25,シフトレジスタ部７
にSCLK信号に同期するタイミングパルスをｋ回送出さ
せ、データ線をD₀,D₁,D₂‥‥Dk_-1の順に切替えて、Din
からのデータ（情報ビット）をスイッチ65のＣ端子，デ
ータ線選択回路５を通してメモリアレー３に対応するメ
モリセルに順次書込む（第７図のステップ112）。

続いて、上記と同様のタイミングパルスを、タイミング
発生回路55から符号化回路25,シフトレジスタ部７にｍ
回送出させ、データ線をDk,Dk₊₁,Dk₊₂‥‥‥D_n-1の順に
切替えて、Dinからのデータ（検査ビット）をスイッチ6
5のＣ端子，データ線選択回路５を通してメモリアレー
３に対応するメモリセルに順次書込む（ステップ11
3）。

上記動作を繰返すことで、Dinからのデータ（情報およ
び検査ビット）をメモリアレー３の各メモリセルに書込
む。

一方、WE信号が“H"（読出）のときには、第８図（通常
動作）と同様に、シフトレジスタ部7,復号回路15にシン
ドロームの計算を行わせた後（第７図のステップ14
1）、タイミング発生回路55から復号回路15,シフトレジ
スタ部７にSCLK信号に同期するタイミングパルスを送出
させ、書込時と同様に、データ線をD₀,D₁,D₂‥‥‥Dk_-1
の順に切替えて、メモリアレー３の対応するメモリセル
からｋ個の情報ビットを読出しDoutに出力する。それと
同時にスイッチ65の端子A,データ線選択回路５を通して
メモリアレー３に再び書込む（ステップ142）。

続いて、上記と同様のタイミングパルスをさらに、タイ
ミング発生回路55から復号回路15,シフトレジスタ部７
にｍ回送出させ、データ線をDk,Dk₊₁,‥‥‥D_n-1の順に
切替えて、対応するメモリセルからｍ個の検査ビットを
読出しDoutに出力する。同時にスイッチ65の端子A,デー
タ線選択回路５を通してメモリアレー３に再び書込む
（ステップ143）。

上記の読出動作を繰返すことで、メモリアレー３の情報
および検査ビットをDoutに出力する。

メモリセルのテスト時は通常動作時と異なり、書込／読
出ともにSCLK信号を（ｋ＋ｍ）回印加し、復号回路15に
よるデータの誤り訂正を動作停止にする（なお、これは
第２図と同様の手法で実現する）。これにより、SCLK信
号をｎ（＝ｋ＋ｍ）回印加すると、メモリセルに書込ん
だ情報ビットのみならず、検査ビットをも訂正なしでDo
utに読出せるので、メモリセル自体（検査ビット用のメ
モリセルも含む）のテストが可能となる。また、この場
合、外部からは誤り訂正機能なしのｎビットのシリアル
半導体メモリに見える。

第10図は、第６図での‘符号化のテスト’時の動作タイ
ミング図である。

半導体メモリは、CS信号が“L",端子ECCEが“H"で、WE
信号が“L"（書込）のときには、ワード線W₀〜Wr_-1が１
ほ選択されると、第８図（通常動作時）と同様に、SCLK
信号と同期するタイミングパルス（ｋ回）で、Dinから
のデータ（情報ビット）をメモリアレー３に書込み（ス
テップ122）、続いて、タイミングパルス（ｍ回）で、
符号化回路25が生成したｍ個の検査ビットをメモリアレ
ー３に書込む（ステップ123）。

上記動作を繰返すことで、Dinからのデータ全てとそれ
に対するECCの検査ビットをメモリアレー３内に書込
む。

一方、端子ECCEが“L"で、WE信号が“H"（読出）のとき
には、ワード線W₀〜Wr_-1が１本選択されると、第９図
（メモリセルのテスト時）と同様に、シンドロームの計
算後、SCLK信号に同期するタイミングパルス（ｋ回）
で、メモリアレー３の情報ビットをｋ個読出してDoutに
出力すると同時に、メモリアレー３に再び書込む（ステ
ップ141,142）。続いて、上記情報ビットと同様、SCLK
信号に同期するタイミングパルス（ｍ回）で、メモリア
レー３の検査ビットをｍ個読出してDoutに出力すると同
時に、メモリアレー３に再び書込む（ステップ143）。

上記の読出動作を繰返すことで、メモリアレー３内の情
報および検査ビットをDoutに出力する。

この場合、ECCEを“H"にして、情報ビットと符号化回路
25で付加した検査ビットをメモリセルに書込んだ後、そ
れをECCEを“L"（誤り訂正機能を停止）にして、情報ビ
ットと検査ビットからなるｎビットのデータを誤り訂正
なしで読出すので、符号化回路25において検査ビットを
正しく付加しているかをテストすることができる。

第11図は、第６図での‘符号化のテスト’時の動作タイ
ミング図である。

半導体メモリは、CS信号，端子ECCEが共に“L"で、WE信
号が“L"（書込）のときには、第９図（メモリセルのテ
スト時）と同様に、SCLK信号に同期するタイミングパル
ス（ｋ回）で、Dinからのデータ（ｋ個の情報ビット）
をメモリアレー３のメモリセルに書込み（ステップ11
2）、続いて、上記情報ビットと同様のタイミングパル
ス（ｍ回）で、Dinからのデータ（ｍ個の検査ビット）
をメモリセルに順次書込む（ステップ113）。

一方、WE信号が“H"（読出）のときには、第８図（通常
動作時）と同様に、シンドロームの計算後、SCLK信号に
同期するタイミングパルス（ｋ回）で、メモリアレー３
からｋ個の情報ビットを読出し、復号回路15で誤り訂正
してDoutに出力すると同時に、再びメモリセルに書込み
（ステップ131,132）、続いて、タイミングパルス（ｍ
回）で、メモリアレー３からｍ個の検査ビットを読出
し、復号回路15で誤り訂正して再びメモリセルに書込む
（ステップ133）。

上記の読出動作を繰返すことで、メモリアレー３内の情
報ビットをDoutに出力する。

この場合、ECCEを“L"にして、情報ビットおよび検査ビ
ットを任意な内容でメモリアレー３に書込んだ後、その
情報ビットをECCEを“H"すなわち復号回路15で誤り訂正
して読出すので、復号回路15において正しく訂正してい
るかがテストできる。なお、書込むデータの内容は、例
えば復号回路15で訂正可能な誤りを含むようにする。ま
た、情報ビットの訂正テストと共に、検査ビットも実施
するときには、第12図の方法で行う。

すなわち、半導体メモリは、CS信号，端子ECCE,WE信号
が共に“L"状態である第一段階に、第11図と同様、SCLK
信号に同期するタイミングパルス（ｋ＋ｍ回）で、Din
からのｋ個の情報ビットとｍ個の検査ビットの両方をメ
モリセルに書込む（ステップ112〜113）。

次に、端子ECCEとWE信号が共に“H"状態である第二段階
に、第11図と同様、シンドロームの計算後、SCLK信号に
同期するタイミングパルス（ｋ回）で、メモリアレー３
から情報ビットを読出し訂正してDoutに出力した後、タ
イミングパルス（ｍ回）で、検査ビットを読出し訂正し
て再びメモリアレー３に書込む（ステップ131〜133）。

続いて、CS信号と端子ECCEが共に“L",WE信号が“H"の
ままの状態である第三段階に、第９図と同様、シンドロ
ームの計算後、SCLK信号に同期するタイミングパルス
（ｋ回）で、情報ビットを読出してDoutに出力し再びメ
モリアレー３に書込んだ後、同期のタイミングパルス
（ｍ回）で、第二段階で訂正されている検査ビットを読
出してDoutに出力し再びメモリアレー３に書込む（ステ
ップ141〜143）。

上記三段階の動作で、検査ビットが正しく訂正されたか
を外部にて判断することができる。また、動作を三段階
とせずに行う方法を第13図により述べる。

第13図は、ECCエネーブル信号の入力端子を２個設けた
場合の半導体メモリ構成図である。

同図において、ECCE₁は、タイミング発生回路56および
符号化回路26を前記と同様に制御する端子、ECCE₂は復
号回路16を前記と同様に制御する端子である。なお、そ
の他は第６図と同様である。

すなわち、検査ビットの復号テストは、先ず、書込みを
第11図（復号のテスト時）と同様に、CS信号，端子ECCE
₁,WE信号を共に“L"（論理“0"）にし端子ECCE₂を“H"
（論理“1"）にして、Dinからのデータ（情報および検
査ビット）をメモリアレー３に書込み、次の読出しを、
ECCE₁を論理“0",ECCE₂を論理“1"にして読出すこと
で、復号回路16が誤り訂正している状態から直接、検査
ビットを読出すことができ、検査ビットの訂正を上記二
段階でテストできる。なお、その他のテスト時と通常動
作時は、第６図の場合の実施例をECCE₁＝ECCE₂の状態で
行う。

第14図は、本発明の第四実施例を示す半導体メモリの構
成図である。同図において、73は多値（３ビット）のメ
モリアレー、67はデータ線選択回路75からの３本のI/O
線をそれぞれ復号回路の入力側および出力側，符号化回
路の出力側に接続するスイッチである。なお、入力端子
Dinと出力端子Doutの本数は３本となるが、他の各回路
の動作は基本的には第６図と同様である。

符号化回路27が３ビットそれぞれの符号化を前述と同様
の方法で行って多値メモリに書込み、復号回路17が３ビ
ットそれぞれの誤り訂正を同じく前述と同様の方法で行
って多値メモリのデータ読出すことで、前述の各種テス
トを実施する。

このように、ECCエネーブル信号，検査ビットの外部へ
の入出力を指示して、ECC用の検査ビットを蓄積するメ
モリセル自体のテスト，符号化回路のテスト，復号回路
のテストなどを各々独立させることができるので、従来
よりテスティングの信頼性を高めることができる。

〔発明の効果〕

以上説明したように、本発明によれば、メモリセル自体
と、符号化回路と、復号回路を各々独立にテストするこ
とができるので、従来の誤り訂正機能搭載型半導体メモ
リでは誤り訂正されるがために検出できなくなってしま
っていたハードウェアエラーを検出することが可能とな
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す半導体メモリの構
成図、第２図〜第５図はECCによる誤り訂正機能を有す
る回路構成図、第６図は本発明の第２の実施例を示す半
導体メモリの構成図、第７図は第６図の処理フローチヤ
ート、第８図は第６図における通常動作時のタイムチヤ
ート、第９図は第６図におけるメモリセルのテスト時の
動作タイムチヤート、第10図は第６図における符号化テ
スト時の動作タイムチヤート、第11図は第６図における
復号化テスト時の動作タイムチヤート、第12図は情報ビ
ツトの訂正テストとともに、検査ビツトも実施するとき
のタイムチヤート、第13図はECCエネーブル信号の入力
端子を２個設けた場合の半導体メモリの構成図、第14図
は本発明の第４の実施例を示す半導体メモリの構成図で
ある。 1,6,71:デコーダ部、2,72:ワード線ドライバ、3,73:メ
モリアレー、4,74:センスアンプ群、7,75:データ部選択
回路、7,77:シフトレジスタ部、10,15,16,17:復号回
路、11:シンドローム生成回路、12:誤り位置指定回路、
20,25,26,27:符号化回路、21:検査ビツト生成回路、30:
セレクタ回路、40:書込み回路、41:デコーダ回路、55,5
6,57:タイミング発生回路、65,66,67:スイツチ、ECCE:E
CCエネーブル信号の入力端子、aa:検査ビツト指定用の
入力端子、Din:データの入力端子、Dout:データの出力
端子。

───────────────────────────────────────────────────── フロントページの続き (72)発明者池永伸一東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者下東勝博東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭60−11952（ＪＰ，Ａ) 特開昭58−185097（ＪＰ，Ａ) 特開昭56−22292（ＪＰ，Ａ) 特開昭55−93598（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】情報ビットに誤り訂正符号に基づく検査ビ
ットを付加する符号化手段と、複数のワード線と、複数
のデータ線と、上記複数のワード線と上記複数のデータ
線との交点の所定の位置に設けられ、上記情報ビットを
記憶する情報ビット用メモリセルと、上記複数のワード
線と上記複数のデータ線との交点の所定の位置に設けら
れ、上記検査ビットを記憶する検査ビット用メモリセル
と、上記複数のデータ線を順次選択するデータ線選択手
段と、上記情報ビット用メモリセルおよび上記検査ビッ
ト用メモリセルから読み出された読み出しデータを訂正
する復号手段と、上記復号手段の誤り訂正動作を停止さ
せる誤り訂正動作停止手段とを有する半導体メモリにお
いて、上記データ線選択手段にタイミング信号を供給するた
め、上記誤り訂正動作停止手段からの制御信号が第１の
状態の時には上記検査ビットに対応する分のタイミング
信号を自発的に発生し、上記制御信号が上記第１の状態
と異なる第２の状態の時には上記検査ビットに対応する
分のタイミング信号を外部クロックに同期して発生する
タイミング発生手段を具備したことを特徴とする半導体
メモリ。
【請求項２】情報ビットに誤り訂正符号に基づく検査ビ
ットを付加する符号化手段と、複数のワード線と、複数
のデータ線と、上記複数のワード線と上記複数のデータ
線との交点の所定の位置に設けられ、上記情報ビットを
記憶する情報ビット用メモリセルと、上記複数のワード
線と上記複数のデータ線との交点の所定の位置に設けら
れ、上記検査ビットを記憶する検査ビット用メモリセル
と、上記複数のデータ線を順次選択するデータ線選択手
段と、上記情報ビット用メモリセルおよび上記検査ビッ
ト用メモリセルから読み出された読み出しデータを訂正
する復号手段と、上記復号手段の誤り訂正動作を停止さ
せる誤り訂正動作停止手段と、上記データ線選択手段に
タイミング信号を供給するタイミング発生手段とを有
し、上記タイミング発生手段は、上記誤り訂正動作停止
手段からの制御信号が第１の状態の時には上記検査ビッ
トに対応する分のタイミング信号を自発的に発生し、上
記制御信号が上記第１の状態と異なる第２と状態の時に
は上記検査ビットに対応する分のタイミング信号を外部
クロックに同期して発生する半導体メモリにおいて、上記復号手段の誤り訂正動作を停止させ、上記制御信号
を上記第２の状態にして、上記検査ビット用メモリセル
に上記半導体メモリの外部からのデータを書き込み、し
かる後に上記検査ビット用メモリセルに蓄えられたデー
タを読み出すことにより、上記検査ビット用メモリセル
のテストをする工程を有することを特徴とする半導体メ
モリのテスト方法。
【請求項３】情報ビットに誤り訂正符号に基づく検査ビ
ットを付加する符号化手段と、複数のワード線と、複数
のデータ線と、上記複数のワード線と上記複数のデータ
線との交点の所定の位置に設けられ、上記情報ビットを
記憶する情報ビット用メモリセルと、上記複数のワード
線と上記複数のデータ線との交点の所定の位置に設けら
れ、上記検査ビットを記憶する検査ビット用メモリセル
と、上記複数のデータ線を順次選択するデータ線選択手
段と、上記情報ビット用メモリセルおよび上記検査ビッ
ト用メモリセルから読み出された読み出しデータを訂正
する復号手段と、上記復号手段の誤り訂正動作を停止さ
せる誤り訂正動作停止手段と、上記データ線選択手段に
タイミング信号を供給するタイミング発生手段とを有
し、上記タイミング発生手段は、上記誤り訂正動作停止
手段からの制御信号が第１の状態の時には上記検査ビッ
トに対応する分のタイミング信号を自発的に発生し、上
記制御信号が上記第１の状態と異なる第２の状態の時に
は上記検査ビットに対応する分のタイミング信号を外部
クロックに同期して発生する半導体メモリにおいて、上記制御信号を上記第１の状態にして上記符号化手段に
情報ビットを入力し、しかる後に上記復号手段の誤り訂
正動作を停止させ、上記制御信号を上記第２の状態にし
て、上記検査ビット用メモリセルに蓄えられたデータを
読み出すことにより、上記符号化手段のテストをする工
程を有することを特徴とする半導体メモリのテスト方
法。
【請求項４】情報ビットに誤り訂正符号に基づく検査ビ
ットを付加する符号化手段と、複数のワード線と、複数
のデータ線と、上記複数のワード線と上記複数のデータ
線との交点の所定の位置に設けられ、上記情報ビットを
記憶する情報ビット用メモリセルと、上記複数のワード
線と上記複数のデータ線との交点の所定の位置に設けら
れ、上記検査ビットを記憶する検査ビット用メモリセル
と、上記複数のデータ線を順次選択するデータ線選択手
段と、上記情報ビット用メモリセルおよび上記検査ビッ
ト用メモリセルから読み出された読み出しデータを訂正
する復号手段と、上記復号手段の誤り訂正動作を停止さ
せる誤り訂正動作停止手段と、上記データ線選択手段に
タイミング信号を供給するタイミング発生手段とを有
し、上記タイミング発生手段は、上記誤り訂正動作停止
手段からの制御信号が第１の状態の時には上記検査ビッ
トに対応する分のタイミング信号を自発的に発生し、上
記制御信号が上記第１の状態と異なる第２の状態の時に
は上記検査ビットに対応する分のタイミング信号を外部
クロックに同期して発生する半導体メモリにおいて、上記制御信号を上記第２の状態にして上記情報ビット用
メモリセル及び上記検査ビット用メモリセルに上記半導
体メモリの外部からのデータを書き込み、しかる後に上
記復号手段の誤り訂正動作を停止させない状態で、上記
復号手段により訂正されたデータを読み出すことによ
り、上記復号手段のテストをする工程を有することを特
徴とする半導体メモリのテスト方法。