JPH06103231A - 共用メモリアクセス回路のアクセス均等化装置 - Google Patents
共用メモリアクセス回路のアクセス均等化装置Info
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- JPH06103231A JPH06103231A JP24931292A JP24931292A JPH06103231A JP H06103231 A JPH06103231 A JP H06103231A JP 24931292 A JP24931292 A JP 24931292A JP 24931292 A JP24931292 A JP 24931292A JP H06103231 A JPH06103231 A JP H06103231A
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- signal
- circuit
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- mpu
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Abstract
(57)【要約】
【目的】 磁気ディスク制御装置や半導体ディスク装置
等の如き制御記憶のような２つの制御装置間で共用され
るメモリの分散型アービトレーションを使用した排他制
御回路において、これらの共用メモリのアクセスの均等
化をはかることを目的とする。 【構成】 共用メモリにアクセス可能な少なくとも２つ
のアクセス手段を具備し、それぞれのアクセス要求に対
し調整を行う共用メモリアクセス回路において、アービ
トレーション回路１０１、１０４と、優先順位の異なる
複数のレベルの共用メモリアクセス要求信号を出力する
信号送出手段１０３、１０５と、優先順位が低く待たさ
れたことを検出するウエイト検出手段１０２、１０６を
設け、アクセス競合時に待たされたことにより前記信号
送出手段１０３、１０５の次のアクセス要求時に優先順
位の高いアクセス要求信号を出力させるように構成す
る。
等の如き制御記憶のような２つの制御装置間で共用され
るメモリの分散型アービトレーションを使用した排他制
御回路において、これらの共用メモリのアクセスの均等
化をはかることを目的とする。 【構成】 共用メモリにアクセス可能な少なくとも２つ
のアクセス手段を具備し、それぞれのアクセス要求に対
し調整を行う共用メモリアクセス回路において、アービ
トレーション回路１０１、１０４と、優先順位の異なる
複数のレベルの共用メモリアクセス要求信号を出力する
信号送出手段１０３、１０５と、優先順位が低く待たさ
れたことを検出するウエイト検出手段１０２、１０６を
設け、アクセス競合時に待たされたことにより前記信号
送出手段１０３、１０５の次のアクセス要求時に優先順
位の高いアクセス要求信号を出力させるように構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、例えば磁気ディスク制
御装置や半導体ディスク装置等の如き制御記憶等のよう
な、２つの制御装置間で共用されるメモリの分散型アー
ビトレーションを使用した排他制御回路に係り、これら
の共用メモリのアクセスの均等化をはかるものに関す
る。
御装置や半導体ディスク装置等の如き制御記憶等のよう
な、２つの制御装置間で共用されるメモリの分散型アー
ビトレーションを使用した排他制御回路に係り、これら
の共用メモリのアクセスの均等化をはかるものに関す
る。
【０００２】
【従来の技術】例えば、磁気ディスク制御装置は、図４
（Ａ）に示す如く概略構成されている。ホストＣＰＵ４
１から送出されるデータを、磁気ディスク装置Ａ・・・
Ｎのいずれかに書込むとき、磁気ディスク制御装置４
２、４３を経由して記入する。
（Ａ）に示す如く概略構成されている。ホストＣＰＵ４
１から送出されるデータを、磁気ディスク装置Ａ・・・
Ｎのいずれかに書込むとき、磁気ディスク制御装置４
２、４３を経由して記入する。
【０００３】磁気ディスク制御装置４２は、ＭＰＵ４
４、制御メモリ４５、メモリ４６、インタフェース制御
部４７等を有する。制御メモリ４５はコントロールプロ
グラムが格納され、メモリ４６は、磁気ディスク装置Ａ
・・・Ｎにデータを記入するときの制御情報やデータ等
が記入される。インタフェース制御部４７は、磁気ディ
スク制御装置４２と磁気ディスク装置Ａ・・・Ｎ間のイ
ンタフェース制御を行うものである。
４、制御メモリ４５、メモリ４６、インタフェース制御
部４７等を有する。制御メモリ４５はコントロールプロ
グラムが格納され、メモリ４６は、磁気ディスク装置Ａ
・・・Ｎにデータを記入するときの制御情報やデータ等
が記入される。インタフェース制御部４７は、磁気ディ
スク制御装置４２と磁気ディスク装置Ａ・・・Ｎ間のイ
ンタフェース制御を行うものである。
【０００４】磁気ディスク制御装置４３も磁気ディスク
制御装置４２と同様に構成されており、ＭＰＵ４８、制
御メモリ４９、メモリ５０、インタフェース制御部５１
等を具備する。
制御装置４２と同様に構成されており、ＭＰＵ４８、制
御メモリ４９、メモリ５０、インタフェース制御部５１
等を具備する。
【０００５】なお、メモリ４６、５０は、各磁気ディス
ク制御装置４２、４３のそれぞれのＭＰＵ４４、４８か
らアクセス可能に構成されており、例えばＭＰＵ４４が
メモリ４６に前記制御情報やデータ等を記入するとき、
同時にメモリ５０にも記入される。逆にＭＰＵ４８がメ
モリ５０にこれらを記入するとき、同時にメモリ４６に
も記入さる。これは、自己の磁気ディスク制御装置側の
メモリにのみこれらを記入した場合、電源瞬断等が発生
したとき、必要なデータが消えることを防止するためで
ある。
ク制御装置４２、４３のそれぞれのＭＰＵ４４、４８か
らアクセス可能に構成されており、例えばＭＰＵ４４が
メモリ４６に前記制御情報やデータ等を記入するとき、
同時にメモリ５０にも記入される。逆にＭＰＵ４８がメ
モリ５０にこれらを記入するとき、同時にメモリ４６に
も記入さる。これは、自己の磁気ディスク制御装置側の
メモリにのみこれらを記入した場合、電源瞬断等が発生
したとき、必要なデータが消えることを防止するためで
ある。
【０００６】この場合、ＭＰＵ４４と、ＭＰＵ４８にも
とづく、共用のメモリ４６、５０へのアクセスの競合を
防止するため、アービトレーションを行う必要がある。
従来の共用メモリ制御回路は、図４（Ｂ）に示す如く、
分散型アービトレーションを使用していた。
とづく、共用のメモリ４６、５０へのアクセスの競合を
防止するため、アービトレーションを行う必要がある。
従来の共用メモリ制御回路は、図４（Ｂ）に示す如く、
分散型アービトレーションを使用していた。
【０００７】図４（Ｂ）において、５５、５６はそれぞ
れアービトレーション回路であり、例えばＭＰＵ４４よ
りもＭＰＵ４８の方が優先順位が高いものとする。図４
（Ｂ）においては、前記のように、ＭＰＵ４４がメモリ
４６に対してアクセスするとき、メモリ５０に対しても
同時にアクセスする。またＭＰＵ４８がメモリ５０に対
してアクセスするとき、メモリ４６に対しても同時にア
クセスする。これらの場合、ドライバ・レシーバ５７、
５８、５９を経由してアクセスが行われる。従ってＭＰ
Ｕ４４、４８からこれら共用のメモリ４６、５０に対し
てアクセス要求が競合したとき、アービトレーション回
路５５、５６は、優先順位の高いＭＰＵ４８に使用権を
与えることになる。
れアービトレーション回路であり、例えばＭＰＵ４４よ
りもＭＰＵ４８の方が優先順位が高いものとする。図４
（Ｂ）においては、前記のように、ＭＰＵ４４がメモリ
４６に対してアクセスするとき、メモリ５０に対しても
同時にアクセスする。またＭＰＵ４８がメモリ５０に対
してアクセスするとき、メモリ４６に対しても同時にア
クセスする。これらの場合、ドライバ・レシーバ５７、
５８、５９を経由してアクセスが行われる。従ってＭＰ
Ｕ４４、４８からこれら共用のメモリ４６、５０に対し
てアクセス要求が競合したとき、アービトレーション回
路５５、５６は、優先順位の高いＭＰＵ４８に使用権を
与えることになる。
【０００８】
【発明が解決しようとする課題】従って、アクセス要求
が競合したとき、従来のものでは、優先順位の下位の方
は、常に処理時間が遅くなるという問題が存在する。従
って本発明の目的は、このようにＭＰＵからのアクセス
時間の偏りを改善して、アクセス時間の均等化をはかる
ことを目的とする。
が競合したとき、従来のものでは、優先順位の下位の方
は、常に処理時間が遅くなるという問題が存在する。従
って本発明の目的は、このようにＭＰＵからのアクセス
時間の偏りを改善して、アクセス時間の均等化をはかる
ことを目的とする。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、図１（Ａ）に示す如く、第１ＭＰＵ２
０１側にアービトレーション回路１０１、ウエイト検出
回路１０２、信号送出回路１０３を設け、また第２ＭＰ
Ｕ２０２側にアービトレーション回路１０４、ウエイト
検出回路１０６、信号送出回路１０５を設ける。
め、本発明では、図１（Ａ）に示す如く、第１ＭＰＵ２
０１側にアービトレーション回路１０１、ウエイト検出
回路１０２、信号送出回路１０３を設け、また第２ＭＰ
Ｕ２０２側にアービトレーション回路１０４、ウエイト
検出回路１０６、信号送出回路１０５を設ける。
【００１０】信号送出回路１０３、１０５はいずれもＨ
レベル信号又はＬレベル信号を選択出力する。そして両
方の信号送出回路１０３、１０５からのアクセス要求が
同時に行われてアービトレーション回路１０１、１０４
によりアービトレーションが行われ、優先順位が低く待
たされたとき、その後の共用メモリへのアクセス要求信
号を優先順位の高いＨレベル信号に変更する。また優先
順位が高く、待つことなしにアクセス出来た場合、共用
メモリへのアクセス要求信号の優先順位を元の低いＬレ
ベル信号に戻す。したがってＨレベル信号とＬレベル信
号のアクセス要求が競合したときＨレベル信号の方が優
先順位が高いが、Ｈレベル信号のアクセス要求が競合し
たとき、あらかじめ設定された順位に従う。
レベル信号又はＬレベル信号を選択出力する。そして両
方の信号送出回路１０３、１０５からのアクセス要求が
同時に行われてアービトレーション回路１０１、１０４
によりアービトレーションが行われ、優先順位が低く待
たされたとき、その後の共用メモリへのアクセス要求信
号を優先順位の高いＨレベル信号に変更する。また優先
順位が高く、待つことなしにアクセス出来た場合、共用
メモリへのアクセス要求信号の優先順位を元の低いＬレ
ベル信号に戻す。したがってＨレベル信号とＬレベル信
号のアクセス要求が競合したときＨレベル信号の方が優
先順位が高いが、Ｈレベル信号のアクセス要求が競合し
たとき、あらかじめ設定された順位に従う。
【００１１】
【作用】図１（Ａ）において第２ＭＰＵ２０２側を優先
順位を高いものと設定したときの動作を説明する。
順位を高いものと設定したときの動作を説明する。
【００１２】図１（Ｂ）の時刻Ｔ1 において、第１ＭＰ
Ｕ２０１と第２ＭＰＵ２０２が同時に共用のメモリへの
アクセス要求したとき、信号送出回路１０３、１０５
は、それぞれ最初のアクセス要求であるので、いずれも
Ｌレベル信号を出力する。このとき、第２ＭＰＵ２０２
側の優先順位が高いので、アービトレーション回路１０
１、１０４は第２ＭＰＵ２０２からのクリエスト要求信
号ＲＱ０に使用権を与える。
Ｕ２０１と第２ＭＰＵ２０２が同時に共用のメモリへの
アクセス要求したとき、信号送出回路１０３、１０５
は、それぞれ最初のアクセス要求であるので、いずれも
Ｌレベル信号を出力する。このとき、第２ＭＰＵ２０２
側の優先順位が高いので、アービトレーション回路１０
１、１０４は第２ＭＰＵ２０２からのクリエスト要求信
号ＲＱ０に使用権を与える。
【００１３】このとき、アービトレーション回路１０１
は待ち信号１５６「１」を出力するのでウエイト検出回
路１０２は切替指示信号１６１「１」を信号送出回路１
０３に送り、これにより信号送出回路１０３はＲＱ１を
落とし、次のリクエストをＨレベル信号で出力する準備
を行う。一方アービトレーション回路１０４は待ち信号
１５７「０」を出力するのでウエイト検出回路１０６は
切替指示信号１６２「０」を信号送出回路１０５に送
る。これにより信号送出回路１０５はリクエスト要求信
号ＲＱ０を続ける。
は待ち信号１５６「１」を出力するのでウエイト検出回
路１０２は切替指示信号１６１「１」を信号送出回路１
０３に送り、これにより信号送出回路１０３はＲＱ１を
落とし、次のリクエストをＨレベル信号で出力する準備
を行う。一方アービトレーション回路１０４は待ち信号
１５７「０」を出力するのでウエイト検出回路１０６は
切替指示信号１６２「０」を信号送出回路１０５に送
る。これにより信号送出回路１０５はリクエスト要求信
号ＲＱ０を続ける。
【００１４】図１（Ｂ）の時刻Ｔ2 において、第１ＭＰ
Ｕ２０１と第２ＭＰＵ２０２が同時に共用メモリへのア
クセス要求をしたとき、今度は信号送出回路１０３はＨ
レベルのアクセス要求信号を出力するが、信号送出回路
１０５はＬレベルのアクセス要求信号を出力するので、
アービトレーション回路１０１、１０４は第１ＭＰＵ２
０１からのリクエスト要求信号ＲＱ１に使用権を与え
る。
Ｕ２０１と第２ＭＰＵ２０２が同時に共用メモリへのア
クセス要求をしたとき、今度は信号送出回路１０３はＨ
レベルのアクセス要求信号を出力するが、信号送出回路
１０５はＬレベルのアクセス要求信号を出力するので、
アービトレーション回路１０１、１０４は第１ＭＰＵ２
０１からのリクエスト要求信号ＲＱ１に使用権を与え
る。
【００１５】このとき、アービトレーション回路１０４
は待ち信号１５７「１」を出力するので、ウエイト検出
回路１０２は切替指示信号１６２「１」を信号送出回路
１０５に送り、今度はこれにより信号送出回路１０５は
ＲＱ２を落とし、次のリクエストをＨレベル信号で出力
する準備を行う。一方アービトレーション回路１０１は
待ち信号１５６「０」を出力するので、ウエイト検出回
路１０２は切替指示信号１６１「０」を信号送出回路１
０３に送る。これにより信号送出回路１０３はリクエス
ト要求信号ＲＱ１を続ける。
は待ち信号１５７「１」を出力するので、ウエイト検出
回路１０２は切替指示信号１６２「１」を信号送出回路
１０５に送り、今度はこれにより信号送出回路１０５は
ＲＱ２を落とし、次のリクエストをＨレベル信号で出力
する準備を行う。一方アービトレーション回路１０１は
待ち信号１５６「０」を出力するので、ウエイト検出回
路１０２は切替指示信号１６１「０」を信号送出回路１
０３に送る。これにより信号送出回路１０３はリクエス
ト要求信号ＲＱ１を続ける。
【００１６】次に図１（Ｂ）の時刻Ｔ3 において、第１
ＭＰＵ２０１と第２ＭＰＵ２０２が再び同時に共用メモ
リへのアクセス要求をしたとき、信号送出回路１０５は
今度はＨレベルのアクセス要求を出力するが、信号送出
回路１０３はＬレベルのアクセス要求信号を出力するの
で、アービトレーション回路１０１、１０４は第２ＭＰ
Ｕ２０２からのリクエスト要求ＲＱ２に使用権を与え
る。
ＭＰＵ２０１と第２ＭＰＵ２０２が再び同時に共用メモ
リへのアクセス要求をしたとき、信号送出回路１０５は
今度はＨレベルのアクセス要求を出力するが、信号送出
回路１０３はＬレベルのアクセス要求信号を出力するの
で、アービトレーション回路１０１、１０４は第２ＭＰ
Ｕ２０２からのリクエスト要求ＲＱ２に使用権を与え
る。
【００１７】このとき、時刻Ｔ1 と同様にアービトレー
ション回路１０１は待ち信号１５６「１」を出力するの
で、ウエイト検出回路１０２は切替指示信号１６１
「１」を信号送出回路１０３に送り、これにより信号送
出回路１０３はＲＱ３を落とし、次のリクエストをＨレ
ベル信号で出力する準備を行う。一方、アービトレーシ
ョン回路１０４は待ち信号１５７「０」を出力するの
で、ウエイト検出回路１０６は切替指示信号１６２
「０」を信号送出回路１０５に送る。これにより信号送
出回路１０５はリクエスト要求信号ＲＱ２を続ける。
ション回路１０１は待ち信号１５６「１」を出力するの
で、ウエイト検出回路１０２は切替指示信号１６１
「１」を信号送出回路１０３に送り、これにより信号送
出回路１０３はＲＱ３を落とし、次のリクエストをＨレ
ベル信号で出力する準備を行う。一方、アービトレーシ
ョン回路１０４は待ち信号１５７「０」を出力するの
で、ウエイト検出回路１０６は切替指示信号１６２
「０」を信号送出回路１０５に送る。これにより信号送
出回路１０５はリクエスト要求信号ＲＱ２を続ける。
【００１８】そして図１（Ｂ）の時刻Ｔ4 において、第
１ＭＰＵ２０１と第２ＭＰＵ２０２が再び同時に共用メ
モリへのアクセス要求をしたとき、今度は信号送出回路
１０３はＨレベルのアクセス要求信号を出力するが、信
号送出回路１０５はＬレベルのアクセス要求信号を出力
するので、アービトレーション回路１０１、１０４は第
１ＭＰＵ２０１からのリクエスト要求ＲＱ３に使用権を
与える。
１ＭＰＵ２０１と第２ＭＰＵ２０２が再び同時に共用メ
モリへのアクセス要求をしたとき、今度は信号送出回路
１０３はＨレベルのアクセス要求信号を出力するが、信
号送出回路１０５はＬレベルのアクセス要求信号を出力
するので、アービトレーション回路１０１、１０４は第
１ＭＰＵ２０１からのリクエスト要求ＲＱ３に使用権を
与える。
【００１９】このとき、アービトレーション回路１０４
は待ち信号１５７「１」を出力し、アービトレーション
回路１０１は待ち信号１５６「０」を出力するので、前
記時刻Ｔ2 と同様の制御が行われる。このようなことが
繰り返され、第１ＭＰＵ２０１及び第２ＭＰＵ２０２が
交互に待たされることになり、共用メモリへのアクセス
時間が均等化される。なお、図１（Ｂ）において、丸印
の付記されたリクエスト要求に対し使用権が与えられ
る。
は待ち信号１５７「１」を出力し、アービトレーション
回路１０１は待ち信号１５６「０」を出力するので、前
記時刻Ｔ2 と同様の制御が行われる。このようなことが
繰り返され、第１ＭＰＵ２０１及び第２ＭＰＵ２０２が
交互に待たされることになり、共用メモリへのアクセス
時間が均等化される。なお、図１（Ｂ）において、丸印
の付記されたリクエスト要求に対し使用権が与えられ
る。
【００２０】
【実施例】本発明の一実施例を図２、図３にもとづき説
明する。図２は本発明の一実施例構成図であり、図３は
その動作状態を示すタイムチャートである。
明する。図２は本発明の一実施例構成図であり、図３は
その動作状態を示すタイムチャートである。
【００２１】図２において図１と同記号は同一部を示
す。２０３はバス切替回路、２０４は共用メモリ、２０
５はバス切替回路、２０６は共用メモリである。バス切
替回路２０３は共用メモリ２０４に対するアクセス先を
第１ＭＰＵ２０１又は第２ＭＰＵ２０２のいずれかに切
替えるものである。共用メモリ２０４は第１ＭＰＵ２０
１側の共用メモリであって第１ＭＰＵ２０１又は第２Ｍ
ＰＵ２０２のいずれかよりアクセスされるものである。
す。２０３はバス切替回路、２０４は共用メモリ、２０
５はバス切替回路、２０６は共用メモリである。バス切
替回路２０３は共用メモリ２０４に対するアクセス先を
第１ＭＰＵ２０１又は第２ＭＰＵ２０２のいずれかに切
替えるものである。共用メモリ２０４は第１ＭＰＵ２０
１側の共用メモリであって第１ＭＰＵ２０１又は第２Ｍ
ＰＵ２０２のいずれかよりアクセスされるものである。
【００２２】バス切替回路２０５は共用メモリ２０６に
対するアクセス先を第１ＭＰＵ２０１又は第２ＭＰＵ２
０２のいずれかに切替えるものである。共用メモリ２０
６は第２ＭＰＵ２０２側の共用メモリであり第１ＭＰＵ
２０１又は第２ＭＰＵ２０２のいずれかよりアクセスさ
れるものである。
対するアクセス先を第１ＭＰＵ２０１又は第２ＭＰＵ２
０２のいずれかに切替えるものである。共用メモリ２０
６は第２ＭＰＵ２０２側の共用メモリであり第１ＭＰＵ
２０１又は第２ＭＰＵ２０２のいずれかよりアクセスさ
れるものである。
【００２３】なお、これら共用メモリ２０４、２０６
は、それぞれ図４におけるメモリ４６、５０に対応する
ものである。図３における時刻Ｔ0 に第１ＭＰＵ２０１
から共用メモリ２０４、２０６に対してライト要求があ
ると、図２における信号送出回路１０３からＬレベルの
アクセス要求信号が出力されるが信号送出回路１０５か
ら何も出力されないので、信号１５４のみ「１」で１５
１〜１５３は「０」となり、信号１５１〜１５４でみる
と「０００１」がアービトレーション回路１０１、１０
４に入力される。これがアービトレーション回路でデコ
ードされてアービトレーション回路１０１は、競合信号
１５５「０」、待ち信号１５６「０」をウエイト検出回
路１０２に出力する。
は、それぞれ図４におけるメモリ４６、５０に対応する
ものである。図３における時刻Ｔ0 に第１ＭＰＵ２０１
から共用メモリ２０４、２０６に対してライト要求があ
ると、図２における信号送出回路１０３からＬレベルの
アクセス要求信号が出力されるが信号送出回路１０５か
ら何も出力されないので、信号１５４のみ「１」で１５
１〜１５３は「０」となり、信号１５１〜１５４でみる
と「０００１」がアービトレーション回路１０１、１０
４に入力される。これがアービトレーション回路でデコ
ードされてアービトレーション回路１０１は、競合信号
１５５「０」、待ち信号１５６「０」をウエイト検出回
路１０２に出力する。
【００２４】これによりウエイト検出回路１０２は停止
信号１５９「０」、切替指示信号１６１「０」を出力す
る。またアービトレーション回路１０１はバス切替回路
２０３に対して共用メモリ２０４のアドレスバス及びデ
ータバスを第１ＭＰＵ２０１に接続するように切替制御
を行う。
信号１５９「０」、切替指示信号１６１「０」を出力す
る。またアービトレーション回路１０１はバス切替回路
２０３に対して共用メモリ２０４のアドレスバス及びデ
ータバスを第１ＭＰＵ２０１に接続するように切替制御
を行う。
【００２５】同様にアービトレーション回路１０４は、
この「０００１」をデコードして待ち信号１５７
「０」、競合信号１５８「０」をウエイト検出回路１０
６に出力し、またバス切替回路２０５に対して共用メモ
リ２０６のアドレスバス及びデータバスを第１ＭＰＵ２
０１に接続するように切替制御を行う。またこれに応じ
てウエイト検出回路１０６は停止信号１６０「０」、切
替指示信号１６２「０」を出力する。
この「０００１」をデコードして待ち信号１５７
「０」、競合信号１５８「０」をウエイト検出回路１０
６に出力し、またバス切替回路２０５に対して共用メモ
リ２０６のアドレスバス及びデータバスを第１ＭＰＵ２
０１に接続するように切替制御を行う。またこれに応じ
てウエイト検出回路１０６は停止信号１６０「０」、切
替指示信号１６２「０」を出力する。
【００２６】次に、図３における時刻Ｔ1 に第１ＭＰＵ
２０１と第２ＭＰＵ２０２が同時に共用メモリ２０４、
２０６へのアクセス要求をしたとき、信号送出回路１０
３、信号送出回路１０５はいずれもＬレベル信号を出力
する。これにより信号１５４と１５３がそれぞれ「１」
で信号１５１、１５２は「０」となり、信号１５１〜１
５４でみると「００１１」がアービトレーション回路１
０１、１０４に入力される。
２０１と第２ＭＰＵ２０２が同時に共用メモリ２０４、
２０６へのアクセス要求をしたとき、信号送出回路１０
３、信号送出回路１０５はいずれもＬレベル信号を出力
する。これにより信号１５４と１５３がそれぞれ「１」
で信号１５１、１５２は「０」となり、信号１５１〜１
５４でみると「００１１」がアービトレーション回路１
０１、１０４に入力される。
【００２７】アービトレーション回路１０１はこれをデ
コードして、第２ＭＰＵ２０２側に優先順位があること
を認識し、共用メモリ２０４に対するバス切替回路２０
３を第２ＭＰＵ２０２側に切替制御させ、また競合信号
１５５「１」、待ち信号１５６「１」をウエイト検出回
路１０２に出力する。これによりウエイト検出回路１０
２は、停止信号１５９「１」、切替信号１６１「１」を
信号送出回路１０３に出力し、次に前記第１ＭＰＵ２０
１からのアクセス要求が行われたときＨレベル信号を出
力するように準備する。
コードして、第２ＭＰＵ２０２側に優先順位があること
を認識し、共用メモリ２０４に対するバス切替回路２０
３を第２ＭＰＵ２０２側に切替制御させ、また競合信号
１５５「１」、待ち信号１５６「１」をウエイト検出回
路１０２に出力する。これによりウエイト検出回路１０
２は、停止信号１５９「１」、切替信号１６１「１」を
信号送出回路１０３に出力し、次に前記第１ＭＰＵ２０
１からのアクセス要求が行われたときＨレベル信号を出
力するように準備する。
【００２８】またアービトレーション回路１０４は前記
「００１１」をデコードして、同じく第２ＭＰＵ２０２
側に優先順位があることを認識し、共用メモリ２０６に
対するバス切替回路２０５を第２ＭＰＵ２０２側に切替
制御させ、競合信号１５８「１」、待ち信号１５７
「０」をウエイト検出回路１０６に出力する。これによ
りウエイト検出回路１０６は、停止信号１６０「０」、
切替信号１６２「０」を信号送出回路１０５に出力す
る。
「００１１」をデコードして、同じく第２ＭＰＵ２０２
側に優先順位があることを認識し、共用メモリ２０６に
対するバス切替回路２０５を第２ＭＰＵ２０２側に切替
制御させ、競合信号１５８「１」、待ち信号１５７
「０」をウエイト検出回路１０６に出力する。これによ
りウエイト検出回路１０６は、停止信号１６０「０」、
切替信号１６２「０」を信号送出回路１０５に出力す
る。
【００２９】それから図３における時刻Ｔ2 に、再び第
１ＭＰＵ２０１と第２ＭＰＵ２０２が同時に共用メモリ
２０４、２０６へのアクセス要求したとき、今度は信号
送出回路１０３はＨレベル信号を出力し信号送出回路１
０５はＬレベル信号を出力する。これにより信号１５２
と１５３が「１」となり、信号１５１〜１５４でみると
「０１１０」がアービトレーション回路１０１、１０４
に入力される。
１ＭＰＵ２０１と第２ＭＰＵ２０２が同時に共用メモリ
２０４、２０６へのアクセス要求したとき、今度は信号
送出回路１０３はＨレベル信号を出力し信号送出回路１
０５はＬレベル信号を出力する。これにより信号１５２
と１５３が「１」となり、信号１５１〜１５４でみると
「０１１０」がアービトレーション回路１０１、１０４
に入力される。
【００３０】アービトレーション回路１０１はこれをデ
コードして、第１ＭＰＵ２０１側に優先順位があること
を認識し、共用メモリ２０４に対するバス切替回路２０
３を第１ＭＰＵ２０１側に切替制御させ、また競合信号
１５５「１」、待ち信号１５６「０」をウエイト検出回
路１０２に出力する。これによりウエイト検出回路１０
２は停止信号１５９「０」、切替信号１６１「０」を信
号送出回路１０３に送出し、次に第１ＭＰＵ２０２から
のアクセス要求が行われたときＬレベル信号を出力する
ように準備する。
コードして、第１ＭＰＵ２０１側に優先順位があること
を認識し、共用メモリ２０４に対するバス切替回路２０
３を第１ＭＰＵ２０１側に切替制御させ、また競合信号
１５５「１」、待ち信号１５６「０」をウエイト検出回
路１０２に出力する。これによりウエイト検出回路１０
２は停止信号１５９「０」、切替信号１６１「０」を信
号送出回路１０３に送出し、次に第１ＭＰＵ２０２から
のアクセス要求が行われたときＬレベル信号を出力する
ように準備する。
【００３１】またアービトレーション回路１０４は前記
「０１１０」をデコードして、第１ＭＰＵ２０１側に優
先順位があることを認識し、共用メモリ２０６に対する
バス切替回路２０５を第１ＭＰＵ２０１側に切替制御さ
せ、競合信号１５８「１」、待ち信号１５７「１」をウ
エイト検出回路１０６に出力する。これによりウエイト
検出回路１０６は、停止信号１６０「１」、切替信号１
６２「１」を信号送出回路１０５に出力する。これによ
りウエイト検出回路１０６は、停止信号「１」、切替信
号１６２「１」を信号送出回路１０５に出力し、次に第
２ＭＰＵ２０２からのアクセス要求が行われたときＨレ
ベル信号を出力するように準備する。
「０１１０」をデコードして、第１ＭＰＵ２０１側に優
先順位があることを認識し、共用メモリ２０６に対する
バス切替回路２０５を第１ＭＰＵ２０１側に切替制御さ
せ、競合信号１５８「１」、待ち信号１５７「１」をウ
エイト検出回路１０６に出力する。これによりウエイト
検出回路１０６は、停止信号１６０「１」、切替信号１
６２「１」を信号送出回路１０５に出力する。これによ
りウエイト検出回路１０６は、停止信号「１」、切替信
号１６２「１」を信号送出回路１０５に出力し、次に第
２ＭＰＵ２０２からのアクセス要求が行われたときＨレ
ベル信号を出力するように準備する。
【００３２】さらに図３における時刻Ｔ3 に、第１ＭＰ
Ｕ２０１と第２ＭＰＵ２０２が同時に共用メモリ２０
４、２０６へのアクセス要求したとき、今度は信号送出
回路１０３はＬレベル信号を出力し、信号送出回路１０
５はＨレベル信号を出力する。これにより信号１５１〜
１５４でみると「１００１」がアービトレーション回路
１０１、１０４に入力される。
Ｕ２０１と第２ＭＰＵ２０２が同時に共用メモリ２０
４、２０６へのアクセス要求したとき、今度は信号送出
回路１０３はＬレベル信号を出力し、信号送出回路１０
５はＨレベル信号を出力する。これにより信号１５１〜
１５４でみると「１００１」がアービトレーション回路
１０１、１０４に入力される。
【００３３】アービトレーション回路１０１はこれをデ
コードして、第２ＭＰＵ２０２側に優先順位があること
を認識し、共用メモリ２０４に対するバス切替回路２０
３を第２ＭＰＵ２０２側に切替制御させ、前記時刻Ｔ1
と同様な制御が行われる。
コードして、第２ＭＰＵ２０２側に優先順位があること
を認識し、共用メモリ２０４に対するバス切替回路２０
３を第２ＭＰＵ２０２側に切替制御させ、前記時刻Ｔ1
と同様な制御が行われる。
【００３４】またアービトレーション回路１０４はこの
「１００１」をデコードして、第２ＭＰＵ２０２側に優
先順位があることを認識し、共用メモリ２０６に対する
バス切替回路２０５を第２ＭＰＵ２０２側に切替制御さ
せ、これまた前記Ｔ1 と同様な制御が行われる。
「１００１」をデコードして、第２ＭＰＵ２０２側に優
先順位があることを認識し、共用メモリ２０６に対する
バス切替回路２０５を第２ＭＰＵ２０２側に切替制御さ
せ、これまた前記Ｔ1 と同様な制御が行われる。
【００３５】このようにして共用メモリに対するアクセ
スが競合したとき、交互にアクセスできるように制御さ
れるのでアクセスが均等化されることになる。
スが競合したとき、交互にアクセスできるように制御さ
れるのでアクセスが均等化されることになる。
【００３６】
【発明の効果】本発明によれば、一応アクセス優先順位
が定められていても、競合時のアクセス優先権を交互に
分散するので、均等にアクセスすることが可能となり、
特定のＭＰＵからのアクセス時間の偏りを改善すること
ができる。
が定められていても、競合時のアクセス優先権を交互に
分散するので、均等にアクセスすることが可能となり、
特定のＭＰＵからのアクセス時間の偏りを改善すること
ができる。
【図１】本発明の原理図である。
【図２】本発明の一実施例構成図である。
【図３】本発明の動作説明図である。
【図４】従来例説明図である。
１０１ アービトレーション回路 １０２ ウエイト検出回路 １０３ 信号送出回路 １０４ アービトレーション回路 １０５ 信号送出回路 １０６ ウエイト検出回路 ２０１ 第１ＭＰＵ ２０２ 第２ＭＰＵ
Claims (1)
- 【請求項１】 共用メモリにアクセス可能な少なくとも
２つのアクセス手段を具備し、それぞれのアクセス要求
に対し調整を行う共用メモリアクセス回路において、 アービトレーション回路（１０１）、（１０４）と、 優先順位の異なる複数のレベルの共用メモリアクセス要
求信号を出力する信号送出手段（１０３）、（１０５）
と、 優先順位が低く待たされたことを検出するウエイト検出
手段（１０２）、（１０６）を設け、 アクセス競合時に待たされたことにより前記信号送出手
段（１０３）、（１０５）の次のアクセス要求時に優先
順位の高いアクセス要求信号を出力させるように構成し
たことを特徴とする共用メモリアクセス回路のアクセス
均等化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24931292A JPH06103231A (ja) | 1992-09-18 | 1992-09-18 | 共用メモリアクセス回路のアクセス均等化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24931292A JPH06103231A (ja) | 1992-09-18 | 1992-09-18 | 共用メモリアクセス回路のアクセス均等化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103231A true JPH06103231A (ja) | 1994-04-15 |
Family
ID=17191124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24931292A Pending JPH06103231A (ja) | 1992-09-18 | 1992-09-18 | 共用メモリアクセス回路のアクセス均等化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103231A (ja) |
-
1992
- 1992-09-18 JP JP24931292A patent/JPH06103231A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000718 |