JPH06103301A - ８ｘ８離散コサイン変換回路および８ｘ８離散コサイン逆変換回路 - Google Patents
８ｘ８離散コサイン変換回路および８ｘ８離散コサイン逆変換回路Info
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- JPH06103301A JPH06103301A JP4273738A JP27373892A JPH06103301A JP H06103301 A JPH06103301 A JP H06103301A JP 4273738 A JP4273738 A JP 4273738A JP 27373892 A JP27373892 A JP 27373892A JP H06103301 A JPH06103301 A JP H06103301A
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Abstract
(57)【要約】
【目的】 乗算回数が少なく、計算精度が低下しない８
ｘ８離散コサイン変換回路（８ｘ８ＤＣＴ回路）を提供
する。 【構成】 ８ｘ８ＤＣＴは、変換行列を因子分解した式
として、原入力データ〔Ｘ〕と出力行列データ〔Ｃ〕と
の間が、〔Ｃ〕＝１／２・〔Ｒ〕〔Ｑ〕〔Ｘ〕で定義で
きる。行列〔Ｑ〕は０，１，−１を含む定数行列であ
り、行列〔Ｒ〕は８ｘ８ＤＣＴで規定される無理数を含
む行列である。定数行列〔Ｑ〕の演算は加減算で実現で
き、行列〔Ｒ〕の演算のみ乗算を行う。加減算回路２は
〔Ｘ〕と〔Ｑ〕との演算を行い、乗加算回路４は加減算
回路２の演算結果と〔Ｒ〕との演算を行う。また、８ｘ
８ＩＤＣＴについては、８ｘ８ＤＣＴの場合と逆の演算
を行う。
ｘ８離散コサイン変換回路（８ｘ８ＤＣＴ回路）を提供
する。 【構成】 ８ｘ８ＤＣＴは、変換行列を因子分解した式
として、原入力データ〔Ｘ〕と出力行列データ〔Ｃ〕と
の間が、〔Ｃ〕＝１／２・〔Ｒ〕〔Ｑ〕〔Ｘ〕で定義で
きる。行列〔Ｑ〕は０，１，−１を含む定数行列であ
り、行列〔Ｒ〕は８ｘ８ＤＣＴで規定される無理数を含
む行列である。定数行列〔Ｑ〕の演算は加減算で実現で
き、行列〔Ｒ〕の演算のみ乗算を行う。加減算回路２は
〔Ｘ〕と〔Ｑ〕との演算を行い、乗加算回路４は加減算
回路２の演算結果と〔Ｒ〕との演算を行う。また、８ｘ
８ＩＤＣＴについては、８ｘ８ＤＣＴの場合と逆の演算
を行う。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル画像処理等に
用いられる離散コサイン変換（Discrete Cosine Tranfo
rm :DCT)回路および離散コサイン逆変換(Inverse DCT:I
DCT)回路に関する。
用いられる離散コサイン変換（Discrete Cosine Tranfo
rm :DCT)回路および離散コサイン逆変換(Inverse DCT:I
DCT)回路に関する。
【０００２】
【従来の技術】離散コサイン変換および離散コサイン逆
変換は直交変換の１つとして、実空間から周波数空間へ
の変換およびその逆変換を行うものであり、たとえば、
画像信号処理等に使用される。離散コサイン変換および
離散コサイン逆変換の１つである８ｘ８離散コサイン変
換およびその逆変換である８ｘ８離散コサイン変換は、
下記の式５および式６で表現できる。
変換は直交変換の１つとして、実空間から周波数空間へ
の変換およびその逆変換を行うものであり、たとえば、
画像信号処理等に使用される。離散コサイン変換および
離散コサイン逆変換の１つである８ｘ８離散コサイン変
換およびその逆変換である８ｘ８離散コサイン変換は、
下記の式５および式６で表現できる。
【数５】
【数６】
【０００３】ここで、行列〔Ｘ〕は８行ｘ８列の実空間
における原データであり、行列〔Ｃ〕は８行ｘ８列の周
波数空間における行列データである。行列〔Ｐ〕は変換
のための８行ｘ８列の定数行列であり、〔Ｐt 〕は行列
〔Ｐ〕の転置行列を示す。以下、右肩上の添字ｔは転置
行列を示す。
における原データであり、行列〔Ｃ〕は８行ｘ８列の周
波数空間における行列データである。行列〔Ｐ〕は変換
のための８行ｘ８列の定数行列であり、〔Ｐt 〕は行列
〔Ｐ〕の転置行列を示す。以下、右肩上の添字ｔは転置
行列を示す。
【０００４】行列〔Ｐ〕は式７で定義される。
【数７】 行列〔Ｐ〕内の各係数（因子）Ａ，Ｂ，Ｃ，Ｄ，Ｅ，
Ｆ，Ｇは式８で定義される。
Ｆ，Ｇは式８で定義される。
【数８】
【０００５】上述した式で表される８ｘ８ＤＣＴの演算
処理は、周波数空間における行列データ〔Ｃ〕の各成分
をそれぞれ８回の乗算を行って求めるとすると、〔Ｃ〕
の全成分（６４個）を求めるのに８回×６４個＝５１２
回の乗算が必要である。また、８ｘ８ＩＤＣＴの演算処
理についても同様に実空間における原データ〔Ｘ〕の各
成分をそれぞれ８回の乗算を行うことで求めるとする
と、〔Ｘ〕の全成分（６４個）を求めるのに８回×６４
個＝５１２回の乗算が必要である。
処理は、周波数空間における行列データ〔Ｃ〕の各成分
をそれぞれ８回の乗算を行って求めるとすると、〔Ｃ〕
の全成分（６４個）を求めるのに８回×６４個＝５１２
回の乗算が必要である。また、８ｘ８ＩＤＣＴの演算処
理についても同様に実空間における原データ〔Ｘ〕の各
成分をそれぞれ８回の乗算を行うことで求めるとする
と、〔Ｘ〕の全成分（６４個）を求めるのに８回×６４
個＝５１２回の乗算が必要である。
【０００６】この８ｘ８ＤＣＴおよび８ｘ８ＩＤＣＴの
演算処理における乗算回数を低減して８ｘ８ＤＣＴおよ
び８ｘ８ＩＤＣＴの計算を高速に実施する回路が提案さ
れている。たとえば、IEEE JOURNAL OF SOLID-STATE CI
RCUITS.VOL.27.N0.4 APRIL 1992の４９２〜４９８ペー
ジに示されている８ｘ８ＤＣＴ回路および８ｘ８ＩＤＣ
Ｔ回路では、８個の入力に対して前処理（加減算）を行
った後に、４次の内積演算器を８個用いて８個の出力を
求め、これを８回繰り返して６４個の出力を求める。
演算処理における乗算回数を低減して８ｘ８ＤＣＴおよ
び８ｘ８ＩＤＣＴの計算を高速に実施する回路が提案さ
れている。たとえば、IEEE JOURNAL OF SOLID-STATE CI
RCUITS.VOL.27.N0.4 APRIL 1992の４９２〜４９８ペー
ジに示されている８ｘ８ＤＣＴ回路および８ｘ８ＩＤＣ
Ｔ回路では、８個の入力に対して前処理（加減算）を行
った後に、４次の内積演算器を８個用いて８個の出力を
求め、これを８回繰り返して６４個の出力を求める。
【０００７】たとえば、式５の行列〔Ｃ〕の一要素ｃ0
についてみると、ｃ0 を求める式は下記式９のようにな
る。ここで、ｘ0 〜ｘ7 は、行列〔Ｘ〕の要素である。
についてみると、ｃ0 を求める式は下記式９のようにな
る。ここで、ｘ0 〜ｘ7 は、行列〔Ｘ〕の要素である。
【数９】 式９では、ｃ0 を、Ａと（ｘ0 ＋ｘ7 ）、Ａと（ｘ1 ＋
ｘ6 ）、Ａと（ｘ2 ＋ｘ5 ）、およびＡと（ｘ3 ＋
ｘ4 ）の４回の乗算を行うことで求めている。そのた
め、〔Ｃ〕の全要素（６４個）を求めるのみ必要な乗算
回数は４回×６４個＝２５６回となる。
ｘ6 ）、Ａと（ｘ2 ＋ｘ5 ）、およびＡと（ｘ3 ＋
ｘ4 ）の４回の乗算を行うことで求めている。そのた
め、〔Ｃ〕の全要素（６４個）を求めるのみ必要な乗算
回数は４回×６４個＝２５６回となる。
【０００８】
【発明が解決しようとする課題】しかし、上述した従来
の８ｘ８ＤＣＴ回路および８ｘ８ＩＤＣＴでは、乗算回
数が低減されたものの乗算を２５６回も行わなければな
らず、演算時間がかかるという問題点がある。また、こ
のように多くの乗算を行うと、加算回路または減算回路
に比較して複雑な回路構成となる乗算回路の数が多くな
り、８ｘ８離散コサイン変換回路および８ｘ８離散コサ
イン逆変換回路の回路構成自体が非常に複雑になるとい
う問題点がある。さらに、無理数を含む演算を多数回行
うと、無理数の近似のために生ずる誤差が累積し、計算
結果の精度が劣化するという問題点がある。
の８ｘ８ＤＣＴ回路および８ｘ８ＩＤＣＴでは、乗算回
数が低減されたものの乗算を２５６回も行わなければな
らず、演算時間がかかるという問題点がある。また、こ
のように多くの乗算を行うと、加算回路または減算回路
に比較して複雑な回路構成となる乗算回路の数が多くな
り、８ｘ８離散コサイン変換回路および８ｘ８離散コサ
イン逆変換回路の回路構成自体が非常に複雑になるとい
う問題点がある。さらに、無理数を含む演算を多数回行
うと、無理数の近似のために生ずる誤差が累積し、計算
結果の精度が劣化するという問題点がある。
【０００９】本発明は上述した問題を解決し、乗算回数
をさらに低減して回路構成を簡単にし、回路規模が縮小
され、精度の高い計算結果を得ることができる８ｘ８離
散コサイン変換回路、および、その逆変換回路としての
８ｘ８離散コサイン逆変換回路を提供することを目的と
する。
をさらに低減して回路構成を簡単にし、回路規模が縮小
され、精度の高い計算結果を得ることができる８ｘ８離
散コサイン変換回路、および、その逆変換回路としての
８ｘ８離散コサイン逆変換回路を提供することを目的と
する。
【００１０】
【課題を解決するための手段】上記問題を解決して、上
述した目的を達成するために本発明の離散コサイン変換
回路および離散コサイン逆変換回路は、離散コサイン変
換の基本式および離散コサイン逆変換の基本式を、その
演算結果を換えない範囲で可能な限り簡単な定数行列に
因子分解して演算式を修正し、その修正された演算式に
基づいて極力乗算回数が少なく、簡単な演算処理ですむ
回路構成とする。
述した目的を達成するために本発明の離散コサイン変換
回路および離散コサイン逆変換回路は、離散コサイン変
換の基本式および離散コサイン逆変換の基本式を、その
演算結果を換えない範囲で可能な限り簡単な定数行列に
因子分解して演算式を修正し、その修正された演算式に
基づいて極力乗算回数が少なく、簡単な演算処理ですむ
回路構成とする。
【００１１】たとえば、上述した８ｘ８離散コサイン変
換回路の式５のｃ0 を求める式９は、以下の式１０のよ
うに変形することができる。
換回路の式５のｃ0 を求める式９は、以下の式１０のよ
うに変形することができる。
【数１０】 式１０からわかるように、ｃ0 は、（ｘ0 ＋ｘ1 ＋ｘ2
＋ｘ3 ＋ｘ4 ＋ｘ5 ＋ｘ6 ＋ｘ7 ）の加算結果に対して
Ａとの乗算を行えば理論的には１回の乗算でｃO を求め
ることが可能であるが、このような計算方法では、ｃ0
〜ｃ7 を計算するのに８つの乗算器を用いる必要があ
り、回路規模が大きくなってしまう。
＋ｘ3 ＋ｘ4 ＋ｘ5 ＋ｘ6 ＋ｘ7 ）の加算結果に対して
Ａとの乗算を行えば理論的には１回の乗算でｃO を求め
ることが可能であるが、このような計算方法では、ｃ0
〜ｃ7 を計算するのに８つの乗算器を用いる必要があ
り、回路規模が大きくなってしまう。
【００１２】そこで、さらに乗算回数が少なく回路構成
が簡単な方法を考察する。式５における行列〔Ｐ〕およ
び式６における行列〔Ｐt 〕は、行列分解（因子分解）
でき、式５および式６をそれぞれ下記式１１および式１
２に示した形に書き換えることができる。
が簡単な方法を考察する。式５における行列〔Ｐ〕およ
び式６における行列〔Ｐt 〕は、行列分解（因子分解）
でき、式５および式６をそれぞれ下記式１１および式１
２に示した形に書き換えることができる。
【数１１】
【数１２】 式１１における行列〔Ｒ〕を式１３に示す。
【数１３】 式１３に示すように、行列〔Ｒ〕は、８ｘ８離散コサイ
ン変換におけるコサイン関数で規定される式８で定義し
た無理数Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇとこれらの負の無
理数−Ｂ，−Ｄ，−Ｆ，−Ｇおよび「０」を含む８ｘ８
の行列である。
ン変換におけるコサイン関数で規定される式８で定義し
た無理数Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇとこれらの負の無
理数−Ｂ，−Ｄ，−Ｆ，−Ｇおよび「０」を含む８ｘ８
の行列である。
【００１３】式１１における行列〔Ｑ〕を式１４に示
す。
す。
【数１４】 式１４に示すように、行列〔Ｑ〕は、０，１，−１で構
成される小行列〔Ｑ１〕，〔Ｑ２〕，〔Ｑ３〕，〔Ｑ
４〕を有する定数行列である。 〔Ｑ１〕は、 １ １ １ １ １−１−１ １ ０ １−１ ０ １ ０ ０−１ 〔Ｑ２〕は、 １ １ １ １ １−１−１ １ ０−１ １ ０ −１ ０ ０ １ 〔Ｑ３〕は、 ０ ０ ０ １ ０ ０ １ ０ ０ １ ０ ０ １ ０ ０ ０ 〔Ｑ４〕は、 −１ ０ ０ ０ ０−１ ０ ０ ０ ０−１ ０ ０ ０ ０−１ である４ｘ４の定数行列である。
成される小行列〔Ｑ１〕，〔Ｑ２〕，〔Ｑ３〕，〔Ｑ
４〕を有する定数行列である。 〔Ｑ１〕は、 １ １ １ １ １−１−１ １ ０ １−１ ０ １ ０ ０−１ 〔Ｑ２〕は、 １ １ １ １ １−１−１ １ ０−１ １ ０ −１ ０ ０ １ 〔Ｑ３〕は、 ０ ０ ０ １ ０ ０ １ ０ ０ １ ０ ０ １ ０ ０ ０ 〔Ｑ４〕は、 −１ ０ ０ ０ ０−１ ０ ０ ０ ０−１ ０ ０ ０ ０−１ である４ｘ４の定数行列である。
【００１４】式１２における行列〔Ｒ〕および行列
〔Ｑ〕の転置行列〔Ｒt 〕および〔Ｑt〕を式１５およ
び式１６に示す。
〔Ｑ〕の転置行列〔Ｒt 〕および〔Ｑt〕を式１５およ
び式１６に示す。
【数１５】
【数１６】
【００１５】因子が０，１，−１で構成される行列の演
算は、因子１について加算処理、因子−１について減算
処理を行えばよいから、加減算回路で処理でき、やはり
乗算回路は必要としない。したがって、上述した式１１
および式１２に示した演算においては、無理数を含む行
列〔Ｒ〕、その転置行列〔Ｒt 〕についてのみ乗算を行
えばよい。本発明の８ｘ８離散コサイン変換回路は、第
１の定数行列（〔Ｑ〕）と、行列形式の入力データとの
内積に相当する加減算を行う加減算回路と、第２の行列
〔Ｒ〕と前記加減算回路における演算結果との内積演算
に相当する乗加算を行う乗加算回路とで構成される。
算は、因子１について加算処理、因子−１について減算
処理を行えばよいから、加減算回路で処理でき、やはり
乗算回路は必要としない。したがって、上述した式１１
および式１２に示した演算においては、無理数を含む行
列〔Ｒ〕、その転置行列〔Ｒt 〕についてのみ乗算を行
えばよい。本発明の８ｘ８離散コサイン変換回路は、第
１の定数行列（〔Ｑ〕）と、行列形式の入力データとの
内積に相当する加減算を行う加減算回路と、第２の行列
〔Ｒ〕と前記加減算回路における演算結果との内積演算
に相当する乗加算を行う乗加算回路とで構成される。
【００１６】また、８ｘ８離散コサイン逆変換回路は、
行列〔Ｒ〕の転置行列である第１の定数行列
（〔Ｒt 〕）と、行列形式の入力データとの内積に相当
する乗加算を行う乗加算回路と、定数行列（〔Ｑ〕）の
転置行列である第２の定数行列（〔Ｑt 〕）と前記乗加
算回路における演算結果との内積に相当する加減算を行
う加減算回路とで構成される。
行列〔Ｒ〕の転置行列である第１の定数行列
（〔Ｒt 〕）と、行列形式の入力データとの内積に相当
する乗加算を行う乗加算回路と、定数行列（〔Ｑ〕）の
転置行列である第２の定数行列（〔Ｑt 〕）と前記乗加
算回路における演算結果との内積に相当する加減算を行
う加減算回路とで構成される。
【００１７】また、上述した８ｘ８離散コサイン変換お
よび８ｘ８離散コサイン逆変換以外の離散コサイン変換
および離散コサイン逆変換を行う回路についても、たと
えば、離散コサイン変換および離散コサイン逆変換の変
換行列を因子が＋１、−１または０である定数行列と離
散コサイン変換で規定される無理数を含む行列とに行列
分解して、それぞれ、加減算回路および乗加算回路を用
いて演算を行うことで無理数を含む行列における乗算回
数を低減する。
よび８ｘ８離散コサイン逆変換以外の離散コサイン変換
および離散コサイン逆変換を行う回路についても、たと
えば、離散コサイン変換および離散コサイン逆変換の変
換行列を因子が＋１、−１または０である定数行列と離
散コサイン変換で規定される無理数を含む行列とに行列
分解して、それぞれ、加減算回路および乗加算回路を用
いて演算を行うことで無理数を含む行列における乗算回
数を低減する。
【００１８】
【作用】本発明の８ｘ８離散コサイン変換回路は、以下
の２つのステップで式１１の計算を行う。 ステップ１： 〔Ｓ〕＝〔Ｑ〕〔Ｘ〕 ステップ２： 〔Ｃ〕＝１／２〔Ｒ〕〔Ｓ〕 このとき、乗算は、ステップ２のみで必要となるため、
本発明の８ｘ８離散コサイン変換回路は、ステップ１の
計算を加減算回路で行い、ステップ２の計算を乗加算回
路で行う。
の２つのステップで式１１の計算を行う。 ステップ１： 〔Ｓ〕＝〔Ｑ〕〔Ｘ〕 ステップ２： 〔Ｃ〕＝１／２〔Ｒ〕〔Ｓ〕 このとき、乗算は、ステップ２のみで必要となるため、
本発明の８ｘ８離散コサイン変換回路は、ステップ１の
計算を加減算回路で行い、ステップ２の計算を乗加算回
路で行う。
【００１９】また、本発明の８ｘ８離散コサイン逆変換
回路は、以下の２つのステップで式１２の計算を行う。 ステップ１： 〔Ｓ〕＝〔Ｒt 〕〔Ｘ〕 ステップ２： 〔Ｃ〕＝１／２〔Ｑt 〕〔Ｓ〕 このとき、乗算は、ステップ１のみで必要となるため、
本発明の８ｘ８離散コサイン逆変換回路は、ステップ１
の計算を乗加算回路で行い、ステップ２の計算を加減算
回路で行う。
回路は、以下の２つのステップで式１２の計算を行う。 ステップ１： 〔Ｓ〕＝〔Ｒt 〕〔Ｘ〕 ステップ２： 〔Ｃ〕＝１／２〔Ｑt 〕〔Ｓ〕 このとき、乗算は、ステップ１のみで必要となるため、
本発明の８ｘ８離散コサイン逆変換回路は、ステップ１
の計算を乗加算回路で行い、ステップ２の計算を加減算
回路で行う。
【００２０】また、上述した８ｘ８離散コサイン変換以
外の離散コサイン変換を行う回路についても、離散コサ
イン変換の変換行列を、因子が＋１、−１または０であ
る定数行列と、離散コサイン変換で規定される無理数を
含む行列とに行列分解し、ステップ１で行列形式のデー
タに対して因子が＋１、−１または０である定数行列と
の内積演算に相当する加減算を行い、ステップ２でステ
ップ１の加減算結果に対して離散コサイン変換で規定さ
れる無理数を含む行列との内積演算に相当する乗加算を
行う。
外の離散コサイン変換を行う回路についても、離散コサ
イン変換の変換行列を、因子が＋１、−１または０であ
る定数行列と、離散コサイン変換で規定される無理数を
含む行列とに行列分解し、ステップ１で行列形式のデー
タに対して因子が＋１、−１または０である定数行列と
の内積演算に相当する加減算を行い、ステップ２でステ
ップ１の加減算結果に対して離散コサイン変換で規定さ
れる無理数を含む行列との内積演算に相当する乗加算を
行う。
【００２１】また、上述した８ｘ８離散コサイン逆変換
以外の離散コサイン逆変換を行う回路についても、離散
コサイン逆変換の変換行列を、因子が＋１、−１または
０である定数行列と、離散コサイン変換で規定される無
理数を含む行列とに行列分解し、ステップ１で行列形式
のデータに対して離散コサイン変換で規定される無理数
を含む行列との内積演算に相当する乗加算を行い、ステ
ップ２でステップ１の乗加算結果に対して因子が＋１、
−１または０である定数行列との内積演算に相当する加
減算を行う。
以外の離散コサイン逆変換を行う回路についても、離散
コサイン逆変換の変換行列を、因子が＋１、−１または
０である定数行列と、離散コサイン変換で規定される無
理数を含む行列とに行列分解し、ステップ１で行列形式
のデータに対して離散コサイン変換で規定される無理数
を含む行列との内積演算に相当する乗加算を行い、ステ
ップ２でステップ１の乗加算結果に対して因子が＋１、
−１または０である定数行列との内積演算に相当する加
減算を行う。
【００２２】
【実施例】本発明の第１の実施例として、請求項１およ
び請求項５に記載した８ｘ８離散コサイン変換回路およ
び８ｘ８離散コサイン逆変換回路に対応する、時分割処
理を行う８ｘ８離散コサイン変換（８ｘ８ＤＣＴ）回路
および８ｘ８離散コサイン逆変換（８ｘ８ＩＤＣＴ）回
路について述べる。図１に８ｘ８ＤＣＴ回路の構成図を
示す。図１に示すように、８次ＤＣＴ装置は、入力レジ
スタ１、加減算回路２、中間値保持回路３、乗加算回路
４、出力レジスタ５で構成される。加減算回路２を第１
段として、中間値格納レジスタ３を介して、乗加算回路
４を第２段とする２段パイプライン構成となっている。
び請求項５に記載した８ｘ８離散コサイン変換回路およ
び８ｘ８離散コサイン逆変換回路に対応する、時分割処
理を行う８ｘ８離散コサイン変換（８ｘ８ＤＣＴ）回路
および８ｘ８離散コサイン逆変換（８ｘ８ＩＤＣＴ）回
路について述べる。図１に８ｘ８ＤＣＴ回路の構成図を
示す。図１に示すように、８次ＤＣＴ装置は、入力レジ
スタ１、加減算回路２、中間値保持回路３、乗加算回路
４、出力レジスタ５で構成される。加減算回路２を第１
段として、中間値格納レジスタ３を介して、乗加算回路
４を第２段とする２段パイプライン構成となっている。
【００２３】図１に示した８ｘ８ＤＣＴ回路は、式１１
で規定された演算を加減算回路と乗加算回路とをそれぞ
れ１個づつ用いて以下の２つのステップで行う。 ステップ１： 〔ｓ〕＝〔Ｑ〕〔ｘ〕 ステップ２： 〔ｃ〕＝１／２×〔Ｒ〕〔ｓ〕 〔Ｑ〕、〔Ｒ〕は、上記した式１３、式１４で定義され
ている。また、〔ｘ〕は、８ｘ８の原データ〔Ｘ〕の各
列の８個の要素で構成されるベクトルである。〔ｃ〕
は、〔ｘ〕を周波数空間に変換したベクトルであり、８
個の要素で構成されるベクトルである。
で規定された演算を加減算回路と乗加算回路とをそれぞ
れ１個づつ用いて以下の２つのステップで行う。 ステップ１： 〔ｓ〕＝〔Ｑ〕〔ｘ〕 ステップ２： 〔ｃ〕＝１／２×〔Ｒ〕〔ｓ〕 〔Ｑ〕、〔Ｒ〕は、上記した式１３、式１４で定義され
ている。また、〔ｘ〕は、８ｘ８の原データ〔Ｘ〕の各
列の８個の要素で構成されるベクトルである。〔ｃ〕
は、〔ｘ〕を周波数空間に変換したベクトルであり、８
個の要素で構成されるベクトルである。
【００２４】入力レジスタ１は、原データ〔ｘ〕を１ク
ロックサイクル毎にワードシリアルに入力する。原デー
タ〔ｘ〕は、８個の要素からなるため、原データ〔ｘ〕
のデータ全てが入力レジスタ１に揃うのには８クロック
サイクルかかる。加減算回路２は、ステップ１の計算を
行う。中間値保持回路３は、加減算回路２の計算結果を
一時的に保持する。乗加算回路４は、ステップ２の計算
を行う。出力レジスタ５は、周波数上のデータ〔ｃ〕を
１クロックサイクル毎にワードシリアルに出力する。以
下、簡単のため、１回の加算、減算、乗加算は１クロッ
クサイクルで完了するものとし、加減算回路２および加
減算回路４はそれぞれ８クロックサイクルの間に所定の
加減算および乗加算を完了する。
ロックサイクル毎にワードシリアルに入力する。原デー
タ〔ｘ〕は、８個の要素からなるため、原データ〔ｘ〕
のデータ全てが入力レジスタ１に揃うのには８クロック
サイクルかかる。加減算回路２は、ステップ１の計算を
行う。中間値保持回路３は、加減算回路２の計算結果を
一時的に保持する。乗加算回路４は、ステップ２の計算
を行う。出力レジスタ５は、周波数上のデータ〔ｃ〕を
１クロックサイクル毎にワードシリアルに出力する。以
下、簡単のため、１回の加算、減算、乗加算は１クロッ
クサイクルで完了するものとし、加減算回路２および加
減算回路４はそれぞれ８クロックサイクルの間に所定の
加減算および乗加算を完了する。
【００２５】ステップ１の動作の説明 ステップ１では、原データ〔ｘ〕に対して、係数が１、
−１または０である式１４に示した定数行列〔Ｑ〕を乗
ずる計算を行う。 ステップ１の計算式 〔ｓ〕＝〔Ｑ〕〔ｘ〕 におけるベクトル〔ｓ〕，〔ｘ〕を下記式１７，１８に
示す。
−１または０である式１４に示した定数行列〔Ｑ〕を乗
ずる計算を行う。 ステップ１の計算式 〔ｓ〕＝〔Ｑ〕〔ｘ〕 におけるベクトル〔ｓ〕，〔ｘ〕を下記式１７，１８に
示す。
【数１７】
【数１８】
【００２６】ステップ１の演算結果は、下記８個の式１
９で示される。
９で示される。
【数１９】 このステップ１の計算は加減算回路２を用いて行われ
る。
る。
【００２７】図２に加減算回路２の基本構成図を示し、
図３に図２に示した基本回路を組み合わせて処理を行う
加減算回路２の信号処理概念図を示す。また、図４に図
３に示した加減算回路２を用いて信号処理を行うタイミ
ングを説明するための図を示す。図２に示すように、加
減算回路２の基本回路は、一対の加算器１１と減算器１
２で構成される。入力データａとｂを加算器１１および
減算器１２の双方に入力し、加算器１１はａとｂの加算
結果（ａ＋ｂ）を出力し、減算器１２はａとｂの減算結
果（ａ−ｂ）を出力する。図３に示すようにベクトル
〔ｓ〕の８要素（ｓ0 〜ｓ7 ）を求めるには加減算回路
２を７回使用するため、１つの加減算回路２を用いて計
算を行う場合には、図４に示すようにベクトル〔ｓ〕の
８要素は７クロックサイクルで中間値保持回路３に保持
される。
図３に図２に示した基本回路を組み合わせて処理を行う
加減算回路２の信号処理概念図を示す。また、図４に図
３に示した加減算回路２を用いて信号処理を行うタイミ
ングを説明するための図を示す。図２に示すように、加
減算回路２の基本回路は、一対の加算器１１と減算器１
２で構成される。入力データａとｂを加算器１１および
減算器１２の双方に入力し、加算器１１はａとｂの加算
結果（ａ＋ｂ）を出力し、減算器１２はａとｂの減算結
果（ａ−ｂ）を出力する。図３に示すようにベクトル
〔ｓ〕の８要素（ｓ0 〜ｓ7 ）を求めるには加減算回路
２を７回使用するため、１つの加減算回路２を用いて計
算を行う場合には、図４に示すようにベクトル〔ｓ〕の
８要素は７クロックサイクルで中間値保持回路３に保持
される。
【００２８】つまり、加減算回路２は、 （１）０クロックサイクルで１対の第１段の加算器１１
ａおよび減算器１２ａを用いて入力ｘ0 とｘ7 との加算
および減算を行い、加算器１１ａは、加算結果（ｘ0 ＋
ｘ7 ）を出力し、減算器１２ａは、減算結果（ｘ0 −ｘ
7 ）を出力する。このとき減算器１２の出力（ｘ0 −ｘ
7 ）がｓ7 となる。 （２）１クロックサイクルで１対の第２段の加算器１１
ｂおよび減算器１２ｂを用いて入力ｘ1 とｘ6 との加算
および減算を行い、加算器１１ｂは、加算結果（ｘ1 ＋
ｘ6 ）を出力し、減算器１２ｂは、減算結果（ｘ1 −ｘ
6 ＝ｓ6 ）を出力する。このとき減算器１２ｂの出力
（ｘ1 −ｘ6 ）がｓ6 となる。 （３）２クロックサイクルで１対の第３段の加算器１１
ｃおよび減算器１２ｃを用いて入力ｘ2 とｘ5 との加算
および減算を行い、加算器１１ｃは、加算結果（ｘ2 ＋
ｘ5 ）を出力し、減算器１２ｃは、減算結果（ｘ2 −ｘ
5 ＝ｓ5 ）を出力する。このとき減算器１２ｂの出力
（ｘ2 −ｘ5 ）がｓ5 となる。 （４）３クロックサイクルで１対の第４段の加算器１１
ｄおよび減算器１２ｄを用いて入力ｘ3 とｘ4 との加算
および減算を行い、加算器１１ｄは、加算結果（ｘ3 ＋
ｘ4 ）を出力し、減算器１２ｄは、減算結果（ｘ3 −ｘ
4 ＝ｓ4 ）を出力する。ことのき減算器１２ｄの出力
（ｘ3 −ｘ4 ）がｓ4 となる。 （５）４クロックサイクルで１対の第５段の加算器１１
ｅおよび減算器１２ｅを用いて入力（ｘ0 ＋ｘ7 ）と
（ｘ3 ＋ｘ4 ）との加算および減算を行い、加算器１１
ｅは、加算結果（ｘ0 ＋ｘ7 ＋ｘ3 ＋ｘ4 ）を出力し、
減算器１２ｅは、減算結果（ｘ1 −ｘ3 −ｘ4 ＋ｘ7 ＝
ｓ3 ）を出力する。このとき、減算器１２ｅの出力（ｘ
1 −ｘ3 −ｘ4 ＋ｘ7 ）がｓ3 となる。 （６）５クロックサイクルで１対の第６段の加算器１１
ｆおよび減算器１２ｆを用いて入力（ｘ1 ＋ｘ6 ）と
（ｘ2 ＋ｘ5 ）との加算および減算を行い、加算器１１
ｆは、加算結果（ｘ1 ＋ｘ6 ＋ｘ2 ＋ｘ5 ）を出力し、
減算器１２ｆは、減算結果（ｘ1 −ｘ2 −ｘ5 ＋ｘ6 ＝
ｓ2 ）を出力する。このとき、減算器１２ｆの出力（ｘ
1 −ｘ2 −ｘ5 ＋ｘ6 ）がｓ2 となる。 （７）６クロックサイクルで１対の第７段の加算器１１
ｇおよび減算器１２ｇを用いて入力（ｘ0 ＋ｘ7 ＋ｘ3
＋ｘ4 ）と（ｘ1 ＋ｘ6 ＋ｘ2 ＋ｘ5 ）との加算および
減算を行い、加算器１１ｇは、加算結果（ｘ0 ＋ｘ1 ＋
ｘ2 ＋ｘ3 ＋ｘ4 ＋ｘ5 ＋ｘ6 ＋ｘ7 ＝ｓ0 ）を出力
し、減算器１２ｇは、減算結果（ｘ0 −ｘ1 −ｘ2 ＋ｘ
3 ＋ｘ4 −ｘ5 −ｘ6 ＋ｘ7 ＝ｓ1 ）を出力する。こと
のき加算器１１ｇの出力（ｘ0 ＋ｘ1 ＋ｘ2 ＋ｘ3 ＋ｘ
4 ＋ｘ5 ＋ｘ6 ＋ｘ7 ）がｓ0 となり、減算器１２ｇの
出力（ｘ0 −ｘ1 −ｘ2 ＋ｘ3 ＋ｘ4 −ｘ5 −ｘ6 ＋ｘ
7 ）がｓ1 となる。このようにベクトル〔ｓ〕の８要素
（ｓ0 〜ｓ7 ）は、７クロックサイクルで中間値保持回
路３に出力される。
ａおよび減算器１２ａを用いて入力ｘ0 とｘ7 との加算
および減算を行い、加算器１１ａは、加算結果（ｘ0 ＋
ｘ7 ）を出力し、減算器１２ａは、減算結果（ｘ0 −ｘ
7 ）を出力する。このとき減算器１２の出力（ｘ0 −ｘ
7 ）がｓ7 となる。 （２）１クロックサイクルで１対の第２段の加算器１１
ｂおよび減算器１２ｂを用いて入力ｘ1 とｘ6 との加算
および減算を行い、加算器１１ｂは、加算結果（ｘ1 ＋
ｘ6 ）を出力し、減算器１２ｂは、減算結果（ｘ1 −ｘ
6 ＝ｓ6 ）を出力する。このとき減算器１２ｂの出力
（ｘ1 −ｘ6 ）がｓ6 となる。 （３）２クロックサイクルで１対の第３段の加算器１１
ｃおよび減算器１２ｃを用いて入力ｘ2 とｘ5 との加算
および減算を行い、加算器１１ｃは、加算結果（ｘ2 ＋
ｘ5 ）を出力し、減算器１２ｃは、減算結果（ｘ2 −ｘ
5 ＝ｓ5 ）を出力する。このとき減算器１２ｂの出力
（ｘ2 −ｘ5 ）がｓ5 となる。 （４）３クロックサイクルで１対の第４段の加算器１１
ｄおよび減算器１２ｄを用いて入力ｘ3 とｘ4 との加算
および減算を行い、加算器１１ｄは、加算結果（ｘ3 ＋
ｘ4 ）を出力し、減算器１２ｄは、減算結果（ｘ3 −ｘ
4 ＝ｓ4 ）を出力する。ことのき減算器１２ｄの出力
（ｘ3 −ｘ4 ）がｓ4 となる。 （５）４クロックサイクルで１対の第５段の加算器１１
ｅおよび減算器１２ｅを用いて入力（ｘ0 ＋ｘ7 ）と
（ｘ3 ＋ｘ4 ）との加算および減算を行い、加算器１１
ｅは、加算結果（ｘ0 ＋ｘ7 ＋ｘ3 ＋ｘ4 ）を出力し、
減算器１２ｅは、減算結果（ｘ1 −ｘ3 −ｘ4 ＋ｘ7 ＝
ｓ3 ）を出力する。このとき、減算器１２ｅの出力（ｘ
1 −ｘ3 −ｘ4 ＋ｘ7 ）がｓ3 となる。 （６）５クロックサイクルで１対の第６段の加算器１１
ｆおよび減算器１２ｆを用いて入力（ｘ1 ＋ｘ6 ）と
（ｘ2 ＋ｘ5 ）との加算および減算を行い、加算器１１
ｆは、加算結果（ｘ1 ＋ｘ6 ＋ｘ2 ＋ｘ5 ）を出力し、
減算器１２ｆは、減算結果（ｘ1 −ｘ2 −ｘ5 ＋ｘ6 ＝
ｓ2 ）を出力する。このとき、減算器１２ｆの出力（ｘ
1 −ｘ2 −ｘ5 ＋ｘ6 ）がｓ2 となる。 （７）６クロックサイクルで１対の第７段の加算器１１
ｇおよび減算器１２ｇを用いて入力（ｘ0 ＋ｘ7 ＋ｘ3
＋ｘ4 ）と（ｘ1 ＋ｘ6 ＋ｘ2 ＋ｘ5 ）との加算および
減算を行い、加算器１１ｇは、加算結果（ｘ0 ＋ｘ1 ＋
ｘ2 ＋ｘ3 ＋ｘ4 ＋ｘ5 ＋ｘ6 ＋ｘ7 ＝ｓ0 ）を出力
し、減算器１２ｇは、減算結果（ｘ0 −ｘ1 −ｘ2 ＋ｘ
3 ＋ｘ4 −ｘ5 −ｘ6 ＋ｘ7 ＝ｓ1 ）を出力する。こと
のき加算器１１ｇの出力（ｘ0 ＋ｘ1 ＋ｘ2 ＋ｘ3 ＋ｘ
4 ＋ｘ5 ＋ｘ6 ＋ｘ7 ）がｓ0 となり、減算器１２ｇの
出力（ｘ0 −ｘ1 −ｘ2 ＋ｘ3 ＋ｘ4 −ｘ5 −ｘ6 ＋ｘ
7 ）がｓ1 となる。このようにベクトル〔ｓ〕の８要素
（ｓ0 〜ｓ7 ）は、７クロックサイクルで中間値保持回
路３に出力される。
【００２９】もし、加減算回路２の加算器１１および減
算器１２の計算速度が遅く、１クロックサイクルで加減
算が完了しない場合には、計算時間をパイプラインを乱
れなく動作させる許容時間（８クロックサイクル）内に
するために加減算回路２を複数の単位回路（１対の加算
器１１および減算器１２で構成される）で構成すればよ
い。たとえば、加算器１１および減算器１２が２クロッ
クサイクルで加減算を完了する場合には、加減算回路２
を２つの単位回路を用いて構成する。また、加減算回路
２は、１対の加算器１１および減算器１２で構成される
のではなく、加算器１１および減算器１２をそれぞれ必
要な数だけ接続して構成してもよい。
算器１２の計算速度が遅く、１クロックサイクルで加減
算が完了しない場合には、計算時間をパイプラインを乱
れなく動作させる許容時間（８クロックサイクル）内に
するために加減算回路２を複数の単位回路（１対の加算
器１１および減算器１２で構成される）で構成すればよ
い。たとえば、加算器１１および減算器１２が２クロッ
クサイクルで加減算を完了する場合には、加減算回路２
を２つの単位回路を用いて構成する。また、加減算回路
２は、１対の加算器１１および減算器１２で構成される
のではなく、加算器１１および減算器１２をそれぞれ必
要な数だけ接続して構成してもよい。
【００３０】ステップ２の動作の説明 ステップ２では、各列に高々４つの無理数の因子を有す
る式１４に示した行列〔Ｑ〕を乗ずる計算を行い、ステ
ップ２の計算式 〔ｃ〕＝１／２×〔Ｒ〕〔ｓ〕 におけるベクトル〔ｃ〕，〔ｓ〕を下記式２０，式２１
に示す。
る式１４に示した行列〔Ｑ〕を乗ずる計算を行い、ステ
ップ２の計算式 〔ｃ〕＝１／２×〔Ｒ〕〔ｓ〕 におけるベクトル〔ｃ〕，〔ｓ〕を下記式２０，式２１
に示す。
【数２０】
【数２１】 ステップ２の演算結果は、下記８個の式２２で示され
る。ただし、ステップ２の計算式において、〔Ｒ〕
〔ｓ〕の計算結果は最終的に１／２倍しているが、これ
は〔Ｒ〕〔ｓ〕の出力を２ビット右シフトすればよいの
で、回路的には特に乗算回路または除算回路は必要な
い。
る。ただし、ステップ２の計算式において、〔Ｒ〕
〔ｓ〕の計算結果は最終的に１／２倍しているが、これ
は〔Ｒ〕〔ｓ〕の出力を２ビット右シフトすればよいの
で、回路的には特に乗算回路または除算回路は必要な
い。
【数２２】 ステップ２の計算は乗加算回路４を用いて行われる。
【００３１】図５に乗加算回路４の構成図を示す。乗加
算回路４は、乗算器２０、乗算器２１および乗算器２２
で構成される。乗算器２０は、乗算器３０、累算器４
０、係数格納メモリ５０で構成される。乗加算回路４
は、あるクロックサイクルｋにおいて、入力データを乗
算器３０に入力する。乗算器３０は、この入力データと
係数格納メモリ５０の係数格納領域５０ａに格納された
係数Ａ、係数格納領域５０ｂに格納されたＢまたは係数
格納領域５０ｃに格納されたＣとの乗算を行い乗算結果
を信号Ｓ３０として累算器４０に出力する。累算器４０
は、乗算器３０から信号Ｓ３０として入力した乗算結果
と、前回のクロックサイクル（ｋ−１）に乗算器３０か
ら入力した乗算結果との加算または減算を行い、その加
減算結果をＳ４０として出力する。したがって、ｎ次の
内積演算をｎクロックサイクルで実現できる。乗算器２
１および乗算器２２の構成は、乗算器２１および乗算器
２２の係数格納メモリ５１に係数Ｄ，Ｅ，Ｆ，Ｇが格納
されていること以外は、上述した乗算器２０と同じであ
る。また、乗算器２１と乗算器２２は、同一の係数を使
用して計算を行うため、係数格納メモリ５１を共有する
ように構成することができる。
算回路４は、乗算器２０、乗算器２１および乗算器２２
で構成される。乗算器２０は、乗算器３０、累算器４
０、係数格納メモリ５０で構成される。乗加算回路４
は、あるクロックサイクルｋにおいて、入力データを乗
算器３０に入力する。乗算器３０は、この入力データと
係数格納メモリ５０の係数格納領域５０ａに格納された
係数Ａ、係数格納領域５０ｂに格納されたＢまたは係数
格納領域５０ｃに格納されたＣとの乗算を行い乗算結果
を信号Ｓ３０として累算器４０に出力する。累算器４０
は、乗算器３０から信号Ｓ３０として入力した乗算結果
と、前回のクロックサイクル（ｋ−１）に乗算器３０か
ら入力した乗算結果との加算または減算を行い、その加
減算結果をＳ４０として出力する。したがって、ｎ次の
内積演算をｎクロックサイクルで実現できる。乗算器２
１および乗算器２２の構成は、乗算器２１および乗算器
２２の係数格納メモリ５１に係数Ｄ，Ｅ，Ｆ，Ｇが格納
されていること以外は、上述した乗算器２０と同じであ
る。また、乗算器２１と乗算器２２は、同一の係数を使
用して計算を行うため、係数格納メモリ５１を共有する
ように構成することができる。
【００３２】図６に乗算器２０、乗算器２１および乗算
器２２を用いてステップ２の計算を行う際の信号処理の
タイミングを説明するための図を示す。乗算器２０を用
いてステップ１の計算を行う際の信号処理のタイミング
について説明する。 （１ａ）０クロックサイクルでｓ0 を入力し、このｓ0
と係数格納領域５０ａに格納されたＡとの乗算を行い、
乗算結果（Ａ・ｓ0 ）を信号Ｓ３０として累算器４０に
出力する。そして、累算器４０は、乗算結果（Ａ・
ｓ0 ）を信号Ｓ４０として出力する。このとき信号Ｓ４
０は行列〔Ｃ〕の要素ｃ0 となる。 （２ａ）１クロックサイクルでｓ1 を入力し、このｓ1
と係数格納領域５０ａに格納されたＡとの乗算を行い、
乗算結果（Ａ・ｓ1 ）を信号Ｓ３０として累算器４０に
出力する。そして、累算器４０は、乗算結果（Ａ・
ｓ1 ）を信号Ｓ４０として出力する。このとき信号Ｓ４
０はｃ4 となる。 （３ａ）２クロックサイクルでｓ2 を入力し、このｓ2
と係数格納領域５０ｃに格納されたＣとの乗算を行い、
乗算結果（Ｃ・ｓ2 ）を信号Ｓ３０として累算器４０に
出力する。そして、累算器４０は、乗算結果（Ｃ・
ｓ2 ）を信号Ｓ４０として出力すると同時にこの乗算結
果（Ｃ・ｓ2 ）を保持する。 （４ａ）３クロックサイクルでｓ3 を入力し、このｓ3
と係数格納領域５０ｂに格納されたＢとの乗算を行い、
乗算結果（Ｂ・ｓ3 ）を信号Ｓ３０として累算器４０に
出力する。累算器４０は、この乗算結果（Ｂ・ｓ3 ）と
前回の２クロックサイクルで保持した乗算結果（Ｃ・ｓ
2 ）との加算を行い、加算結果（Ｃ・ｓ2 ＋Ｂ・ｓ3 ）
を信号Ｓ４０として出力する。このとき信号Ｓ４０は、
ｃ2 となる。 （５ａ）４クロックサイクルでｓ2 を入力し、このｓ2
と係数格納領域５０ｂに格納されたＢとの負の乗算を行
い、乗算結果（−Ｂ・ｓ2 ）を信号Ｓ３０として累算器
４０に出力する。そして、累算器４０は、乗算結果（−
Ｂ・ｓ2 ）を信号Ｓ４０として出力すると同時にこの乗
算結果（−Ｂ・ｓ2 ）を保持する。 （６ａ）５クロックサイクルでｓ3 を入力し、このｓ3
と係数格納領域５０ｃに格納されたＣとの乗算を行い、
乗算結果（Ｃ・ｓ3 ）を信号Ｓ３０として累算器４０に
出力する。累算器４０は、この乗算結果（Ｃ・ｓ3 ）と
前回の４クロックサイクルで保持した乗算結果（−Ｂ・
ｓ2 ）との加算を行い、加算結果（−Ｂ・ｓ2 ＋Ｃ・ｓ
3 ）を信号Ｓ４０として出力する。このとき信号Ｓ４０
は、ｃ6となる。
器２２を用いてステップ２の計算を行う際の信号処理の
タイミングを説明するための図を示す。乗算器２０を用
いてステップ１の計算を行う際の信号処理のタイミング
について説明する。 （１ａ）０クロックサイクルでｓ0 を入力し、このｓ0
と係数格納領域５０ａに格納されたＡとの乗算を行い、
乗算結果（Ａ・ｓ0 ）を信号Ｓ３０として累算器４０に
出力する。そして、累算器４０は、乗算結果（Ａ・
ｓ0 ）を信号Ｓ４０として出力する。このとき信号Ｓ４
０は行列〔Ｃ〕の要素ｃ0 となる。 （２ａ）１クロックサイクルでｓ1 を入力し、このｓ1
と係数格納領域５０ａに格納されたＡとの乗算を行い、
乗算結果（Ａ・ｓ1 ）を信号Ｓ３０として累算器４０に
出力する。そして、累算器４０は、乗算結果（Ａ・
ｓ1 ）を信号Ｓ４０として出力する。このとき信号Ｓ４
０はｃ4 となる。 （３ａ）２クロックサイクルでｓ2 を入力し、このｓ2
と係数格納領域５０ｃに格納されたＣとの乗算を行い、
乗算結果（Ｃ・ｓ2 ）を信号Ｓ３０として累算器４０に
出力する。そして、累算器４０は、乗算結果（Ｃ・
ｓ2 ）を信号Ｓ４０として出力すると同時にこの乗算結
果（Ｃ・ｓ2 ）を保持する。 （４ａ）３クロックサイクルでｓ3 を入力し、このｓ3
と係数格納領域５０ｂに格納されたＢとの乗算を行い、
乗算結果（Ｂ・ｓ3 ）を信号Ｓ３０として累算器４０に
出力する。累算器４０は、この乗算結果（Ｂ・ｓ3 ）と
前回の２クロックサイクルで保持した乗算結果（Ｃ・ｓ
2 ）との加算を行い、加算結果（Ｃ・ｓ2 ＋Ｂ・ｓ3 ）
を信号Ｓ４０として出力する。このとき信号Ｓ４０は、
ｃ2 となる。 （５ａ）４クロックサイクルでｓ2 を入力し、このｓ2
と係数格納領域５０ｂに格納されたＢとの負の乗算を行
い、乗算結果（−Ｂ・ｓ2 ）を信号Ｓ３０として累算器
４０に出力する。そして、累算器４０は、乗算結果（−
Ｂ・ｓ2 ）を信号Ｓ４０として出力すると同時にこの乗
算結果（−Ｂ・ｓ2 ）を保持する。 （６ａ）５クロックサイクルでｓ3 を入力し、このｓ3
と係数格納領域５０ｃに格納されたＣとの乗算を行い、
乗算結果（Ｃ・ｓ3 ）を信号Ｓ３０として累算器４０に
出力する。累算器４０は、この乗算結果（Ｃ・ｓ3 ）と
前回の４クロックサイクルで保持した乗算結果（−Ｂ・
ｓ2 ）との加算を行い、加算結果（−Ｂ・ｓ2 ＋Ｃ・ｓ
3 ）を信号Ｓ４０として出力する。このとき信号Ｓ４０
は、ｃ6となる。
【００３３】次に、乗算器２１および乗算器２２を用い
てステップ２の計算を行う際の信号処理のタイミングに
ついて説明する。 （１ｂ）０クロックサイクルで乗算器２１および乗算器
２２は、それぞれｓ4を入力し、それぞれ係数格納領域
５１ｄに格納されたＧおよび係数格納領域５１ｂに格納
されたＥとの乗算を行い、乗算結果（Ｇ・ｓ4 ）および
（Ｅ・ｓ4 ）を信号Ｓ３０として累算器４０に出力す
る。累算器４０は、この乗算結果を信号Ｓ４０として出
力すると同時に保持する。 （２ｂ）１クロックサイクルで乗算器２１および乗算器
２２は、それぞれｓ5を入力し、それぞれ係数格納領域
５１ｃに格納されたＦおよび係数格納領域５１ｄに格納
されたＧとの乗算を行い、乗算結果（Ｆ・ｓ5 ）および
（Ｇ・ｓ5 ）を信号Ｓ３０として累算器４０に出力す
る。累算器４０は、この乗算結果と前回の０クロックサ
イクルで保持した乗算結果（Ｇ・ｓ4 ）および（Ｅ・ｓ
4 ）との加算を行い、この加算結果（Ｇｓ4 ＋Ｆｓ5 ）
および（Ｅｓ4 ＋Ｇｓ5 ）を出力すると同時に保持す
る。 （３ｂ）２クロックサイクルで乗算器２１および乗算器
２２は、それぞれｓ6を入力し、それぞれ係数格納領域
５１ｂに格納されたＥとの乗算および係数格納領域５１
ａに格納されたＤとの負の乗算を行い、乗算結果（Ｅｓ
6 ）および（−Ｄｓ6 ）を信号Ｓ３０として累算器４０
に出力する。累算器４０は、この乗算結果と前回の１ク
ロックサイクルで保持した加算結果（Ｇｓ4 ＋Ｆｓ5 ）
および（Ｅｓ4 ＋Ｇｓ5 ）との加算を行い、この加算結
果（Ｇｓ4 ＋Ｆ・ｓ5 ＋Ｅｓ6 ）および（Ｅｓ4 ＋Ｇ・
ｓ5 −Ｄｓ6 ）を出力すると同時に保持する。 （４ｂ）３クロックサイクルで乗算器２１および乗算器
２２は、それぞれｓ7を入力し、それぞれ係数格納領域
５１ａに格納されたＤおよび係数格納領域５１ｃに格納
されたＦとの乗算を行い、乗算結果（Ｄｓ7 ）および
（Ｆｓ7 ）を信号Ｓ３０として累算器４０に出力する。
累算器４０は、この乗算結果と前回の２クロックサイク
ルで保持した加算結果（Ｇｓ4 ＋Ｆ・ｓ5 ＋Ｅｓ6 ）お
よび（Ｅｓ4 ＋Ｇ・ｓ5 −Ｄｓ6 ）との加算を行い、こ
の加算結果（Ｇｓ4 ＋Ｆ・ｓ5 ＋Ｅｓ6 ＋Ｄｓ7 ）およ
び（Ｅｓ4 ＋Ｇ・ｓ5 −Ｄｓ6 ＋Ｆｓ7 ）を信号Ｓ４０
として出力する。このとき（Ｇｓ4 ＋Ｆ・ｓ5 ＋Ｅｓ6
＋Ｄｓ7 ）および（Ｅｓ4 ＋Ｇ・ｓ5 −Ｄｓ6 ＋Ｆ
ｓ7 ）はそれぞれｃ1 およびｃ5 となる。 （５ｂ）クロックサイクル４〜クロックサイクル７で
は、乗算器２１および乗算器２２は、それぞれクロック
サイクル４でｓ4 を入力し、クロックサイクル５でｓ5
を入力し、クロックサイクル６でｓ6 を入力し、クロッ
クサイクル７でｓ7 を入力して、上述の（１ｂ）〜（４
ｂ）と同様な方法で計算を行い、ｃ3 （−Ｆｓ4 −Ｄｓ
5 −Ｇｓ6 ＋Ｅｓ7 ）およびｃ7 （−Ｄｓ4 ＋Ｅｓ5 −
Ｆｓ6 ＋Ｇｓ7 ）を信号Ｓ４０として出力する。このよ
うに、ベクトル〔ｓ〕の８要素（ｃ0 〜ｃ7 ）は、７ク
ロックサイクルで出力レジスタ５に出力される。
てステップ２の計算を行う際の信号処理のタイミングに
ついて説明する。 （１ｂ）０クロックサイクルで乗算器２１および乗算器
２２は、それぞれｓ4を入力し、それぞれ係数格納領域
５１ｄに格納されたＧおよび係数格納領域５１ｂに格納
されたＥとの乗算を行い、乗算結果（Ｇ・ｓ4 ）および
（Ｅ・ｓ4 ）を信号Ｓ３０として累算器４０に出力す
る。累算器４０は、この乗算結果を信号Ｓ４０として出
力すると同時に保持する。 （２ｂ）１クロックサイクルで乗算器２１および乗算器
２２は、それぞれｓ5を入力し、それぞれ係数格納領域
５１ｃに格納されたＦおよび係数格納領域５１ｄに格納
されたＧとの乗算を行い、乗算結果（Ｆ・ｓ5 ）および
（Ｇ・ｓ5 ）を信号Ｓ３０として累算器４０に出力す
る。累算器４０は、この乗算結果と前回の０クロックサ
イクルで保持した乗算結果（Ｇ・ｓ4 ）および（Ｅ・ｓ
4 ）との加算を行い、この加算結果（Ｇｓ4 ＋Ｆｓ5 ）
および（Ｅｓ4 ＋Ｇｓ5 ）を出力すると同時に保持す
る。 （３ｂ）２クロックサイクルで乗算器２１および乗算器
２２は、それぞれｓ6を入力し、それぞれ係数格納領域
５１ｂに格納されたＥとの乗算および係数格納領域５１
ａに格納されたＤとの負の乗算を行い、乗算結果（Ｅｓ
6 ）および（−Ｄｓ6 ）を信号Ｓ３０として累算器４０
に出力する。累算器４０は、この乗算結果と前回の１ク
ロックサイクルで保持した加算結果（Ｇｓ4 ＋Ｆｓ5 ）
および（Ｅｓ4 ＋Ｇｓ5 ）との加算を行い、この加算結
果（Ｇｓ4 ＋Ｆ・ｓ5 ＋Ｅｓ6 ）および（Ｅｓ4 ＋Ｇ・
ｓ5 −Ｄｓ6 ）を出力すると同時に保持する。 （４ｂ）３クロックサイクルで乗算器２１および乗算器
２２は、それぞれｓ7を入力し、それぞれ係数格納領域
５１ａに格納されたＤおよび係数格納領域５１ｃに格納
されたＦとの乗算を行い、乗算結果（Ｄｓ7 ）および
（Ｆｓ7 ）を信号Ｓ３０として累算器４０に出力する。
累算器４０は、この乗算結果と前回の２クロックサイク
ルで保持した加算結果（Ｇｓ4 ＋Ｆ・ｓ5 ＋Ｅｓ6 ）お
よび（Ｅｓ4 ＋Ｇ・ｓ5 −Ｄｓ6 ）との加算を行い、こ
の加算結果（Ｇｓ4 ＋Ｆ・ｓ5 ＋Ｅｓ6 ＋Ｄｓ7 ）およ
び（Ｅｓ4 ＋Ｇ・ｓ5 −Ｄｓ6 ＋Ｆｓ7 ）を信号Ｓ４０
として出力する。このとき（Ｇｓ4 ＋Ｆ・ｓ5 ＋Ｅｓ6
＋Ｄｓ7 ）および（Ｅｓ4 ＋Ｇ・ｓ5 −Ｄｓ6 ＋Ｆ
ｓ7 ）はそれぞれｃ1 およびｃ5 となる。 （５ｂ）クロックサイクル４〜クロックサイクル７で
は、乗算器２１および乗算器２２は、それぞれクロック
サイクル４でｓ4 を入力し、クロックサイクル５でｓ5
を入力し、クロックサイクル６でｓ6 を入力し、クロッ
クサイクル７でｓ7 を入力して、上述の（１ｂ）〜（４
ｂ）と同様な方法で計算を行い、ｃ3 （−Ｆｓ4 −Ｄｓ
5 −Ｇｓ6 ＋Ｅｓ7 ）およびｃ7 （−Ｄｓ4 ＋Ｅｓ5 −
Ｆｓ6 ＋Ｇｓ7 ）を信号Ｓ４０として出力する。このよ
うに、ベクトル〔ｓ〕の８要素（ｃ0 〜ｃ7 ）は、７ク
ロックサイクルで出力レジスタ５に出力される。
【００３４】もし、乗加算器２０、２１、２２の計算速
度が遅く、１クロックサイクルで乗加算が完了しない場
合には、計算時間がパイプラインの乱れなく動作させる
許容時間（８クロックサイクル）内にするためにそれぞ
れ複数の乗加算器２０、２１、２２を用いて計算を行え
ばよい。たとえは、２クロックサイクルで乗加算が完了
する場合は、乗加算器２０、２１、２２をそれぞれ２個
づつ用いて、乗加算器２０ａ、２０ｂ、２１ａ、２１
ｂ、２２ａ、２２ｂの６個の乗加算器を用いて計算を行
う。この場合には、乗加算器２０ａで（１ａ）〜（３
ａ）のｃ0 およびｃ4 を求める計算を行い、第２の乗加
算器２０ｂで（４ａ）〜（６ａ）のｃ2 およびｃ6 を求
める計算を行う。また、乗加算器２１ａで（１ｂ）〜
（４ｂ）のｃ1 を求める計算を行い、乗加算器２１ｂで
（５ｂ）のｃ3 を求める計算を行う。また、乗加算器２
２ｂで（１ｂ）〜（４ｂ）のｃ5 を求めるの計算を行
い、乗加算器２１ｂで（５ｂ）のｃ7 を求める計算を行
う。
度が遅く、１クロックサイクルで乗加算が完了しない場
合には、計算時間がパイプラインの乱れなく動作させる
許容時間（８クロックサイクル）内にするためにそれぞ
れ複数の乗加算器２０、２１、２２を用いて計算を行え
ばよい。たとえは、２クロックサイクルで乗加算が完了
する場合は、乗加算器２０、２１、２２をそれぞれ２個
づつ用いて、乗加算器２０ａ、２０ｂ、２１ａ、２１
ｂ、２２ａ、２２ｂの６個の乗加算器を用いて計算を行
う。この場合には、乗加算器２０ａで（１ａ）〜（３
ａ）のｃ0 およびｃ4 を求める計算を行い、第２の乗加
算器２０ｂで（４ａ）〜（６ａ）のｃ2 およびｃ6 を求
める計算を行う。また、乗加算器２１ａで（１ｂ）〜
（４ｂ）のｃ1 を求める計算を行い、乗加算器２１ｂで
（５ｂ）のｃ3 を求める計算を行う。また、乗加算器２
２ｂで（１ｂ）〜（４ｂ）のｃ5 を求めるの計算を行
い、乗加算器２１ｂで（５ｂ）のｃ7 を求める計算を行
う。
【００３５】このように、本発明の８ｘ８ＤＣＴ回路で
は、８ｘ８ＤＣＴの計算を行う際に、周波数上のデータ
〔Ｃ〕の各列の８個の要素からなるベクトル〔ｃ〕を、
原データ〔Ｘ〕の各列の８個の要素からなるベクトル
〔ｘ〕について上述のステップ１およびステップ２の処
理を行うことで計算し、この計算を〔Ｘ〕の８列につい
てそれぞれ行うことで６４個の要素からなる周波数上の
データ〔Ｃ〕を計算する。ベクトル〔ｃ〕の各列の８要
素を求める際に必要な乗算回数は、ステップ２で行う２
２回のみであるため、周波数上のデータ〔Ｃ〕（６４要
素）を求める際に必要な乗算回数は、２２回×８列＝１
７６回のみである。このように、本発明の８次ＤＣＴ装
置では、従来の８次ＤＣＴ装置に比べて乗算回数を８０
回も少なくすることができ、乗加算が１クロックサイク
ルで完了する場合には、乗加算器は、乗加算器２０、２
１、２２の３つを用いればよく、回路構成が簡単にな
る。また、無理数を含む演算の数が低減されるため、無
理数の近似を行う際に生ずる誤差の累積を低減すること
ができる。
は、８ｘ８ＤＣＴの計算を行う際に、周波数上のデータ
〔Ｃ〕の各列の８個の要素からなるベクトル〔ｃ〕を、
原データ〔Ｘ〕の各列の８個の要素からなるベクトル
〔ｘ〕について上述のステップ１およびステップ２の処
理を行うことで計算し、この計算を〔Ｘ〕の８列につい
てそれぞれ行うことで６４個の要素からなる周波数上の
データ〔Ｃ〕を計算する。ベクトル〔ｃ〕の各列の８要
素を求める際に必要な乗算回数は、ステップ２で行う２
２回のみであるため、周波数上のデータ〔Ｃ〕（６４要
素）を求める際に必要な乗算回数は、２２回×８列＝１
７６回のみである。このように、本発明の８次ＤＣＴ装
置では、従来の８次ＤＣＴ装置に比べて乗算回数を８０
回も少なくすることができ、乗加算が１クロックサイク
ルで完了する場合には、乗加算器は、乗加算器２０、２
１、２２の３つを用いればよく、回路構成が簡単にな
る。また、無理数を含む演算の数が低減されるため、無
理数の近似を行う際に生ずる誤差の累積を低減すること
ができる。
【００３６】本発明の８ｘ８ＤＣＴ回路を実現するハー
ドウェーア回路としては、上記演算処理を行う電子回
路、ＤＳＰ（デジタル・シグナル・プロセッサ）、半導
体デバイスによる回路等が考えられる。このような実現
回路構成については以下に述べる８ｘ８ＤＣＴ回路およ
び８ｘ８ＩＤＣＴ回路にも適用される。
ドウェーア回路としては、上記演算処理を行う電子回
路、ＤＳＰ（デジタル・シグナル・プロセッサ）、半導
体デバイスによる回路等が考えられる。このような実現
回路構成については以下に述べる８ｘ８ＤＣＴ回路およ
び８ｘ８ＩＤＣＴ回路にも適用される。
【００３７】次に、上記の８ｘ８ＤＣＴ回路の逆演算を
行う８ｘ８ＩＤＣＴ回路について述べる。図７に８ｘ８
ＩＤＣＴ回路の構成図を示す。図７に示すように、８ｘ
８ＩＤＣＴ回路は、入力レジスタ６１、乗加算回路６
２、中間値保持回路６３、加減算回路６４、出力レジス
タ６５で構成される。乗加算回路６２を第１段として、
中間値保持回路６３を介して、加減算回路６４を第２段
とする２段パイプライン構成となっている。図７に示し
た８ｘ８ＩＤＣＴ回路は、式１２で規定された演算を乗
加算回路６２と加減算回路６４を用いて以下の２つのス
テップで行う。 ステップ１： 〔ｔ〕＝〔Ｒt 〕〔ｃ〕 ステップ２： 〔ｘ〕＝１／２×〔Ｑt 〕〔ｔ〕 〔Ｒt 〕、〔Ｑt 〕は、上記した式１５、式１６に定義
されている。〔ｘ〕および〔ｃ〕は、上述の８ｘ８ＤＣ
Ｔの場合と同様に、それぞれ、原データ〔Ｘ〕の各列の
８要素を示すベクトル、および、ベクトル〔ｘ〕を周波
数空間に変換したベクトルである。
行う８ｘ８ＩＤＣＴ回路について述べる。図７に８ｘ８
ＩＤＣＴ回路の構成図を示す。図７に示すように、８ｘ
８ＩＤＣＴ回路は、入力レジスタ６１、乗加算回路６
２、中間値保持回路６３、加減算回路６４、出力レジス
タ６５で構成される。乗加算回路６２を第１段として、
中間値保持回路６３を介して、加減算回路６４を第２段
とする２段パイプライン構成となっている。図７に示し
た８ｘ８ＩＤＣＴ回路は、式１２で規定された演算を乗
加算回路６２と加減算回路６４を用いて以下の２つのス
テップで行う。 ステップ１： 〔ｔ〕＝〔Ｒt 〕〔ｃ〕 ステップ２： 〔ｘ〕＝１／２×〔Ｑt 〕〔ｔ〕 〔Ｒt 〕、〔Ｑt 〕は、上記した式１５、式１６に定義
されている。〔ｘ〕および〔ｃ〕は、上述の８ｘ８ＤＣ
Ｔの場合と同様に、それぞれ、原データ〔Ｘ〕の各列の
８要素を示すベクトル、および、ベクトル〔ｘ〕を周波
数空間に変換したベクトルである。
【００３８】８ｘ８ＩＤＣＴ回路の構成について述べ
る。入力レジスタ６１は、周波数上のデータ〔ｃ〕を１
クロックサイクル毎にワードシリアルに入力する。
〔ｃ〕は、８個の要素からなるため、〔ｃ〕のデータ全
てが入力レジスタ６１に揃うのには８クロックサイクル
かかる。乗加算回路６２は、ステップ１の計算を行う。
中間値保持回路６３は、乗加算回路６２の演算結果を一
時的に保持する。加減算回路６４は、ステップ２の計算
を行う。出力レジスタ６５は、原データ〔ｘ〕を１クロ
ックサイクル毎にワードシリアルに出力する。以下、簡
単のため、１回の加算、乗加算は１クロックサイクルで
完了するものとし、乗加算回路６２および加減算回路６
４は、それぞれ８クロックサイクルの間に所定の乗加算
および加減算を完了する。
る。入力レジスタ６１は、周波数上のデータ〔ｃ〕を１
クロックサイクル毎にワードシリアルに入力する。
〔ｃ〕は、８個の要素からなるため、〔ｃ〕のデータ全
てが入力レジスタ６１に揃うのには８クロックサイクル
かかる。乗加算回路６２は、ステップ１の計算を行う。
中間値保持回路６３は、乗加算回路６２の演算結果を一
時的に保持する。加減算回路６４は、ステップ２の計算
を行う。出力レジスタ６５は、原データ〔ｘ〕を１クロ
ックサイクル毎にワードシリアルに出力する。以下、簡
単のため、１回の加算、乗加算は１クロックサイクルで
完了するものとし、乗加算回路６２および加減算回路６
４は、それぞれ８クロックサイクルの間に所定の乗加算
および加減算を完了する。
【００３９】ステップ１の動作の説明 ステップ１では、周波数上のデータ〔ｃ〕に対して各列
に高々４つの無理数の因子を有する式１５に示した行列
〔Ｒt 〕を乗ずる計算を行う。 ステップ１の計算式 〔ｔ〕＝〔Ｒt 〕〔ｃ〕 におけるベクトル〔ｔ〕を下記式２３に示す。
に高々４つの無理数の因子を有する式１５に示した行列
〔Ｒt 〕を乗ずる計算を行う。 ステップ１の計算式 〔ｔ〕＝〔Ｒt 〕〔ｃ〕 におけるベクトル〔ｔ〕を下記式２３に示す。
【数２３】 ステップ１の演算結果は、下記８個の式２４で示され
る。
る。
【数２４】 このステップ１の計算は、乗加算回路６２を用いて行わ
れる。乗加算回路６２は、上述した８ｘ８ＤＣＴ回路の
乗加算回路４と同一であり、乗加算器２０、２１、２２
で構成される。
れる。乗加算回路６２は、上述した８ｘ８ＤＣＴ回路の
乗加算回路４と同一であり、乗加算器２０、２１、２２
で構成される。
【００４０】図８に乗算器２０、乗算器２１および乗算
器２２を用いてステップ１の計算（ｔ0 〜ｔ7 を求める
計算）を行う際の信号処理のタイミングを説明するため
の図を示す。 （１ａ）０クロックサイクルでｃ0 を入力し、このｃ0
と係数格納領域５０ａに格納されたＡとの乗算を行い、
乗算結果（Ａ・ｃ0 ）を信号Ｓ３０として累算器４０に
出力する。そして、累算器４０は、乗算結果（Ａ・
ｃ0 ）を信号Ｓ４０として出力する。このとき信号Ｓ４
０はｔ0 となる。 （２ａ）１クロックサイクルでｃ4 を入力し、このｃ4
と係数格納領域５０ａに格納されたＡとの乗算を行い、
乗算結果（Ａ・ｃ4 ）を信号Ｓ３０として累算器４０に
出力する。そして、累算器４０は、乗算結果（Ａ・
ｃ4 ）を信号Ｓ４０として出力する。このとき信号Ｓ４
０はｔ1 となる。 （３ａ）２クロックサイクルでｃ2 を入力し、このｃ2
と係数格納領域５０ｃに格納されたＣとの乗算を行い、
乗算結果（Ｃ・ｃ2 ）を信号Ｓ３０として累算器４０に
出力する。そして、累算器４０は、乗算結果（Ｃ・
ｃ2 ）を信号Ｓ４０として出力すると同時にこの乗算結
果（Ｃ・ｃ2 ）を保持する。 （４ａ）３クロックサイクルでｃ6 を入力し、このｃ6
と係数格納領域５０ｂに格納されたＢとの負の乗算を行
い、乗算結果（−Ｂ・ｃ6 ）を信号Ｓ３０として累算器
４０に出力する。累算器４０は、この乗算結果（−Ｂ・
ｃ6 ）と２クロックサイクルで保持した乗算結果（Ｃ・
ｃ2 ）との加算を行い、加算結果（Ｃ・ｃ2 −Ｂ・
ｃ3 ）を信号Ｓ４０として出力する。このとき信号Ｓ４
０は、ｔ2 となる。 （５ａ）４クロックサイクルでｃ2 を入力し、このｃ2
と係数格納領域５０ｂに格納されたＢとの乗算を行い、
乗算結果（Ｂ・ｃ2 ）を信号Ｓ３０として累算器４０に
出力する。そして、累算器４０は、乗算結果（Ｂ・
ｃ2 ）を信号Ｓ４０として出力すると同時にこの乗算結
果（Ｂ・ｃ2 ）を保持する。 （６ａ）５クロックサイクルでｃ6 を入力し、このｃ6
と係数格納領域５０ｃに格納されたＣとの乗算を行い、
乗算結果（Ｃ・ｃ6 ）を信号Ｓ３０として累算器４０に
出力する。累算器４０は、この乗算結果（Ｃ・ｃ6 ）と
４クロックサイクルで保持した乗算結果（Ｂ・ｃ2 ）と
の加算を行い、加算結果（Ｂ・ｃ2 ＋Ｃ・ｃ6 ）を信号
Ｓ４０として出力する。このとき信号Ｓ４０は、ｔ3 と
なる。
器２２を用いてステップ１の計算（ｔ0 〜ｔ7 を求める
計算）を行う際の信号処理のタイミングを説明するため
の図を示す。 （１ａ）０クロックサイクルでｃ0 を入力し、このｃ0
と係数格納領域５０ａに格納されたＡとの乗算を行い、
乗算結果（Ａ・ｃ0 ）を信号Ｓ３０として累算器４０に
出力する。そして、累算器４０は、乗算結果（Ａ・
ｃ0 ）を信号Ｓ４０として出力する。このとき信号Ｓ４
０はｔ0 となる。 （２ａ）１クロックサイクルでｃ4 を入力し、このｃ4
と係数格納領域５０ａに格納されたＡとの乗算を行い、
乗算結果（Ａ・ｃ4 ）を信号Ｓ３０として累算器４０に
出力する。そして、累算器４０は、乗算結果（Ａ・
ｃ4 ）を信号Ｓ４０として出力する。このとき信号Ｓ４
０はｔ1 となる。 （３ａ）２クロックサイクルでｃ2 を入力し、このｃ2
と係数格納領域５０ｃに格納されたＣとの乗算を行い、
乗算結果（Ｃ・ｃ2 ）を信号Ｓ３０として累算器４０に
出力する。そして、累算器４０は、乗算結果（Ｃ・
ｃ2 ）を信号Ｓ４０として出力すると同時にこの乗算結
果（Ｃ・ｃ2 ）を保持する。 （４ａ）３クロックサイクルでｃ6 を入力し、このｃ6
と係数格納領域５０ｂに格納されたＢとの負の乗算を行
い、乗算結果（−Ｂ・ｃ6 ）を信号Ｓ３０として累算器
４０に出力する。累算器４０は、この乗算結果（−Ｂ・
ｃ6 ）と２クロックサイクルで保持した乗算結果（Ｃ・
ｃ2 ）との加算を行い、加算結果（Ｃ・ｃ2 −Ｂ・
ｃ3 ）を信号Ｓ４０として出力する。このとき信号Ｓ４
０は、ｔ2 となる。 （５ａ）４クロックサイクルでｃ2 を入力し、このｃ2
と係数格納領域５０ｂに格納されたＢとの乗算を行い、
乗算結果（Ｂ・ｃ2 ）を信号Ｓ３０として累算器４０に
出力する。そして、累算器４０は、乗算結果（Ｂ・
ｃ2 ）を信号Ｓ４０として出力すると同時にこの乗算結
果（Ｂ・ｃ2 ）を保持する。 （６ａ）５クロックサイクルでｃ6 を入力し、このｃ6
と係数格納領域５０ｃに格納されたＣとの乗算を行い、
乗算結果（Ｃ・ｃ6 ）を信号Ｓ３０として累算器４０に
出力する。累算器４０は、この乗算結果（Ｃ・ｃ6 ）と
４クロックサイクルで保持した乗算結果（Ｂ・ｃ2 ）と
の加算を行い、加算結果（Ｂ・ｃ2 ＋Ｃ・ｃ6 ）を信号
Ｓ４０として出力する。このとき信号Ｓ４０は、ｔ3 と
なる。
【００４１】次に、乗算器２１および乗算器２２を用い
てステップ１の計算を行う際の信号処理のタイミングに
ついて説明する。 （１ｂ）０クロックサイクルで乗算器２１および乗算器
２２は、それぞれｃ1を入力し、それぞれ係数格納領域
５１ｄに格納されたＧおよび係数格納領域５１ｂに格納
されたＥとの乗算を行い、乗算結果（Ｇ・ｃ1 ）および
（Ｅ・ｃ1 ）を信号Ｓ３０として累算器４０に出力す
る。累算器４０は、この乗算結果を信号Ｓ４０として出
力すると同時に保持する。 （２ｂ）１クロックサイクルで乗算器２１および乗算器
２２は、それぞれｃ3を入力し、それぞれ係数格納領域
５１ｃに格納されたＦおよび係数格納領域５１ｄに格納
されたＧとの負の乗算を行い、乗算結果（−Ｆ・ｃ3 ）
および（−Ｇ・ｃ3 ）を信号Ｓ３０として累算器４０に
出力する。累算器４０は、この乗算結果と０クロックサ
イクルで保持した乗算結果（Ｇ・ｃ1 ）および（Ｅ・ｃ
1 ）との加算を行い、この加算結果（Ｇｃ1 −Ｆｃ3 ）
および（Ｅｃ1 −Ｇｃ3 ）を出力すると同時に保持す
る。 （３ｂ）２クロックサイクルで乗算器２１および乗算器
２２は、それぞれｃ5を入力し、それぞれ係数格納領域
５１ｂに格納されたＥとの乗算および係数格納領域５１
ａに格納されたＤとの負の乗算を行い、乗算結果（Ｅｃ
5 ）および（−Ｄｃ5 ）を信号Ｓ３０として累算器４０
に出力する。累算器４０は、この乗算結果と０クロック
サイクルで保持した加算結果（Ｇｃ1 −Ｆｃ3 ）および
（Ｅｃ1−Ｇｃ3 ）との加算を行い、この加算結果（Ｇ
ｃ1 −Ｆ・ｃ3 ＋Ｅｃ5 ）および（Ｅｃ1 −Ｇ・ｃ3 −
Ｄｃ5 ）を出力すると同時に保持する。 （４ｂ）３クロックサイクルで乗算器２１および乗算器
２２は、それぞれｃ7を入力し、それぞれ係数格納領域
５１ａに格納されたＤおよび係数格納領域５１ｃに格納
されたＦとの負の乗算を行い、乗算結果（−Ｄｃ7 ）お
よび（−Ｆｃ7）を信号Ｓ３０として累算器４０に出力
する。累算器４０は、この乗算結果と２クロックサイク
ルで保持した加算結果（Ｇｃ1 −Ｆ・ｃ3 ＋Ｅｃ5 ）お
よび（Ｅｃ1 −Ｇ・ｃ3 −Ｄｃ5 ）との加算を行い、加
算結果（Ｇｃ1 −Ｆ・ｃ3 ＋Ｅｃ 5 −Ｄｃ7 ）および
（Ｅｃ1 −Ｇ・ｃ3 −Ｄｃ5 −Ｆｃ7 ）を信号Ｓ４０と
して出力する。このとき（Ｇｃ1 −Ｆ・ｃ3 ＋Ｅｃ5 −
Ｄｃ7 ）および（Ｅｃ1 −Ｇ・ｃ3 −Ｄｃ5 −Ｆｃ7 ）
はそれぞれｔ4 およびｔ6 となる。 （５ｂ）クロックサイクル４〜クロックサイクル７で
は、乗算器２１および乗算器２２は、それぞれクロック
サイクル４でｃ1 を入力し、クロックサイクル５でｃ3
を入力し、クロックサイクル６でｃ5 を入力し、クロッ
クサイクル７でｃ7 を入力して、上述の（１ｂ）〜（４
ｂ）と同様の計算を行い、ｔ5 （Ｆｃ1 −Ｄｃ3 ＋Ｇｃ
5 ＋Ｅｃ7 ）およびｔ7 （Ｄｃ1 ＋Ｅｃ3 ＋Ｆｃ5 −Ｇ
ｃ7 ）を信号Ｓ４０として出力する。このように、ベク
トル〔ｔ〕の８要素（ｔ0 〜ｔ7 ）は、７クロックサイ
クルで中間値保持回路３に出力される。
てステップ１の計算を行う際の信号処理のタイミングに
ついて説明する。 （１ｂ）０クロックサイクルで乗算器２１および乗算器
２２は、それぞれｃ1を入力し、それぞれ係数格納領域
５１ｄに格納されたＧおよび係数格納領域５１ｂに格納
されたＥとの乗算を行い、乗算結果（Ｇ・ｃ1 ）および
（Ｅ・ｃ1 ）を信号Ｓ３０として累算器４０に出力す
る。累算器４０は、この乗算結果を信号Ｓ４０として出
力すると同時に保持する。 （２ｂ）１クロックサイクルで乗算器２１および乗算器
２２は、それぞれｃ3を入力し、それぞれ係数格納領域
５１ｃに格納されたＦおよび係数格納領域５１ｄに格納
されたＧとの負の乗算を行い、乗算結果（−Ｆ・ｃ3 ）
および（−Ｇ・ｃ3 ）を信号Ｓ３０として累算器４０に
出力する。累算器４０は、この乗算結果と０クロックサ
イクルで保持した乗算結果（Ｇ・ｃ1 ）および（Ｅ・ｃ
1 ）との加算を行い、この加算結果（Ｇｃ1 −Ｆｃ3 ）
および（Ｅｃ1 −Ｇｃ3 ）を出力すると同時に保持す
る。 （３ｂ）２クロックサイクルで乗算器２１および乗算器
２２は、それぞれｃ5を入力し、それぞれ係数格納領域
５１ｂに格納されたＥとの乗算および係数格納領域５１
ａに格納されたＤとの負の乗算を行い、乗算結果（Ｅｃ
5 ）および（−Ｄｃ5 ）を信号Ｓ３０として累算器４０
に出力する。累算器４０は、この乗算結果と０クロック
サイクルで保持した加算結果（Ｇｃ1 −Ｆｃ3 ）および
（Ｅｃ1−Ｇｃ3 ）との加算を行い、この加算結果（Ｇ
ｃ1 −Ｆ・ｃ3 ＋Ｅｃ5 ）および（Ｅｃ1 −Ｇ・ｃ3 −
Ｄｃ5 ）を出力すると同時に保持する。 （４ｂ）３クロックサイクルで乗算器２１および乗算器
２２は、それぞれｃ7を入力し、それぞれ係数格納領域
５１ａに格納されたＤおよび係数格納領域５１ｃに格納
されたＦとの負の乗算を行い、乗算結果（−Ｄｃ7 ）お
よび（−Ｆｃ7）を信号Ｓ３０として累算器４０に出力
する。累算器４０は、この乗算結果と２クロックサイク
ルで保持した加算結果（Ｇｃ1 −Ｆ・ｃ3 ＋Ｅｃ5 ）お
よび（Ｅｃ1 −Ｇ・ｃ3 −Ｄｃ5 ）との加算を行い、加
算結果（Ｇｃ1 −Ｆ・ｃ3 ＋Ｅｃ 5 −Ｄｃ7 ）および
（Ｅｃ1 −Ｇ・ｃ3 −Ｄｃ5 −Ｆｃ7 ）を信号Ｓ４０と
して出力する。このとき（Ｇｃ1 −Ｆ・ｃ3 ＋Ｅｃ5 −
Ｄｃ7 ）および（Ｅｃ1 −Ｇ・ｃ3 −Ｄｃ5 −Ｆｃ7 ）
はそれぞれｔ4 およびｔ6 となる。 （５ｂ）クロックサイクル４〜クロックサイクル７で
は、乗算器２１および乗算器２２は、それぞれクロック
サイクル４でｃ1 を入力し、クロックサイクル５でｃ3
を入力し、クロックサイクル６でｃ5 を入力し、クロッ
クサイクル７でｃ7 を入力して、上述の（１ｂ）〜（４
ｂ）と同様の計算を行い、ｔ5 （Ｆｃ1 −Ｄｃ3 ＋Ｇｃ
5 ＋Ｅｃ7 ）およびｔ7 （Ｄｃ1 ＋Ｅｃ3 ＋Ｆｃ5 −Ｇ
ｃ7 ）を信号Ｓ４０として出力する。このように、ベク
トル〔ｔ〕の８要素（ｔ0 〜ｔ7 ）は、７クロックサイ
クルで中間値保持回路３に出力される。
【００４２】もし、乗加算器２０、２１、２２の計算速
度が遅く、１クロックサイクルで乗加算を行えない場合
には、計算時間がパイプラインの乱れなく動作させる許
容時間（８クロックサイクル）内にするため、上述の８
ｘ８ＤＣＴ回路と同様に、それぞれ複数の乗加算器２
０、２１、２２を用いて計算を行えばよい。
度が遅く、１クロックサイクルで乗加算を行えない場合
には、計算時間がパイプラインの乱れなく動作させる許
容時間（８クロックサイクル）内にするため、上述の８
ｘ８ＤＣＴ回路と同様に、それぞれ複数の乗加算器２
０、２１、２２を用いて計算を行えばよい。
【００４３】ステップ２の動作の説明 ステップ２では、ステップ１の出力（ｔ0 〜ｔ7 ）に対
して、係数が１、−１または０である式１６に示した定
数行列〔Ｑt 〕との乗算を行う。 ステップ２の計算式 〔ｘ〕＝１／２×〔Ｑt 〕〔ｔ〕 の演算結果は、下記８個の式２５で示される。
して、係数が１、−１または０である式１６に示した定
数行列〔Ｑt 〕との乗算を行う。 ステップ２の計算式 〔ｘ〕＝１／２×〔Ｑt 〕〔ｔ〕 の演算結果は、下記８個の式２５で示される。
【数２５】 ステップ２の計算式において、〔Ｑt 〕〔ｔ〕の計算結
果は最終的に１／２倍しているが、これは〔Ｑt 〕
〔ｔ〕の出力を２ビット右シフトすればよいので、回路
的には特に計算回路は必要ない。
果は最終的に１／２倍しているが、これは〔Ｑt 〕
〔ｔ〕の出力を２ビット右シフトすればよいので、回路
的には特に計算回路は必要ない。
【００４４】図９に加減算回路６４の基本回路を組み合
わせて処理を行う加減算回路２の信号処理概念図を示
す。また、図１０に加減算回路６４を用いてステップ２
の計算を行う際の信号処理のタイミングを説明するため
の図を示す。図９に示すようにベクトル〔ｘ〕の８要素
（ｘ0 〜ｘ7 ）を求めるには乗加算回路６４を７回使用
するため、１つの加減算回路６４を用いて計算を行う場
合には、図１０に示すようにベクトル〔ｘ〕の８要素は
７クロックサイクルで中間値保持回路６３に出力され
る。
わせて処理を行う加減算回路２の信号処理概念図を示
す。また、図１０に加減算回路６４を用いてステップ２
の計算を行う際の信号処理のタイミングを説明するため
の図を示す。図９に示すようにベクトル〔ｘ〕の８要素
（ｘ0 〜ｘ7 ）を求めるには乗加算回路６４を７回使用
するため、１つの加減算回路６４を用いて計算を行う場
合には、図１０に示すようにベクトル〔ｘ〕の８要素は
７クロックサイクルで中間値保持回路６３に出力され
る。
【００４５】つまり、加減算回路６４は、 （１）０クロックサイクルで１対の第１段の加算器１１
ａ’および減算器１２ａ’を用いて入力ｔ0 とｔ1 との
加算および減算を行い、加算器１１ａ’は、加算結果
（ｔ0 ＋ｔ1 ）を出力し、減算器１２ａ’は、減算結果
（ｔ0 −ｔ1 ）を出力する。 （２）１クロックサイクルで１対の第２段の加算器１１
ｂ’および減算器１２ｂ’を用いて入力（ｔ0 ＋ｔ1 ）
とｔ3 との加算および減算を行い、加算器１１ｂ’は、
加算結果（ｔ0 ＋ｔ1 ＋ｔ3 ）を出力し、減算器１２
ｂ’は、減算結果（ｔ0 ＋ｔ1 −ｔ3 ）を出力する。 （３）２クロックサイクルで１対の第３段の加算器１１
ｃ’および減算器１２ｃ’を用いて入力（ｔ0 −ｔ1 ）
とｔ2 との加算および減算を行い、加算器１１ｃ’は、
加算結果（ｔ0 −ｔ1 ＋ｔ2 ）を出力し、減算器１２
ｃ’は、減算結果（ｔ0 −ｔ1 −ｔ2 ）を出力する。 （４）３クロックサイクルで１対の第４段の加算器１１
ｄ’および減算器１２ｄ’を用いて入力（ｔ0 ＋ｔ1 ＋
ｔ3 ）とｔ7 との加算および減算を行い、加算器１１
ｄ’は、加算結果（ｔ0 ＋ｔ1 ＋ｔ7 ＝ｘ0 ）を出力
し、減算器１２ｄ’は、減算結果（ｔ0 ＋ｔ1 −ｔ7 ＝
ｘ7 ）を出力する。 （５）４クロックサイクルで１対の第５段の加算器１１
ｅ’および減算器１２ｅ’を用いて入力（ｔ0 −ｔ1 ＋
ｔ2 ）とｔ6 との加算および減算を行い、加算器１１
ｅ’は、加算結果（ｔ0 −ｔ1 ＋ｔ2 ＋ｔ6 ＝ｘ1 ）を
出力し、減算器１２ｅ’は、減算結果（ｔ0 −ｔ1 ＋ｔ
2 −ｔ6 ＝ｘ6 ）を出力する。 （６）５クロックサイクルで１対の第７段の加算器１１
ｇ’および減算器１２ｇ’を用いて入力（ｔ0 ＋ｔ1 −
ｔ3 ）とｔ4 との加算および減算を行い、加算器１１ｇ
は、加算結果（ｔ0 ＋ｔ1 −ｔ3 ＋ｔ4 ＝ｘ3 ）を出力
し、減算器１２ｇは、減算結果（ｔ0 ＋ｔ1 −ｔ3 −ｔ
4 ＝ｘ4 ）を出力する。 （７）６クロックサイクルで１対の第６段の加算器１１
ｆ’および減算器１２ｆ’を用いて入力（ｔ0 −ｔ1 −
ｔ2 ）とｔ5 との加算および減算を行い、加算器１１
ｆ’は、加算結果（ｔ0 −ｔ1 −ｔ2 ＋ｔ5 ＝ｘ2 ）を
出力し、減算器１２ｆ’は、減算結果（ｔ0 −ｔ1 −ｔ
2 −ｔ5 ＝ｘ5 ）を出力する。このように原データ
〔ｘ〕の８要素（ｓ0 〜ｓ7 ）は、７クロックサイクル
で出力レジスタ６５に出力される。
ａ’および減算器１２ａ’を用いて入力ｔ0 とｔ1 との
加算および減算を行い、加算器１１ａ’は、加算結果
（ｔ0 ＋ｔ1 ）を出力し、減算器１２ａ’は、減算結果
（ｔ0 −ｔ1 ）を出力する。 （２）１クロックサイクルで１対の第２段の加算器１１
ｂ’および減算器１２ｂ’を用いて入力（ｔ0 ＋ｔ1 ）
とｔ3 との加算および減算を行い、加算器１１ｂ’は、
加算結果（ｔ0 ＋ｔ1 ＋ｔ3 ）を出力し、減算器１２
ｂ’は、減算結果（ｔ0 ＋ｔ1 −ｔ3 ）を出力する。 （３）２クロックサイクルで１対の第３段の加算器１１
ｃ’および減算器１２ｃ’を用いて入力（ｔ0 −ｔ1 ）
とｔ2 との加算および減算を行い、加算器１１ｃ’は、
加算結果（ｔ0 −ｔ1 ＋ｔ2 ）を出力し、減算器１２
ｃ’は、減算結果（ｔ0 −ｔ1 −ｔ2 ）を出力する。 （４）３クロックサイクルで１対の第４段の加算器１１
ｄ’および減算器１２ｄ’を用いて入力（ｔ0 ＋ｔ1 ＋
ｔ3 ）とｔ7 との加算および減算を行い、加算器１１
ｄ’は、加算結果（ｔ0 ＋ｔ1 ＋ｔ7 ＝ｘ0 ）を出力
し、減算器１２ｄ’は、減算結果（ｔ0 ＋ｔ1 −ｔ7 ＝
ｘ7 ）を出力する。 （５）４クロックサイクルで１対の第５段の加算器１１
ｅ’および減算器１２ｅ’を用いて入力（ｔ0 −ｔ1 ＋
ｔ2 ）とｔ6 との加算および減算を行い、加算器１１
ｅ’は、加算結果（ｔ0 −ｔ1 ＋ｔ2 ＋ｔ6 ＝ｘ1 ）を
出力し、減算器１２ｅ’は、減算結果（ｔ0 −ｔ1 ＋ｔ
2 −ｔ6 ＝ｘ6 ）を出力する。 （６）５クロックサイクルで１対の第７段の加算器１１
ｇ’および減算器１２ｇ’を用いて入力（ｔ0 ＋ｔ1 −
ｔ3 ）とｔ4 との加算および減算を行い、加算器１１ｇ
は、加算結果（ｔ0 ＋ｔ1 −ｔ3 ＋ｔ4 ＝ｘ3 ）を出力
し、減算器１２ｇは、減算結果（ｔ0 ＋ｔ1 −ｔ3 −ｔ
4 ＝ｘ4 ）を出力する。 （７）６クロックサイクルで１対の第６段の加算器１１
ｆ’および減算器１２ｆ’を用いて入力（ｔ0 −ｔ1 −
ｔ2 ）とｔ5 との加算および減算を行い、加算器１１
ｆ’は、加算結果（ｔ0 −ｔ1 −ｔ2 ＋ｔ5 ＝ｘ2 ）を
出力し、減算器１２ｆ’は、減算結果（ｔ0 −ｔ1 −ｔ
2 −ｔ5 ＝ｘ5 ）を出力する。このように原データ
〔ｘ〕の８要素（ｓ0 〜ｓ7 ）は、７クロックサイクル
で出力レジスタ６５に出力される。
【００４６】もし、加減算回路６４の加算器１１および
減算器１２の計算速度が遅く、１クロックサイクルで加
減算が完了しない場合は、計算時間をパイプラインを乱
れなく動作させる許容時間（８クロックサイクル）内に
するために、８ｘ８ＤＣＴ回路の加減算回路２の場合と
同様に、加減算回路６４を複数の単位回路（１対の加算
器１１および減算器１２で構成される）で構成すればよ
い。
減算器１２の計算速度が遅く、１クロックサイクルで加
減算が完了しない場合は、計算時間をパイプラインを乱
れなく動作させる許容時間（８クロックサイクル）内に
するために、８ｘ８ＤＣＴ回路の加減算回路２の場合と
同様に、加減算回路６４を複数の単位回路（１対の加算
器１１および減算器１２で構成される）で構成すればよ
い。
【００４７】このように、本発明の８ｘ８ＩＤＣＴ回路
では、８ｘ８ＩＤＣＴの計算を行う際に、原データ
〔Ｘ〕の各列の８個の要素からなるベクトル〔ｘ〕を、
周波数上のデータ〔Ｃ〕の各列の８個の要素からなるベ
クトル〔ｃ〕に対して上述のステップ１およびステップ
２の２つの処理を行うことで計算し、この計算を〔Ｃ〕
の８列についてそれぞれ行うことで６４個の要素からな
る原データ〔Ｘ〕を計算する。ベクトル〔ｘ〕の各列の
８要素を求める際に必要な乗算回数は、ステップ１で行
う２２回のみであるため、原データ〔Ｘ〕（６４要素）
を求める際に必要な乗算回数は、２２回×８列＝１７６
回のみである。このように、本発明の８次ＩＤＣＴ装置
では、従来の８次ＩＤＣＴ装置に比べて乗算回数を８０
回も少なくすることができ、乗加算が１クロックサイク
ルで完了する場合には、乗加算器は、乗加算器２０、２
１、２２の３つを用いればよく、回路構成が簡単にな
る。また、無理数を含む演算の数が低減されるため、無
理数の近似を行う際に生ずる誤差の累積を低減すること
ができる。
では、８ｘ８ＩＤＣＴの計算を行う際に、原データ
〔Ｘ〕の各列の８個の要素からなるベクトル〔ｘ〕を、
周波数上のデータ〔Ｃ〕の各列の８個の要素からなるベ
クトル〔ｃ〕に対して上述のステップ１およびステップ
２の２つの処理を行うことで計算し、この計算を〔Ｃ〕
の８列についてそれぞれ行うことで６４個の要素からな
る原データ〔Ｘ〕を計算する。ベクトル〔ｘ〕の各列の
８要素を求める際に必要な乗算回数は、ステップ１で行
う２２回のみであるため、原データ〔Ｘ〕（６４要素）
を求める際に必要な乗算回数は、２２回×８列＝１７６
回のみである。このように、本発明の８次ＩＤＣＴ装置
では、従来の８次ＩＤＣＴ装置に比べて乗算回数を８０
回も少なくすることができ、乗加算が１クロックサイク
ルで完了する場合には、乗加算器は、乗加算器２０、２
１、２２の３つを用いればよく、回路構成が簡単にな
る。また、無理数を含む演算の数が低減されるため、無
理数の近似を行う際に生ずる誤差の累積を低減すること
ができる。
【００４８】上述の実施例では、８ｘ８ＤＣＴ変換を行
う８ｘ８ＤＣＴ回路および８ｘ８ＩＤＣＴ変換を行う８
ｘ８ＩＤＣＴ回路について例示したが、本発明のＤＣＴ
回路およびＩＤＣＴ回路は、８ｘ８ＤＣＴおよび８ｘ８
ＩＤＣＴを行う回路に限定されず、たとえば、４ｘ４Ｄ
ＣＴおよび４ｘ４ＩＤＣＴ、４ｘ８ＤＣＴおよび４ｘ８
ＩＤＣＴを行う回路であってもよい。また、上述の実施
例では、８ｘ８離散コサイン変換および８ｘ８離散コサ
イン逆変換の式を行列分解し、この計算を分解された行
列に応じた演算を、たとえば、半導体デバイスとして形
成した電子回路によって実現する、あるいは、上述した
計算方法に応じたプログラムを組み、このプログラムを
マイクロコンピュータを用いたコンピュータソフトウェ
アで実行させ、さらにまた上述した演算をＤＳＰ等で行
わせることができる。このように上述した８ｘ８離散コ
サイン変換回路および８ｘ８離散コサイン逆変換回路の
実現方法は任意にすることができる。
う８ｘ８ＤＣＴ回路および８ｘ８ＩＤＣＴ変換を行う８
ｘ８ＩＤＣＴ回路について例示したが、本発明のＤＣＴ
回路およびＩＤＣＴ回路は、８ｘ８ＤＣＴおよび８ｘ８
ＩＤＣＴを行う回路に限定されず、たとえば、４ｘ４Ｄ
ＣＴおよび４ｘ４ＩＤＣＴ、４ｘ８ＤＣＴおよび４ｘ８
ＩＤＣＴを行う回路であってもよい。また、上述の実施
例では、８ｘ８離散コサイン変換および８ｘ８離散コサ
イン逆変換の式を行列分解し、この計算を分解された行
列に応じた演算を、たとえば、半導体デバイスとして形
成した電子回路によって実現する、あるいは、上述した
計算方法に応じたプログラムを組み、このプログラムを
マイクロコンピュータを用いたコンピュータソフトウェ
アで実行させ、さらにまた上述した演算をＤＳＰ等で行
わせることができる。このように上述した８ｘ８離散コ
サイン変換回路および８ｘ８離散コサイン逆変換回路の
実現方法は任意にすることができる。
【００４９】
【発明の効果】本発明のＤＣＴ回路によれば、離散コサ
イン変換の行列を因子が１、０または−１の定数行列
（〔Ｑ〕）と、離散コサイン変換の行列よりは無理数の
数が少ない行列（〔Ｒ〕）とに行列分解して、加減算回
路を用いて行列形式のデータに対して定数行列〔Ｑ〕と
の内積演算に相当する加減算を行い、乗加算回路を用い
て加減算回路の演算結果に対して行列〔Ｒ〕との内積演
算に相当する乗加算を行うため、乗加算回路における乗
算は、行列形式のデータに対して離散コサイン変換の行
列との乗算を行う場合に比べて乗算回数を少なくするこ
とができる。そのため、無理数を含む演算の数を削減す
ることができ計算結果の精度が向上することができる。
また、乗算器の数を削減でき回路構成が簡単となり、回
路規模を縮小することができる。また、無理数を含む演
算の数が低減されるため、無理数の近似を行う際に生ず
る誤差の累積を低減することができる。また、本発明の
８次ＩＤＣＴ装置によれば、離散コサイン逆変換の行列
を離散コサイン変換の行列よりは無理数の数が少ない行
列（〔Ｒt 〕）と、因子が１、０または−１の定数行列
（〔Ｑt 〕）とに行列分解して、乗加算回路を用いて加
減算回路の演算結果に対して行列〔Ｒt 〕との内積演算
に相当する乗加算を行い、加減算回路を用いて行列形式
のデータに対して定数行列〔Ｑt 〕との内積演算に相当
する加減算を行うため、乗加算回路における乗算は、行
列形式のデータに対して離散コサイン逆変換の行列との
乗算を行う場合に比べて乗算回数を少なくすることがで
きる。そのため、無理数を含む演算の数を削減すること
ができ計算結果の精度が向上することができる。また、
乗算器の数を削減でき回路構成が簡単となり、回路規模
を縮小することができる。また、無理数を含む演算の数
が低減されるため、無理数の近似を行う際に生ずる誤差
の累積を低減することができる。
イン変換の行列を因子が１、０または−１の定数行列
（〔Ｑ〕）と、離散コサイン変換の行列よりは無理数の
数が少ない行列（〔Ｒ〕）とに行列分解して、加減算回
路を用いて行列形式のデータに対して定数行列〔Ｑ〕と
の内積演算に相当する加減算を行い、乗加算回路を用い
て加減算回路の演算結果に対して行列〔Ｒ〕との内積演
算に相当する乗加算を行うため、乗加算回路における乗
算は、行列形式のデータに対して離散コサイン変換の行
列との乗算を行う場合に比べて乗算回数を少なくするこ
とができる。そのため、無理数を含む演算の数を削減す
ることができ計算結果の精度が向上することができる。
また、乗算器の数を削減でき回路構成が簡単となり、回
路規模を縮小することができる。また、無理数を含む演
算の数が低減されるため、無理数の近似を行う際に生ず
る誤差の累積を低減することができる。また、本発明の
８次ＩＤＣＴ装置によれば、離散コサイン逆変換の行列
を離散コサイン変換の行列よりは無理数の数が少ない行
列（〔Ｒt 〕）と、因子が１、０または−１の定数行列
（〔Ｑt 〕）とに行列分解して、乗加算回路を用いて加
減算回路の演算結果に対して行列〔Ｒt 〕との内積演算
に相当する乗加算を行い、加減算回路を用いて行列形式
のデータに対して定数行列〔Ｑt 〕との内積演算に相当
する加減算を行うため、乗加算回路における乗算は、行
列形式のデータに対して離散コサイン逆変換の行列との
乗算を行う場合に比べて乗算回数を少なくすることがで
きる。そのため、無理数を含む演算の数を削減すること
ができ計算結果の精度が向上することができる。また、
乗算器の数を削減でき回路構成が簡単となり、回路規模
を縮小することができる。また、無理数を含む演算の数
が低減されるため、無理数の近似を行う際に生ずる誤差
の累積を低減することができる。
【図１】本発明の８ｘ８ＤＣＴ回路の回路構成を示す図
である。
である。
【図２】本発明の８ｘ８ＤＣＴ回路の加減算回路２の基
本構成図である。
本構成図である。
【図３】本発明の８ｘ８ＤＣＴ回路の加減算回路２を用
いてステップ１の計算を行う際の信号処理概念図であ
る。
いてステップ１の計算を行う際の信号処理概念図であ
る。
【図４】加減算回路２の信号処理のタイミングを説明す
るための図である。
るための図である。
【図５】本発明の８ｘ８ＤＣＴ回路の乗加算回路４の回
路構成を示す図である。
路構成を示す図である。
【図６】本発明の８ｘ８ＤＣＴ回路の乗加算回路４を用
いてステップ２の計算を行う際の信号処理のタイミング
を説明するための図である。
いてステップ２の計算を行う際の信号処理のタイミング
を説明するための図である。
【図７】本発明の８ｘ８ＩＤＣＴ回路の回路構成を示す
図である。
図である。
【図８】本発明の８ｘ８ＩＤＣＴ回路の乗加算回路６２
を用いてステップ１の計算を行う際の信号処理のタイミ
ングを説明するための図である。
を用いてステップ１の計算を行う際の信号処理のタイミ
ングを説明するための図である。
【図９】本発明の８次ＩＤＣＴ装置のステップ２の計算
のシグナルフローグラフを示す図である。
のシグナルフローグラフを示す図である。
【図１０】本発明の８ｘ８ＩＤＣＴ回路の加減算回路６
４を用いてステップ２の計算を行う際の信号処理概念図
である。
４を用いてステップ２の計算を行う際の信号処理概念図
である。
１、６１・・・入力レジスタ ２、６４・・・加減算回路 ３、６３・・・中間値保持回路 ４、６２・・・乗加算回路 ５、６５・・・出力レジスタ １１・・・・・加算器 １２・・・・・減算器 ２０、２１、２２・・乗加算器 ３０・・・・・乗算器 ４０・・・・・累算器 ５０、５１・・係数格納メモリ
Claims (10)
- 【請求項１】 因子が＋１、−１または０である第１の
定数行列（〔Ｑ〕）と、８ｘ８離散コサイン変換によっ
て規定される無理数を含む第２の行列（〔Ｒ〕）とを順
次、行列形式の入力データに行列演算を行う８ｘ８離散
コサイン変換回路であって、 前記第１の定数行列〔Ｑ〕と、行列形式の入力データと
の内積に相当する加減算を行う加減算回路と、 前記第２の行列〔Ｒ〕と、上記加減算回路における演算
結果との内積演算に相当する乗加算を行う乗加算回路と
を有する８ｘ８離散コサイン変換回路。 - 【請求項２】 前記第１の定数行列〔Ｑ〕は、 【数１】 で定義され、 前記加減算回路は、 １または複数個の加算器および減算器で構成され、 行列形式の入力データとの内積に相当する加減算を行う
ことを特徴とする請求項１記載の８ｘ８離散コサイン変
換回路。 - 【請求項３】 前記加減算回路は、 第１の入力と第２の入力との加算を行う加算器と、第１
の入力から第２の入力を減算する減算器との単位回路を
有し、 １または複数の上記単位回路の組合せによって上記演算
を行うように構成された請求項２記載の８ｘ８離散コサ
イン変換回路。 - 【請求項４】 前記第２の行列〔Ｒ〕は、 【数２】 で定義され、 前記乗加算回路は、 乗算器と、係数保持回路と、累算器とで構成され、 係数保持回路は、所定の係数を記録し、 乗算器は、入力と係数保持回路に記録された係数との乗
算を行い、乗算結果を累算器に出力し、 累算器は、乗算器から入力した乗算結果を保持するとと
もに、この乗算結果と前回に保持した乗算結果との加減
算を行うことを特徴とする請求項３記載の８ｘ８離散コ
サイン変換回路。 - 【請求項５】 ８ｘ８離散コサイン変換によって規定さ
れる無理数を含む行列（〔Ｒ〕）の転置行列である第１
の定数行列（〔Ｒt 〕）と、因子が＋１、−１または０
である定数行列（〔Ｑ〕）の転置行列である第２の定数
行列（〔Ｑt〕）とを順次、行列形式の入力データに行
列演算を行う８ｘ８離散コサイン逆変換回路であって、 前記第１の行列〔Ｒt 〕と、行列形式の入力データとの
内積に相当する乗加算を行う乗加算回路と、 前記第２の定数行列〔Ｑt 〕と、上記乗加算回路におけ
る演算結果との内積演算に相当する加減算を行う加減算
回路とを有する８ｘ８離散コサイン逆変換回路。 - 【請求項６】 前記第２の定数行列〔Ｑt 〕は、 【数３】 で定義され、 前記加減算回路は、 １または複数個の加算器および減算器で構成され、 行列形式の入力データとの内積に相当する加減算を行う
ことを特徴とする請求項５記載の８ｘ８離散コサイン逆
変換回路。 - 【請求項７】 前記加減算回路は、 第１の入力と第２の入力との加算を行う加算器と、第１
の入力から第２の入力を減算する減算器との単位回路を
有し、 １または複数の上記単位回路の組合せによって上記演算
を行うように構成された請求項６記載の８ｘ８離散コサ
イン逆変換回路。 - 【請求項８】前記第１の行列〔Ｒt 〕は、 【数４】 で定義され、 前記乗加算回路は、 乗算器と、係数保持回路と、累算器とで構成され、 係数保持回路は、所定の係数を記録し、 乗算器は、入力と係数保持回路に記録された係数との乗
算を行い、乗算結果を累算器に出力し、 累算器は、乗算器から入力した乗算結果を保持するとと
もに、この乗算結果と前回に保持した乗算結果との加減
算を行うことを特徴とする請求項７記載の８ｘ８離散コ
サイン逆変換回路。 - 【請求項９】 因子が＋１、−１または０である第１の
定数行列（〔Ｑ〕）と、離散コサイン変換によって規定
される無理数を含む第２の行列（〔Ｒ〕）とを順次、行
列形式のデータに行列演算を行う離散コサイン変換回路
であって、 加減算回路と、乗加算回路とを有し、 加減算回路は、前記第１の定数行列〔Ｑ〕と、行列形式
の入力データとの内積に相当する加減算を行い、 乗加算回路は、前記第２の行列〔Ｒ〕と、上記加減算回
路における演算結果との内積演算に相当する乗加算を行
う、 離散コサイン変換回路。 - 【請求項１０】 離散コサイン変換によって規定される
無理数を含む行列（〔Ｒ〕）の転置行列である第１の定
数行列（〔Ｒt 〕）と、因子が＋１、−１または０であ
る定数行列（〔Ｑ〕）の転置行列である第２の定数行列
（〔Ｑt 〕）とを順次、行列形式のデータに行列演算を
行う離散コサイン逆変換回路であって、 乗加算回路と、加減算回路とを有し、 乗加算回路は、前記第１の行列〔Ｒt 〕と、行列形式の
入力データとの内積に相当する乗加算を行い、 加減算回路は、前記第２の定数行列〔Ｑt 〕と、上記乗
加算回路における演算結果との内積演算に相当する加減
算を行う、 離散コサイン逆変換回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4273738A JPH06103301A (ja) | 1992-09-17 | 1992-09-17 | ８ｘ８離散コサイン変換回路および８ｘ８離散コサイン逆変換回路 |
| US08/115,756 US5629882A (en) | 1992-09-17 | 1993-09-03 | Discrete cosine transformation system and inverse discrete cosine transformation system, having simple structure and operable at high speed |
| EP93402264A EP0588726B1 (en) | 1992-09-17 | 1993-09-17 | Discrete cosine transformation system and method and inverse discrete cosine transformation system and method, having simple structure and operable at high speed |
| DE69329962T DE69329962T2 (de) | 1992-09-17 | 1993-09-17 | System und Verfahren für die diskrete Cosinus-Transformation und für die inverse diskrete Cosinus-Transformation mit einfacher Struktur und mit hoher Betriebsgeschwindigkeit |
| US08/552,497 US5621676A (en) | 1992-09-17 | 1995-11-09 | Discrete cosine transformation system and inverse discrete cosine transformation system, having simple structure and operable at high speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4273738A JPH06103301A (ja) | 1992-09-17 | 1992-09-17 | ８ｘ８離散コサイン変換回路および８ｘ８離散コサイン逆変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103301A true JPH06103301A (ja) | 1994-04-15 |
Family
ID=17531882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4273738A Pending JPH06103301A (ja) | 1992-09-17 | 1992-09-17 | ８ｘ８離散コサイン変換回路および８ｘ８離散コサイン逆変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5629882A (ja) |
| EP (1) | EP0588726B1 (ja) |
| JP (1) | JPH06103301A (ja) |
| DE (1) | DE69329962T2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336180B1 (en) | 1997-04-30 | 2002-01-01 | Canon Kabushiki Kaisha | Method, apparatus and system for managing virtual memory with virtual-physical mapping |
| EP0714212A3 (en) * | 1994-11-21 | 1999-03-31 | SICAN, GESELLSCHAFT FÜR SILIZIUM-ANWENDUNGEN UND CAD/CAT NIEDERSACHSEN mbH | Video decoder using concurrent processing and resource sharing |
| JPH08235159A (ja) * | 1994-12-06 | 1996-09-13 | Matsushita Electric Ind Co Ltd | 逆コサイン変換装置 |
| JP3577134B2 (ja) * | 1995-05-29 | 2004-10-13 | シャープ株式会社 | データ処理装置 |
| JP2914226B2 (ja) * | 1995-06-16 | 1999-06-28 | 日本電気株式会社 | 可逆変換を可能にするディジタル信号の変換符号化方式 |
| JP3274593B2 (ja) | 1995-09-27 | 2002-04-15 | 日本電気株式会社 | 可逆変換可能な変換装置及び逆変換装置 |
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