JPH04307662A - 離散コサイン変換装置および逆離散コサイン変換装置 - Google Patents
離散コサイン変換装置および逆離散コサイン変換装置Info
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- JPH04307662A JPH04307662A JP3072662A JP7266291A JPH04307662A JP H04307662 A JPH04307662 A JP H04307662A JP 3072662 A JP3072662 A JP 3072662A JP 7266291 A JP7266291 A JP 7266291A JP H04307662 A JPH04307662 A JP H04307662A
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- 230000015654 memory Effects 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 239000011159 matrix material Substances 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 3
- 230000009466 transformation Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
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- 230000006870 function Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は離散コサイン変換装置と
逆離散コサイン変換装置に関する。
逆離散コサイン変換装置に関する。
【０００２】
【従来の技術】一般に、Ｎ次の離散コサイン変換（以下
、ＤＣＴと記す）と逆離散コサイン変換（以下、ＩＤＣ
Ｔと記す）を実行するＤＣＴ装置とＩＤＣＴ装置は、Ｎ
×ＮのＤＣＴまたはＩＤＣＴ変換行列とＮ次の入力デー
タベクトルの乗算を行う装置であり、例えば図４に示す
ようにＮを８とした場合、８個のデータからなる入力デ
ータベクトルが入力される入力端子４００に、変換行列
の行方向の８個のＤＣＴまたはＩＤＣＴ変換係数と入力
データの積和演算を行う同一構成の８個の積和演算器４
１０，４１１，４１２，…，４１７を並列に接続し、変
換結果である積和演算データを選択器４８０で順次選択
して出力端子４８１に出力する。積和演算器４１０は、
積和演算器の入力端子４１８から入力される入力データ
と係数メモリ４２０から読み出されたＤＣＴまたはＩＤ
ＣＴ変換係数を乗算器４３０で乗算して、その出力デー
タとレジスタ４５０の出力データを加算器４６０で加算
して累算結果をレジスタ４５０に格納する。積和演算が
終了するとレジスタ４５０の積和演算データをレジスタ
４７０に格納する。積和演算が終了するとレジスタ４５
０の積和演算データをレジスタ４７０に格納する。
、ＤＣＴと記す）と逆離散コサイン変換（以下、ＩＤＣ
Ｔと記す）を実行するＤＣＴ装置とＩＤＣＴ装置は、Ｎ
×ＮのＤＣＴまたはＩＤＣＴ変換行列とＮ次の入力デー
タベクトルの乗算を行う装置であり、例えば図４に示す
ようにＮを８とした場合、８個のデータからなる入力デ
ータベクトルが入力される入力端子４００に、変換行列
の行方向の８個のＤＣＴまたはＩＤＣＴ変換係数と入力
データの積和演算を行う同一構成の８個の積和演算器４
１０，４１１，４１２，…，４１７を並列に接続し、変
換結果である積和演算データを選択器４８０で順次選択
して出力端子４８１に出力する。積和演算器４１０は、
積和演算器の入力端子４１８から入力される入力データ
と係数メモリ４２０から読み出されたＤＣＴまたはＩＤ
ＣＴ変換係数を乗算器４３０で乗算して、その出力デー
タとレジスタ４５０の出力データを加算器４６０で加算
して累算結果をレジスタ４５０に格納する。積和演算が
終了するとレジスタ４５０の積和演算データをレジスタ
４７０に格納する。積和演算が終了するとレジスタ４５
０の積和演算データをレジスタ４７０に格納する。
【０００３】
【発明が解決しようとする課題】従来の方式では、Ｎ個
の入力データの変換のためにＮ×Ｎ回の乗算演算と、（
Ｎ−１）×Ｎ回の加算演算とを行う必要があるので、演
算量が多く演算回路の規模が大きくなるという欠点があ
った。
の入力データの変換のためにＮ×Ｎ回の乗算演算と、（
Ｎ−１）×Ｎ回の加算演算とを行う必要があるので、演
算量が多く演算回路の規模が大きくなるという欠点があ
った。
【０００４】本発明の目的は、ＤＣＴとＩＤＣＴの機能
を維持しながら演算量を減らし回路規模を削減させたＤ
ＣＴ装置とＩＤＣＴ装置を提供することにある。
を維持しながら演算量を減らし回路規模を削減させたＤ
ＣＴ装置とＩＤＣＴ装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明の離散コサイン変
換装置は、積和演算器を複数個配置して並列演算を行な
わせる離散コサイン変換装置において、Ｎ（Ｎは２のベ
キ乗の数）個の入力データを２個で１組とするＮ／２組
の組み合わせデータの系列を生成し２個のデータを同時
に出力するデータ組み合わせ器と、該データ組み合わせ
器から出力される２個のデータを加減算する加減算器と
、加減算器の出力データを入力データとするＮ／２個の
後記積和演算器と、該Ｎ／２個の積和演算器から２個ず
つ出力される第１，第２の積和演算データを順次選択す
る選択器とを有し、かつ前記Ｎ／２の積和演算器が入力
データと所定の乗算係数を記憶した係数メモリの出力デ
ータを乗算する乗算器と、該乗算器の出力データと後記
第１のレジスタの出力データを加算する加算器と、該加
算器の出力データを格納する第２のレジスタと、該第２
の出力データを格納する前記第１のレジスタと、該第１
のレジスタの出力データを格納する第３および第４のレ
ジスタとを有し、該第３および第４のレジスタの出力デ
ータを前記積和演算器の出力データとする構成を有する
。
換装置は、積和演算器を複数個配置して並列演算を行な
わせる離散コサイン変換装置において、Ｎ（Ｎは２のベ
キ乗の数）個の入力データを２個で１組とするＮ／２組
の組み合わせデータの系列を生成し２個のデータを同時
に出力するデータ組み合わせ器と、該データ組み合わせ
器から出力される２個のデータを加減算する加減算器と
、加減算器の出力データを入力データとするＮ／２個の
後記積和演算器と、該Ｎ／２個の積和演算器から２個ず
つ出力される第１，第２の積和演算データを順次選択す
る選択器とを有し、かつ前記Ｎ／２の積和演算器が入力
データと所定の乗算係数を記憶した係数メモリの出力デ
ータを乗算する乗算器と、該乗算器の出力データと後記
第１のレジスタの出力データを加算する加算器と、該加
算器の出力データを格納する第２のレジスタと、該第２
の出力データを格納する前記第１のレジスタと、該第１
のレジスタの出力データを格納する第３および第４のレ
ジスタとを有し、該第３および第４のレジスタの出力デ
ータを前記積和演算器の出力データとする構成を有する
。
【０００６】また、本発明の逆離散コサイン変換装置は
、積和演算器を複数個配置して並列演算を行なわせる逆
離散コサイン変換装置において、Ｎ（Ｎは２のベキ乗の
数）個の入力データを入力データとするＮ／２個の後記
積和演算器と、該Ｎ／２個の積和演算器から出力される
第１の積和演算データを順次選択する第１の選択器と、
前記Ｎ／２個の積和演算器から出力される第２の積和演
算データを順次選択する第２の選択器と、前記第１と第
２の選択器の出力データを入力データとする加減算器と
を有し、かつ前記積和演算器が入力データと所定の乗算
係数を記憶した係数メモリの出力データを乗算する乗算
器と、該乗算器の出力データと後記第１のレジスタの出
力データを加算する加算器と、該加算器の出力データを
格納する第２のレジスタと、該第２の出力データを格納
する前記第１のレジスタと、該第１のレジスタの出力デ
ータを格納する第３および第４のレジスタとを有し、該
第３および第４のレジスタの出力データを前記積和演算
器の出力データとする構成を有する。
、積和演算器を複数個配置して並列演算を行なわせる逆
離散コサイン変換装置において、Ｎ（Ｎは２のベキ乗の
数）個の入力データを入力データとするＮ／２個の後記
積和演算器と、該Ｎ／２個の積和演算器から出力される
第１の積和演算データを順次選択する第１の選択器と、
前記Ｎ／２個の積和演算器から出力される第２の積和演
算データを順次選択する第２の選択器と、前記第１と第
２の選択器の出力データを入力データとする加減算器と
を有し、かつ前記積和演算器が入力データと所定の乗算
係数を記憶した係数メモリの出力データを乗算する乗算
器と、該乗算器の出力データと後記第１のレジスタの出
力データを加算する加算器と、該加算器の出力データを
格納する第２のレジスタと、該第２の出力データを格納
する前記第１のレジスタと、該第１のレジスタの出力デ
ータを格納する第３および第４のレジスタとを有し、該
第３および第４のレジスタの出力データを前記積和演算
器の出力データとする構成を有する。
【０００７】さらに、本発明の離散コサイン変換および
逆離散コサイン変換装置は、積和演算器を複数個配置し
て並列演算を行なわれる離散コサイン変換，逆離散コサ
イン変換装置において、Ｎ（Ｎは２のベキ乗の数）個の
入力データを２個で１組とするＮ／２組の組み合わせデ
ータの系列を生成し２個のデータを同時に出力するデー
タ組み合わせ器と、該データ組み合わせ器から出力され
る２個のデータを加減算する第１の加減算器と、該第１
の加減算器の出力データと前記入力データのどちらか一
方を選択する第１の選択器と、該第１の選択器の出力デ
ータを入力データとするＮ／２個の後記積和演算器と、
該Ｎ／２個の積和演算器の第１および第２の出力データ
を順次選択する第２の選択器と、前記Ｎ／２個の積和演
算器から出力される第１の積和演算データを順次選択す
る第３の選択器と、前記Ｎ／２個の積和演算器から出力
される第２の積和演算データを順次選択する第４の選択
器と、前記第３と第４の選択器の出力データを入力デー
タとする第２の加減算器と、前記第２の選択器の出力デ
ータと前記第２の加減算器の出力データのどちらか一方
を選択する第５の選択器とを有し、かつ前記積和演算器
は入力データと所定の乗算係数を記憶した係数メモリの
出力データを乗算する乗算器と、該乗算器の出力データ
と後記第１のレジスタの出力データを加算する加算器と
、該加算器の出力データを格納する第２のレジスタと、
該第２の出力データを格納する前記第１のレジスタと、
該第１のレジスタの出力データを格納する第３および第
４のレジスタとを有し、該第３，第４のレジスタの出力
データを前記積和演算器の出力データとする構成を有す
る。
逆離散コサイン変換装置は、積和演算器を複数個配置し
て並列演算を行なわれる離散コサイン変換，逆離散コサ
イン変換装置において、Ｎ（Ｎは２のベキ乗の数）個の
入力データを２個で１組とするＮ／２組の組み合わせデ
ータの系列を生成し２個のデータを同時に出力するデー
タ組み合わせ器と、該データ組み合わせ器から出力され
る２個のデータを加減算する第１の加減算器と、該第１
の加減算器の出力データと前記入力データのどちらか一
方を選択する第１の選択器と、該第１の選択器の出力デ
ータを入力データとするＮ／２個の後記積和演算器と、
該Ｎ／２個の積和演算器の第１および第２の出力データ
を順次選択する第２の選択器と、前記Ｎ／２個の積和演
算器から出力される第１の積和演算データを順次選択す
る第３の選択器と、前記Ｎ／２個の積和演算器から出力
される第２の積和演算データを順次選択する第４の選択
器と、前記第３と第４の選択器の出力データを入力デー
タとする第２の加減算器と、前記第２の選択器の出力デ
ータと前記第２の加減算器の出力データのどちらか一方
を選択する第５の選択器とを有し、かつ前記積和演算器
は入力データと所定の乗算係数を記憶した係数メモリの
出力データを乗算する乗算器と、該乗算器の出力データ
と後記第１のレジスタの出力データを加算する加算器と
、該加算器の出力データを格納する第２のレジスタと、
該第２の出力データを格納する前記第１のレジスタと、
該第１のレジスタの出力データを格納する第３および第
４のレジスタとを有し、該第３，第４のレジスタの出力
データを前記積和演算器の出力データとする構成を有す
る。
【０００８】
【作用】Ｎ（Ｎは２のベキ乗）次のＤＣＴは、入力デー
タと出力データをそれぞれ
タと出力データをそれぞれ
【０００９】
【００１０】
【００１１】である。
【００１２】ＤＣＴ係数行列Ｃの各要素には、
【００１
３】
３】
【００１４】の関係があり、この関係を利用すると式（
２）は、Ｎが８の場合には式（８）のように変形できる
。
２）は、Ｎが８の場合には式（８）のように変形できる
。
【００１５】
【００１６】さらに、式（８）は式（９），（１０）の
ように２つの行列式に展開できる。
ように２つの行列式に展開できる。
【００１７】
【００１８】式（９）（１０）より、ＤＣＴ演算は、Ｎ
個のデータからなる入力データベクトルの対称の位置に
ある２個の入力データを予め加減算することにより、式
（２）と比べてＤＣＴ係数との乗算回数を２分の１に減
らすことができる。
個のデータからなる入力データベクトルの対称の位置に
ある２個の入力データを予め加減算することにより、式
（２）と比べてＤＣＴ係数との乗算回数を２分の１に減
らすことができる。
【００１９】以上より、第１の発明のＤＣＴ装置は、次
数Ｎの場合、Ｎ個の入力データをデータ組
数Ｎの場合、Ｎ個の入力データをデータ組
【００２０】
【００２１】に変換するデータ組み合わせ器と、データ
組の２個のデータを加減算する加減算器と、加減算器の
出力データ
組の２個のデータを加減算する加減算器と、加減算器の
出力データ
【００２２】
【００２３】が入力され式（９）と式（１０）の演算を
交互に実行し２個の演算結果を出力するＮ／２個の積和
演算器と、積和演算器から出力されるＮ個のデータを順
次選択して積和演算器の出力データを並び変えるための
選択器とにより構成できる。その結果、従来方式に比べ
て演算回数と演算回路をそれぞれ半減できる。
交互に実行し２個の演算結果を出力するＮ／２個の積和
演算器と、積和演算器から出力されるＮ個のデータを順
次選択して積和演算器の出力データを並び変えるための
選択器とにより構成できる。その結果、従来方式に比べ
て演算回数と演算回路をそれぞれ半減できる。
【００２４】Ｎ次のＩＤＣＴは、入力データと出力デー
タをそれぞれ
タをそれぞれ
【００２５】
【００２６】式（１１）を行列の形式で記述すると、式
（１２）のようになる。
（１２）のようになる。
【００２７】
【００２８】ここで、ｙはＮ×１の入力データベクトル
、ｘはＮ×１の出力データベクトル、ＤはＮ×ＮのＩＤ
ＣＴ係数行列で、
、ｘはＮ×１の出力データベクトル、ＤはＮ×ＮのＩＤ
ＣＴ係数行列で、
【００２９】
【００３０】である。ＩＤＣＴ係数行列Ｄの各要素には
、
、
【００３１】
【００３２】の関係があり、この関係を利用すると式（
１２）は、Ｎが８の場合式（１５），（１６）のように
変形できる。
１２）は、Ｎが８の場合式（１５），（１６）のように
変形できる。
【００３３】
【００３４】さらに、式（１５）は式（１７），（１８
）のように２つの行列式に展開できる。
）のように２つの行列式に展開できる。
【００３５】
【００３６】式（１６），（１７），（１８）より、Ｉ
ＤＣＴ演算は、Ｎ個のデータからなる入力データ系列を
偶数番目と奇数番目に分けてＤＣＴ係数と積和演算し、
積和演算データを加減算することにより実現でき、かつ
式（１２）に比べて乗算回数を２分の１に減らすことが
できる。
ＤＣＴ演算は、Ｎ個のデータからなる入力データ系列を
偶数番目と奇数番目に分けてＤＣＴ係数と積和演算し、
積和演算データを加減算することにより実現でき、かつ
式（１２）に比べて乗算回数を２分の１に減らすことが
できる。
【００３７】以上より、第２の発明のＩＤＣＴ装置は、
次数Ｎの場合、Ｎ個の入力データ
次数Ｎの場合、Ｎ個の入力データ
【００３８】
【００３９】を入力とし式（１７）と式（１８）の演算
を交互に実行し２個の演算結果を出力するＮ／２個の積
和演算器と、積和演算器から出力されるデータ
を交互に実行し２個の演算結果を出力するＮ／２個の積
和演算器と、積和演算器から出力されるデータ
【００４
０】
０】
【００４１】のように組み合わせるデータ選択器と、１
組の２個のデータを加減算する加減算器により構成でき
る。その結果、従来方式に比べて演算回数と演算回路は
半減できる。
組の２個のデータを加減算する加減算器により構成でき
る。その結果、従来方式に比べて演算回数と演算回路は
半減できる。
【００４２】また、第３の発明のＤＣＴとＩＤＣＴ兼用
装置は、第１の発明のＤＣＴ装置と第２の発明のＩＤＣ
Ｔ装置を組み合わせたもので、積和演算器を共通として
、積和演算器のデータの入力部と出力部に選択器を付加
してデータの流れを切り替えることにより、ＤＣＴ演算
とＩＤＣＴ演算を実現できるようにしたものである。
装置は、第１の発明のＤＣＴ装置と第２の発明のＩＤＣ
Ｔ装置を組み合わせたもので、積和演算器を共通として
、積和演算器のデータの入力部と出力部に選択器を付加
してデータの流れを切り替えることにより、ＤＣＴ演算
とＩＤＣＴ演算を実現できるようにしたものである。
【００４３】
【実施例】次に本発明の実施例について図面を参照しな
がら説明する。
がら説明する。
【００４４】図１は第１の発明の実施例を示すブロック
図である。図１において、ＤＣＴ演算装置はＮを８とし
、積和演算器を４個接続してＤＣＴ演算を実行する。 入力データ
図である。図１において、ＤＣＴ演算装置はＮを８とし
、積和演算器を４個接続してＤＣＴ演算を実行する。 入力データ
【００４５】
【００４６】は入力端子１００に入力される。入力デー
タはデータ組み合わせ器１０１で２個１組にされて、
タはデータ組み合わせ器１０１で２個１組にされて、
【
００４７】
００４７】
【００４８】の順番で出力される。データ組み合わせ器
１０１の出力データは、加減算器１０２に入力される。 加減算器１０２は１個の入力データに対して加算と減算
を実行する。加減算器１０２から出力される加減算デー
タ
１０１の出力データは、加減算器１０２に入力される。 加減算器１０２は１個の入力データに対して加算と減算
を実行する。加減算器１０２から出力される加減算デー
タ
【００４９】
【００５０】は積和演算器１１０，１１１，１１２，１
１３に入力される。積和演算器１１０，１１１，１１２
，１１３にある係数メモリ１２０，…には、それぞれＤ
ＣＴ係数
１３に入力される。積和演算器１１０，１１１，１１２
，１１３にある係数メモリ１２０，…には、それぞれＤ
ＣＴ係数
【００５１】
【００５２】が格納されている。積和演算器１１０，１
１１，１１２，１１３はそれぞれ式（９）と式（１０）
の
１１，１１２，１１３はそれぞれ式（９）と式（１０）
の
【００５３】
【００５４】を求めるためにＤＣＴ係数と入力データの
積和演算を実行する。積和演算器１１０，１１１，１１
２，１１３には、アキュムレータとして使用されるレジ
スタ１５０，１６０が直列に接続され２個の積和演算を
交互に実行できる構成を有し、また、２個の積和演算結
果を格納するための２個のレジスタ１７０，１８０がレ
ジスタ１６０の出力端子に並列に接続されている。レジ
スタ１７０，１８０，…のそれぞれにはＤＣＴ演算デー
タ
積和演算を実行する。積和演算器１１０，１１１，１１
２，１１３には、アキュムレータとして使用されるレジ
スタ１５０，１６０が直列に接続され２個の積和演算を
交互に実行できる構成を有し、また、２個の積和演算結
果を格納するための２個のレジスタ１７０，１８０がレ
ジスタ１６０の出力端子に並列に接続されている。レジ
スタ１７０，１８０，…のそれぞれにはＤＣＴ演算デー
タ
【００５５】
【００５６】が格納される。レジスタ１７０，１８０，
…に格納されたＤＣＴ演算データは選択器１９０により
順次選択され、
…に格納されたＤＣＴ演算データは選択器１９０により
順次選択され、
【００５７】
【００５８】の順番で出力端子２００より出力される。
【００５９】図２は第２の発明の実施例を示すブロック
図である。図２において、ＩＤＣＴ演算装置はＮを８と
し、積和演算器を４個接続してＩＤＣＴ演算を実行する
。入力データ
図である。図２において、ＩＤＣＴ演算装置はＮを８と
し、積和演算器を４個接続してＩＤＣＴ演算を実行する
。入力データ
【００６０】
【００６１】は入力端子１００に入力される。入力デー
タは並列に接続された４個の積和演算器１１０，１１１
，１１２，１１３に入力される。積和演算器１１０，１
１１，１１２，１１３にある係数メモリ１２０，…には
、それぞれＩＤＣＴ係数
タは並列に接続された４個の積和演算器１１０，１１１
，１１２，１１３に入力される。積和演算器１１０，１
１１，１１２，１１３にある係数メモリ１２０，…には
、それぞれＩＤＣＴ係数
【００６２】
【００６３】が格納される。
【００６４】積和演算器１１０，１１１，１１２，１１
３はそれぞれ式（１７）と式（１８）の
３はそれぞれ式（１７）と式（１８）の
【００６５】
【００６６】を求めるためにＩＤＣＴ係数と入力データ
の積和演算を実行する。積和演算器１１０，１１１，１
１２，１１３には、アキュムレータとして使用されるレ
ジスタ１５０，１６０が直列に接続され２個の積和演算
を交互に実行できる構成を有し、また、２個の積和演算
結果を格納するための２個のレジスタ１７０，１８０が
レジスタ１６０の出力端子に並列に接続されている。レ
ジスタ１７０，１８０…のそれぞれには、積和演算デー
タ
の積和演算を実行する。積和演算器１１０，１１１，１
１２，１１３には、アキュムレータとして使用されるレ
ジスタ１５０，１６０が直列に接続され２個の積和演算
を交互に実行できる構成を有し、また、２個の積和演算
結果を格納するための２個のレジスタ１７０，１８０が
レジスタ１６０の出力端子に並列に接続されている。レ
ジスタ１７０，１８０…のそれぞれには、積和演算デー
タ
【００６７】
【００６８】が格納される。レジスタ２７０，…に格納
された積和演算データは選択器２１０により、
された積和演算データは選択器２１０により、
【００６
９】
９】
【００７０】の順番で、レジスタ１８０，…に格納され
た積和演算データは選択器２１１により
た積和演算データは選択器２１１により
【００７１】
【００７２】の順番で選択され、選択器２１０，２１１
の出力データは加減算器２１２に入力され、加減算デー
タ
の出力データは加減算器２１２に入力され、加減算デー
タ
【００７３】
【００７４】が出力端子２００より出力される。
【００７５】図３は第３の発明の実施例を示すブロック
図である。図３において、ＤＣＴ／ＩＤＣＴ演算装置は
Ｎを８とした場合、図１と図２を組み合わせてデータの
経路を選択器１０３，２１３により切り替えることによ
りＤＣＴ演算またはＩＤＣＴ演算を実行する。
図である。図３において、ＤＣＴ／ＩＤＣＴ演算装置は
Ｎを８とした場合、図１と図２を組み合わせてデータの
経路を選択器１０３，２１３により切り替えることによ
りＤＣＴ演算またはＩＤＣＴ演算を実行する。
【００７６】ＤＣＴ演算を実行する場合は、選択器１０
３，２１３はそれぞれ加減算器１０１と選択器１９０の
出力データを選択し、ＩＤＣＴ演算を実行する場合は、
選択器１０３，２１３はそれぞれ入力端子１００と加減
算器２１２の出力データを選択する。
３，２１３はそれぞれ加減算器１０１と選択器１９０の
出力データを選択し、ＩＤＣＴ演算を実行する場合は、
選択器１０３，２１３はそれぞれ入力端子１００と加減
算器２１２の出力データを選択する。
【００７７】
【発明の効果】第１の発明の離散コサイン変換装置は、
並列接続された積和演算器にデータ組み合わせ器，加減
算器，選択器を接続し、積和演算器のアキュムレータを
２個直列に接続することにより、全体の演算量と演算回
路を約２分の１に削減でき、かつ演算時間の短縮が実現
できる。
並列接続された積和演算器にデータ組み合わせ器，加減
算器，選択器を接続し、積和演算器のアキュムレータを
２個直列に接続することにより、全体の演算量と演算回
路を約２分の１に削減でき、かつ演算時間の短縮が実現
できる。
【００７８】また第２の発明の逆離散コサイン変換装置
は、並列接続された積和演算器にデータ組み合わせ器，
加減算器，選択器を接続し、積和演算器のアキュムレー
タを２個直列に接続することにより、全体の演算量と演
算回路を約２分の１に削減でき、かつ演算時間の短縮が
実現できる。
は、並列接続された積和演算器にデータ組み合わせ器，
加減算器，選択器を接続し、積和演算器のアキュムレー
タを２個直列に接続することにより、全体の演算量と演
算回路を約２分の１に削減でき、かつ演算時間の短縮が
実現できる。
【００７９】更に第３の発明の離散コサイン変換装置お
よび逆離散コサイン変換装置は、並列接続された積和演
算器にデータ組み合わせ器，加減算器，選択器を接続し
、積和演算器のアキュムレータを２個直列に接続するこ
とにより、全体の演算量と演算回路を約２分の１に削減
できるＤＣＴ装置とＩＤＣＴ装置が構成でき、かつ演算
時間の短縮が実現できる。
よび逆離散コサイン変換装置は、並列接続された積和演
算器にデータ組み合わせ器，加減算器，選択器を接続し
、積和演算器のアキュムレータを２個直列に接続するこ
とにより、全体の演算量と演算回路を約２分の１に削減
できるＤＣＴ装置とＩＤＣＴ装置が構成でき、かつ演算
時間の短縮が実現できる。
【図面の簡単な説明】
【図１】第１の発明の（ＤＣＴ演算装置）の一実施例を
示すブロック図である。
示すブロック図である。
【図２】第２の発明の（ＩＤＣＴ演算装置）の一実施例
を示すブロック図である。
を示すブロック図である。
【図３】第３の発明の（ＤＣＴ／ＩＤＣＴ演算装置）の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図４】従来例を示すブロック図である。
１００，４００ 入力端子
１０１ データ組み合わせ器
１０２，２１２ 加減算器
１１０〜１１３，
４１０〜４１７ 積和演算器
１２０，４２０ 係数メモリ
１３０，４３０ 乗算器
１４０，４６０ 加算器
１５０〜１８０，４５０，４７０ レジスタ１９
０，２１０，２１１，２１３，４８０ 選択器２
００，４８１ 出力端子
０，２１０，２１１，２１３，４８０ 選択器２
００，４８１ 出力端子
Claims (3)
- 【請求項１】 積和演算器を複数個配置して並列演算
を行なわせる離散コサイン変換装置において、Ｎ（Ｎは
２のベキ乗の数）個の入力データを２個で１組とするＮ
／２組の組み合わせデータの系列を生成し２個のデータ
を同時に出力するデータ組み合わせ器と、該データ組み
合わせ器から出力される２個のデータを加減算する加減
算器と、加減算器の出力データを入力データとするＮ／
２個の後記積和演算器と、該Ｎ／２個の積和演算器から
２個ずつ出力される第１，第２の積和演算データを順次
選択する選択器とを有し、かつ前記Ｎ／２の積和演算器
が入力データと所定の乗算係数を記憶した係数メモリの
出力データを乗算する乗算器と、該乗算器の出力データ
と後記第１のレジスタの出力データを加算する加算器と
、該加算器の出力データを格納する第２のレジスタと、
該第２の出力データを格納する前記第１のレジスタと、
該第１のレジスタの出力データを格納する第３および第
４のレジスタとを有し、該第３および第４のレジスタの
出力データを前記積和演算器の出力データとする構成を
有することを特徴とする離散コサイン変換装置。 - 【請求項２】 積和演算器を複数個配置して並列演算
を行なわせる逆離散コサイン変換装置において、Ｎ（Ｎ
は２のベキ乗の数）個の入力データを入力データとする
Ｎ／２個の後記積和演算器と、該Ｎ／２個の積和演算器
から出力される第１の積和演算データを順次選択する第
１の選択器と、前記Ｎ／２個の積和演算器から出力され
る第２の積和演算データを順次選択する第２の選択器と
、前記第１と第２の選択器の出力データを入力データと
する加減算器とを有し、かつ前記積和演算器が入力デー
タと所定の乗算係数を記憶した係数メモリの出力データ
を乗算する乗算器と、該乗算器の出力データと後記第１
のレジスタの出力データを加算する加算器と、該加算器
の出力データを格納する第２のレジスタと、該第２の出
力データを格納する前記第１のレジスタと、該第１のレ
ジスタの出力データを格納する第３および第４のレジス
タとを有し、該第３および第４のレジスタの出力データ
を前記積和演算器の出力データとする構成を有すること
を特徴とする逆離散コサイン変換装置。 - 【請求項３】 積和演算器を複数個配置して並列演算
を行なわれる離散コサイン変換，逆離散コサイン変換装
置において、Ｎ（Ｎは２のベキ乗の数）個の入力データ
を２個で１組とするＮ／２組の組み合わせデータの系列
を生成し２個のデータを同時に出力するデータ組み合わ
せ器と、該データ組み合わせ器から出力される２個のデ
ータを加減算する第１の加減算器と、該第１の加減算器
の出力データと前記入力データのどちらか一方を選択す
る第１の選択器と、該第１の選択器の出力データを入力
データとするＮ／２個の後記積和演算器と、該Ｎ／２個
の積和演算器の第１および第２の出力データを順次選択
する第２の選択器と、前記Ｎ／２個の積和演算器から出
力される第１の積和演算データを順次選択する第３の選
択器と、前記Ｎ／２個の積和演算器から出力される第２
の積和演算データを順次選択する第４の選択器と、前記
第３と第４の選択器の出力データを入力データとする第
２の加減算器と、前記第２の選択器の出力データと前記
第２の加減算器の出力データのどちらか一方を選択する
第５の選択器とを有し、かつ前記積和演算器は入力デー
タと所定の乗算係数を記憶した係数メモリの出力データ
を乗算する乗算器と、該乗算器の出力データと後記第１
のレジスタの出力データを加算する加算器と、該加算器
の出力データを格納する第２のレジスタと、該第２の出
力データを格納する前記第１のレジスタと、該第１のレ
ジスタの出力データを格納する第３および第４のレジス
タとを有し、該第３，第４のレジスタの出力データを前
記積和演算器の出力データとする構成を有することを特
徴とする離散コサイン変換装置および逆離散コサイン変
換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072662A JP2822684B2 (ja) | 1991-04-05 | 1991-04-05 | 離散コサイン変換装置および逆離散コサイン変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072662A JP2822684B2 (ja) | 1991-04-05 | 1991-04-05 | 離散コサイン変換装置および逆離散コサイン変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04307662A true JPH04307662A (ja) | 1992-10-29 |
| JP2822684B2 JP2822684B2 (ja) | 1998-11-11 |
Family
ID=13495806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3072662A Expired - Lifetime JP2822684B2 (ja) | 1991-04-05 | 1991-04-05 | 離散コサイン変換装置および逆離散コサイン変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822684B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010086547A (ja) * | 1998-10-06 | 2010-04-15 | Texas Instr Inc <Ti> | 乗算器／アキュムレータ・ユニット |
| CN111538946A (zh) * | 2020-04-24 | 2020-08-14 | 合肥工业大学 | 一种运算结果的快速校验系统 |
| CN111538945A (zh) * | 2020-04-24 | 2020-08-14 | 合肥工业大学 | 一种基于可重构碟算单元的运算结果快速校验系统 |
-
1991
- 1991-04-05 JP JP3072662A patent/JP2822684B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010086547A (ja) * | 1998-10-06 | 2010-04-15 | Texas Instr Inc <Ti> | 乗算器／アキュムレータ・ユニット |
| CN111538946A (zh) * | 2020-04-24 | 2020-08-14 | 合肥工业大学 | 一种运算结果的快速校验系统 |
| CN111538945A (zh) * | 2020-04-24 | 2020-08-14 | 合肥工业大学 | 一种基于可重构碟算单元的运算结果快速校验系统 |
| CN111538945B (zh) * | 2020-04-24 | 2023-03-14 | 合肥工业大学 | 一种基于可重构碟算单元的运算结果快速校验系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2822684B2 (ja) | 1998-11-11 |
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Legal Events
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|---|---|---|---|
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