JPH06103374A - 画像スケーリング装置 - Google Patents
画像スケーリング装置Info
- Publication number
- JPH06103374A JPH06103374A JP4007590A JP759092A JPH06103374A JP H06103374 A JPH06103374 A JP H06103374A JP 4007590 A JP4007590 A JP 4007590A JP 759092 A JP759092 A JP 759092A JP H06103374 A JPH06103374 A JP H06103374A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- scaling
- parameter
- control
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
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- Image Processing (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】
【目的】画像のスケーリングをリアルタイムで効率的に
行う画像スケーリング装置を供給すること。 【構成】画素配列を表す画像信号と複数のスケーリング
・パラメータとを受け取り、該画素配列を操作し、スケ
ールされた画像として操作された画素配列を供給するス
ケーラ回路と、要望されるスケーリング率に基づいて複
数のスケーリング・パラメータを供給するように形成さ
れたスケーラ制御回路を有する画像スケーリング装置。
行う画像スケーリング装置を供給すること。 【構成】画素配列を表す画像信号と複数のスケーリング
・パラメータとを受け取り、該画素配列を操作し、スケ
ールされた画像として操作された画素配列を供給するス
ケーラ回路と、要望されるスケーリング率に基づいて複
数のスケーリング・パラメータを供給するように形成さ
れたスケーラ制御回路を有する画像スケーリング装置。
Description
【０００１】
【産業上の利用分野】本発明はマルチメディア・コンピ
ュータシステムに関し、特にマルチメディア・コンピュ
ータシステムに使用される画像信号のスケーリング（拡
大／縮小）に関する。
ュータシステムに関し、特にマルチメディア・コンピュ
ータシステムに使用される画像信号のスケーリング（拡
大／縮小）に関する。
【０００２】
【従来の技術】マルチメディア・コンピュータシステム
とは、従来のコンピュータシステムの情報処理特性と高
品質の映像及び音声表現とを組み合わせる情報処理シス
テムである。映像表現は映像表示装置によって供給さ
れ、音声表現は音声出力装置によって供給される。
とは、従来のコンピュータシステムの情報処理特性と高
品質の映像及び音声表現とを組み合わせる情報処理シス
テムである。映像表現は映像表示装置によって供給さ
れ、音声表現は音声出力装置によって供給される。
【０００３】マルチメディア・コンピュータシステム
は、メディア信号を発生するメディア源を有する。メデ
ィア信号は、音声出力装置に供給される音声信号と映像
表示装置に供給される画像信号を含む。画像信号は、グ
ラフィック信号、テキスト信号、アニメーション信号及
び動画信号を含むこともある。画像信号は表示装置によ
って映像表現に変換される。表示装置は画像信号を受け
取り、表示装置のスクリーン上にラスターパターンとし
て走査する。
は、メディア信号を発生するメディア源を有する。メデ
ィア信号は、音声出力装置に供給される音声信号と映像
表示装置に供給される画像信号を含む。画像信号は、グ
ラフィック信号、テキスト信号、アニメーション信号及
び動画信号を含むこともある。画像信号は表示装置によ
って映像表現に変換される。表示装置は画像信号を受け
取り、表示装置のスクリーン上にラスターパターンとし
て走査する。
【０００４】表示装置が画像を走査する速度を掃引速度
と呼ぶ。表示画面は表示装置の表示画面座標を定義する
水平解像度及び垂直解像度を有している。表示装置の各
々の座標は一つの画素（ピクセル）である。画面の一つ
の完結した走査より成る表現はフレームと呼ばれるか、
又はインタレース走査の場合はフィールドと呼ばれる。
一つの動画表現を供給するために、表示装置は一秒間に
複数のフレームを発生する。
と呼ぶ。表示画面は表示装置の表示画面座標を定義する
水平解像度及び垂直解像度を有している。表示装置の各
々の座標は一つの画素（ピクセル）である。画面の一つ
の完結した走査より成る表現はフレームと呼ばれるか、
又はインタレース走査の場合はフィールドと呼ばれる。
一つの動画表現を供給するために、表示装置は一秒間に
複数のフレームを発生する。
【０００５】画像信号によって表される画像のスケーリ
ングは、その画像を表示装置の画面の一部分に表示（窓
出し）させるためにしばしば必要とされる。画像のスケ
ーリングは、その画像を他の画像と同時に表示すること
を可能にする。スケーリング装置を使用するシステムの
例としては、１９９０年１２月１１日に出願の米国特許
出願第０７／６２５５６４号に開示されたマルチメディ
ア・システムがある。
ングは、その画像を表示装置の画面の一部分に表示（窓
出し）させるためにしばしば必要とされる。画像のスケ
ーリングは、その画像を他の画像と同時に表示すること
を可能にする。スケーリング装置を使用するシステムの
例としては、１９９０年１２月１１日に出願の米国特許
出願第０７／６２５５６４号に開示されたマルチメディ
ア・システムがある。
【０００６】画像信号からいくつかのピクセルを取り除
くことにより画像のスケーリングを行うことはよく知ら
れている。例えば、米国特許第４４１２２５２号は、画
像の幅を減少させるために一つの線に沿って画素を取り
除く方法や、画像の高さを減少させるために複数の線を
取り除く方法を開示している。その他の例として、画像
摘出順序回路を使って画像信号上で乗算を行うことによ
って画像のスケーリングを行う方法も良く知られてい
る。
くことにより画像のスケーリングを行うことはよく知ら
れている。例えば、米国特許第４４１２２５２号は、画
像の幅を減少させるために一つの線に沿って画素を取り
除く方法や、画像の高さを減少させるために複数の線を
取り除く方法を開示している。その他の例として、画像
摘出順序回路を使って画像信号上で乗算を行うことによ
って画像のスケーリングを行う方法も良く知られてい
る。
【０００７】
【発明が解決しようとする課題】従来、リアルタイム
（すなわち画像リフレッシュ率）で効率的に画像のスケ
ーリングを行うためには複雑な回路構成を必要とした。
（すなわち画像リフレッシュ率）で効率的に画像のスケ
ーリングを行うためには複雑な回路構成を必要とした。
【０００８】本発明の目的は、簡単なハードウェア構成
によってリアルタイム（すなわち画像リフレッシュ率）
で効率的に画像のスケーリングを行うために、複数の画
素の配列を受け取り前もって定義された縮小パラメータ
に応じてこれらの画素に対して複数の操作を行うスケー
リング装置を供給することにある。
によってリアルタイム（すなわち画像リフレッシュ率）
で効率的に画像のスケーリングを行うために、複数の画
素の配列を受け取り前もって定義された縮小パラメータ
に応じてこれらの画素に対して複数の操作を行うスケー
リング装置を供給することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明のスケーリング装置はスケーラ回路を含み、
該回路は画素配列を表す一つの画像信号と複数のスケー
リング・パラメータとを受け取り、これらのパラメータ
に基づいて該画素配列を操作し一つのスケールされた画
像を表す操作された画素配列を供給する。
に、本発明のスケーリング装置はスケーラ回路を含み、
該回路は画素配列を表す一つの画像信号と複数のスケー
リング・パラメータとを受け取り、これらのパラメータ
に基づいて該画素配列を操作し一つのスケールされた画
像を表す操作された画素配列を供給する。
【００１０】また、要望されるスケーリング率に基づい
て複数のスケーリング・パラメータを供給するように形
成されたスケーラ制御回路を有するとさらに効果的であ
る。
て複数のスケーリング・パラメータを供給するように形
成されたスケーラ制御回路を有するとさらに効果的であ
る。
【００１１】
【作用】上記のように構成された画像スケーリング装置
に、要望されるスケーリング率と一つの画像に対応する
一つの画素配列を入力することによりスケーラ制御回路
によって複数のスケーリング・パラメータが供給され、
複数の該スケーリング・パラメータと画素配列とをスケ
ーリング回路に入力することによりスケールされた画像
を表す操作された画素配列を出力する。
に、要望されるスケーリング率と一つの画像に対応する
一つの画素配列を入力することによりスケーラ制御回路
によって複数のスケーリング・パラメータが供給され、
複数の該スケーリング・パラメータと画素配列とをスケ
ーリング回路に入力することによりスケールされた画像
を表す操作された画素配列を出力する。
【００１２】
【実施例】図１において単色の画像信号（ＩＭ）のスケ
ーリングを行うスケーリング装置１０は、スケーラ制御
回路１２と以下で成分スケーリング回路１４と総称する
水平成分スケーリング回路１４（ｈ）及び垂直成分スケ
ーリング回路１４（ｖ）を有する。スケーラ制御回路１
２は、制御情報を受け取りスケーリング制御信号を供給
する。これらのスケーリング制御信号は要望されたスケ
ーリング率に基づくスケーリング・パラメータを含む。
スケーリング・パラメータは、例えば参照テーブルなど
によって発生される。制御情報は、要望されるスケーリ
ング率の情報と同時にタイミング情報を含む。スケーラ
制御回路１２は、制御情報の一部として水平成分縮小回
路１４（ｈ）及び垂直成分縮小回路１４（ｖ）に対しス
ケーリング率に相当するスケーリング・パラメータを供
給する。水平スケーリング回路１２（ｈ）は又、スケー
ルされるべき画像のピクセル配列を含んでいるＩＭ画像
信号も受け取る。前記配列は、ピクセルの行と列を持
つ。水平スケーリング回路１４（ｈ）は、スケーリング
・パラメータに基づきＩＭ画像信号に対して複数の操作
を行うことによってＩＭ信号の行を操作し、さらに水平
方向にスケールされた中間的な画像信号（ＨＳＩＭ）を
垂直成分スケーリング回路１４（ｖ）に供給する。垂直
成分スケーリング回路１４（ｖ）は、ＨＳＩＭ信号を受
け取りスケーリング・パラメータに基づきＨＳＩＭ信号
に対して複数の操作を行うことによってＨＳＩＭ信号の
ピクセルの列を操作し、さらに操作されたピクセルの配
列を示すスケールされた画像信号（ＳＩＭ）を供給す
る。操作されたピクセルの配列は、ＩＭ信号のスケール
された表示に相当する。図２において水平成分スケーリ
ング回路１４（ｈ）は、画像信号に関係するクロック信
号とスケールされるべき画像信号を受取り同期させる入
力回路２０と、スケーラ制御回路１２からスケーリング
・パラメータを受け取り入力回路２０からクロック信号
を受け取って信号操作制御信号を発生する制御回路２２
と、制御回路２２から供給される信号操作制御信号に基
づいて同期画像信号を操作する信号操作回路２４と、適
切な出力様式を供給するためにスケールされた画像信号
を適切に条件付ける出力回路２６とを含む。水平成分ス
ケーリング回路１４（ｖ）の出力回路２６は、水平方向
にスケールされた画像信号を垂直成分スケーリング回路
１４（ｖ）にドライブするためのドライバを含む。
ーリングを行うスケーリング装置１０は、スケーラ制御
回路１２と以下で成分スケーリング回路１４と総称する
水平成分スケーリング回路１４（ｈ）及び垂直成分スケ
ーリング回路１４（ｖ）を有する。スケーラ制御回路１
２は、制御情報を受け取りスケーリング制御信号を供給
する。これらのスケーリング制御信号は要望されたスケ
ーリング率に基づくスケーリング・パラメータを含む。
スケーリング・パラメータは、例えば参照テーブルなど
によって発生される。制御情報は、要望されるスケーリ
ング率の情報と同時にタイミング情報を含む。スケーラ
制御回路１２は、制御情報の一部として水平成分縮小回
路１４（ｈ）及び垂直成分縮小回路１４（ｖ）に対しス
ケーリング率に相当するスケーリング・パラメータを供
給する。水平スケーリング回路１２（ｈ）は又、スケー
ルされるべき画像のピクセル配列を含んでいるＩＭ画像
信号も受け取る。前記配列は、ピクセルの行と列を持
つ。水平スケーリング回路１４（ｈ）は、スケーリング
・パラメータに基づきＩＭ画像信号に対して複数の操作
を行うことによってＩＭ信号の行を操作し、さらに水平
方向にスケールされた中間的な画像信号（ＨＳＩＭ）を
垂直成分スケーリング回路１４（ｖ）に供給する。垂直
成分スケーリング回路１４（ｖ）は、ＨＳＩＭ信号を受
け取りスケーリング・パラメータに基づきＨＳＩＭ信号
に対して複数の操作を行うことによってＨＳＩＭ信号の
ピクセルの列を操作し、さらに操作されたピクセルの配
列を示すスケールされた画像信号（ＳＩＭ）を供給す
る。操作されたピクセルの配列は、ＩＭ信号のスケール
された表示に相当する。図２において水平成分スケーリ
ング回路１４（ｈ）は、画像信号に関係するクロック信
号とスケールされるべき画像信号を受取り同期させる入
力回路２０と、スケーラ制御回路１２からスケーリング
・パラメータを受け取り入力回路２０からクロック信号
を受け取って信号操作制御信号を発生する制御回路２２
と、制御回路２２から供給される信号操作制御信号に基
づいて同期画像信号を操作する信号操作回路２４と、適
切な出力様式を供給するためにスケールされた画像信号
を適切に条件付ける出力回路２６とを含む。水平成分ス
ケーリング回路１４（ｖ）の出力回路２６は、水平方向
にスケールされた画像信号を垂直成分スケーリング回路
１４（ｖ）にドライブするためのドライバを含む。
【００１３】垂直成分スケーリング回路１４（ｖ）は、
構造的に水平成分スケーリング回路１４（ｈ）と同様で
ある。しかし、垂直成分スケーリング回路１４（ｖ）の
出力回路２６は、デジタル・アナログ変換器（図示せ
ず）を持っていて、スケールされた画像信号を表示装置
に表示するための適切な様式に変換する。
構造的に水平成分スケーリング回路１４（ｈ）と同様で
ある。しかし、垂直成分スケーリング回路１４（ｖ）の
出力回路２６は、デジタル・アナログ変換器（図示せ
ず）を持っていて、スケールされた画像信号を表示装置
に表示するための適切な様式に変換する。
【００１４】図３において制御回路２２は、スケーラ制
御回路１２から入力制御信号として複数のスケーリング
制御信号を受け取るパラメータ制御回路３０を有する。
前記入力制御信号は、ピクセルクロック信号（ＰＩＸＥ
Ｌ ＣＬＫ）と、ロードレジスタ信号（ＩＯＷ）と、ロ
ードアドレスのデコードに基づいてリード／ライト信号
を有効にするイネーブル信号（Ｆ）と、ロードアドレス
の最下位ビットを示す二つのアドレス選択ビット（Ａ０
及びＡ１）と、表示装置が帰線期間の状態にあることを
示すタイミング信号であるブランキング信号とを含む。
さらに制御回路２２は、削除回路３２、保持回路３４、
デュアル回路３６及びクワッド回路３８を有し、これら
の回路は制御回路１２からのＰＩＸＥＬ ＣＬＫ信号と
同時に削除制御信号、保持制御信号、デュアル制御信号
及びクワッド制御信号をそれぞれ受け取る。削除、保
持、デュアル及びクワッド信号は、スケーラ制御回路１
２によって供給されるスケーリング・パラメータであ
る。削除回路３２は、削除レジスタ４０及び削除カウン
タ４１を有する。保持回路３４は、削除レジスタ４２及
び保持カウンタ４３を有する。デュアル回路３６は、デ
ュアルレジスタ４４及びデュアルカウンタ４５を有す
る。クワッド回路３８は、クワッドレジスタ４０及びク
ワッドカウンタ４７を有する。レジスタ４０、４２、４
４、４６は通常の８ビットレジスタである。カウンタ４
１、４３、４５、４７は通常のロード可能な８ビット・
ダウンカウンタである。
御回路１２から入力制御信号として複数のスケーリング
制御信号を受け取るパラメータ制御回路３０を有する。
前記入力制御信号は、ピクセルクロック信号（ＰＩＸＥ
Ｌ ＣＬＫ）と、ロードレジスタ信号（ＩＯＷ）と、ロ
ードアドレスのデコードに基づいてリード／ライト信号
を有効にするイネーブル信号（Ｆ）と、ロードアドレス
の最下位ビットを示す二つのアドレス選択ビット（Ａ０
及びＡ１）と、表示装置が帰線期間の状態にあることを
示すタイミング信号であるブランキング信号とを含む。
さらに制御回路２２は、削除回路３２、保持回路３４、
デュアル回路３６及びクワッド回路３８を有し、これら
の回路は制御回路１２からのＰＩＸＥＬ ＣＬＫ信号と
同時に削除制御信号、保持制御信号、デュアル制御信号
及びクワッド制御信号をそれぞれ受け取る。削除、保
持、デュアル及びクワッド信号は、スケーラ制御回路１
２によって供給されるスケーリング・パラメータであ
る。削除回路３２は、削除レジスタ４０及び削除カウン
タ４１を有する。保持回路３４は、削除レジスタ４２及
び保持カウンタ４３を有する。デュアル回路３６は、デ
ュアルレジスタ４４及びデュアルカウンタ４５を有す
る。クワッド回路３８は、クワッドレジスタ４０及びク
ワッドカウンタ４７を有する。レジスタ４０、４２、４
４、４６は通常の８ビットレジスタである。カウンタ４
１、４３、４５、４７は通常のロード可能な８ビット・
ダウンカウンタである。
【００１５】削除回路３２は、パラメータ制御回路３０
への入力制御信号として８ビットの削除カウント信号
（ＤＲＯＰ ＣＮＴ）とともに、ＤＲＯＰ ＣＮＴ信号
が０に等しくなった時を示す削除帰還信号（ＤＲＯＰ
Ｚ）を供給する。保持回路３４は、パラメータ制御回路
３０への入力制御信号として８ビットの保持カウント信
号（ＫＥＥＰ ＣＮＴ）とともに、ＫＥＥＰ ＣＮＴ信
号が０に等しくなった時を示す保持帰還信号（ＫＥＥＰ
Ｚ）を供給する。デュアル回路３６は、パラメータ制御
回路３０への入力制御信号として、８ビットのデュアル
カウント信号（ＤＵＡＬ ＣＮＴ）とともに、ＤＵＡＬ
ＣＮＴ信号が０に等しくなった時を示すデュアル帰還
信号（ＤＵＡＬＺ）を供給する。クワッド回路３８は、
パラメータ制御回路３０への入力制御信号として、クワ
ッド回路３８のカウンタ部分によって供給されるカウン
トが０に等しい時を示すクワッド帰還信号（ＱＵＡＤ
Ｚ）を供給する。
への入力制御信号として８ビットの削除カウント信号
（ＤＲＯＰ ＣＮＴ）とともに、ＤＲＯＰ ＣＮＴ信号
が０に等しくなった時を示す削除帰還信号（ＤＲＯＰ
Ｚ）を供給する。保持回路３４は、パラメータ制御回路
３０への入力制御信号として８ビットの保持カウント信
号（ＫＥＥＰ ＣＮＴ）とともに、ＫＥＥＰ ＣＮＴ信
号が０に等しくなった時を示す保持帰還信号（ＫＥＥＰ
Ｚ）を供給する。デュアル回路３６は、パラメータ制御
回路３０への入力制御信号として、８ビットのデュアル
カウント信号（ＤＵＡＬ ＣＮＴ）とともに、ＤＵＡＬ
ＣＮＴ信号が０に等しくなった時を示すデュアル帰還
信号（ＤＵＡＬＺ）を供給する。クワッド回路３８は、
パラメータ制御回路３０への入力制御信号として、クワ
ッド回路３８のカウンタ部分によって供給されるカウン
トが０に等しい時を示すクワッド帰還信号（ＱＵＡＤ
Ｚ）を供給する。
【００１６】パラメータ制御回路３０は、削除回路３
２、保持回路３４、デュアル回路３６及びクワッド回路
３８のカウンタ４１、４３、４５及び４７に供給される
カウンタ初期化信号（ＩＮＩＴＣＴＲ）を含む複数の出
力信号を供給する。パラメータ制御回路３０によって供
給される他の出力信号は、削除レジスタロード信号（Ｌ
ＤＤＲ）、削除回路３２に供給される削除カウンタ減少
信号（ＤＥＣＤＣ）、保持レジスタロード信号（ＬＤＫ
Ｒ）、保持回路３４に供給される保持カウンタ減少信号
（ＤＥＣＫＣ）、デュアルレジスタ・ロード信号（ＬＤ
ＤＡＲ）、デュアル回路３６に供給されるデュアルカウ
ンタ減少信号（ＤＥＣＤＡＣ）、クワッドレジスタ・ロ
ード信号（ＬＤＱＡＲ）及びクワッド回路３８に供給さ
れるクワッドカウンタ減少信号（ＤＥＣＱＡＣ）を含
む。
２、保持回路３４、デュアル回路３６及びクワッド回路
３８のカウンタ４１、４３、４５及び４７に供給される
カウンタ初期化信号（ＩＮＩＴＣＴＲ）を含む複数の出
力信号を供給する。パラメータ制御回路３０によって供
給される他の出力信号は、削除レジスタロード信号（Ｌ
ＤＤＲ）、削除回路３２に供給される削除カウンタ減少
信号（ＤＥＣＤＣ）、保持レジスタロード信号（ＬＤＫ
Ｒ）、保持回路３４に供給される保持カウンタ減少信号
（ＤＥＣＫＣ）、デュアルレジスタ・ロード信号（ＬＤ
ＤＡＲ）、デュアル回路３６に供給されるデュアルカウ
ンタ減少信号（ＤＥＣＤＡＣ）、クワッドレジスタ・ロ
ード信号（ＬＤＱＡＲ）及びクワッド回路３８に供給さ
れるクワッドカウンタ減少信号（ＤＥＣＱＡＣ）を含
む。
【００１７】パラメータ制御回路３０は又、ピクセルが
いつ信号操作回路２４を通過可能であるかを指示するた
めの通過指示信号（ＰＡＳＳ）、信号操作回路２４によ
る信号の操作を制御する２ビットの出力選択信号（ＯＵ
ＴＳＥＬ）及びスケールされた画像信号を供給される次
の処理がこのスケールされた画像信号をいつ読み込むこ
とができるかを示す有効出力ピクセル信号（ＶＡＬＩ
Ｄ）を含む、複数の信号操作出力信号を供給する。
いつ信号操作回路２４を通過可能であるかを指示するた
めの通過指示信号（ＰＡＳＳ）、信号操作回路２４によ
る信号の操作を制御する２ビットの出力選択信号（ＯＵ
ＴＳＥＬ）及びスケールされた画像信号を供給される次
の処理がこのスケールされた画像信号をいつ読み込むこ
とができるかを示す有効出力ピクセル信号（ＶＡＬＩ
Ｄ）を含む、複数の信号操作出力信号を供給する。
【００１８】パラメータ制御回路３０は、入力信号に基
づいて出力信号を供給する複数のプログラム可能なアレ
イ論理集積回路（ＰＡＬ）を含む。ＰＡＬはＰＡＬ方程
式によってプログラムされ、各々のＰＡＬ方程式は特定
の出力信号を発生する回路に相当する。ＰＡＬ方程式に
おいて、"/"は論理反転を示し、"="は非同期等号を示
し、":="はピクセルＣＬＫ信号をクロック信号として動
作するフリップ・フロップによって同期された信号を示
す。具体的にはＩＮＩＴＣＴＲ信号に対するＰＡＬ方程
式は、次のとおりである。
づいて出力信号を供給する複数のプログラム可能なアレ
イ論理集積回路（ＰＡＬ）を含む。ＰＡＬはＰＡＬ方程
式によってプログラムされ、各々のＰＡＬ方程式は特定
の出力信号を発生する回路に相当する。ＰＡＬ方程式に
おいて、"/"は論理反転を示し、"="は非同期等号を示
し、":="はピクセルＣＬＫ信号をクロック信号として動
作するフリップ・フロップによって同期された信号を示
す。具体的にはＩＮＩＴＣＴＲ信号に対するＰＡＬ方程
式は、次のとおりである。
【００１９】INITCNT = (BLNK AND / A AND /B) OR (DR
OP1 AND KEEPZAND DUALZ AND QUAD AND /A AND /B) OR
(DROPZ ANDKEEP1 AND DUALZ AND QUADZ AND /A AND /B)
OR (DROPZAND KEEPZ AND DUALZ AND QUADZ AND /A AND
/B) OR(DUAL1 AND QUADZ AND /A AND /B) OR (QUADZ A
ND A AND /B); ここで、 DROP1 = /DROP CNT(7) AND /DROP CNT(6) AND /DROPCNT
(5) AND /DROP CNT(4) AND /DROP CNT(3) AND /DROPCNT
(2) AND /DROP CNT(1) AND DROP CNT(0); KEEP1 = /KEEP CNT(7) AND /KEEP CNT(6) AND /KEEPCNT
(5) AND /KEEP CNT(4) AND /KEEP CNT(3) AND /KEEPCNT
(2) AND KEEP CNT(1) AND KEEP CNT(0); DUAL1 = /DUAL CNT(7) AND /DUAL CNT(6) AND /DUALCNT
(5) AND /DUAL CNT(4) AND /DUAL CNT(3) AND /DUALCNT
(2) AND /DUAL CNT(1) AND DUAL CNT(0); A := B AND DUALZ AND / QUADZ; 及び、 B := (DUALZ AND /QUADZ AND /A AND /B) OR (/BLNK AN
DDROPZ AND KEEPZ AND /DUAL AND /A AND /B) OR(/BLNK
AND DROPZ AND KEEPZ AND /QUADZ AND /A AND /B).
OP1 AND KEEPZAND DUALZ AND QUAD AND /A AND /B) OR
(DROPZ ANDKEEP1 AND DUALZ AND QUADZ AND /A AND /B)
OR (DROPZAND KEEPZ AND DUALZ AND QUADZ AND /A AND
/B) OR(DUAL1 AND QUADZ AND /A AND /B) OR (QUADZ A
ND A AND /B); ここで、 DROP1 = /DROP CNT(7) AND /DROP CNT(6) AND /DROPCNT
(5) AND /DROP CNT(4) AND /DROP CNT(3) AND /DROPCNT
(2) AND /DROP CNT(1) AND DROP CNT(0); KEEP1 = /KEEP CNT(7) AND /KEEP CNT(6) AND /KEEPCNT
(5) AND /KEEP CNT(4) AND /KEEP CNT(3) AND /KEEPCNT
(2) AND KEEP CNT(1) AND KEEP CNT(0); DUAL1 = /DUAL CNT(7) AND /DUAL CNT(6) AND /DUALCNT
(5) AND /DUAL CNT(4) AND /DUAL CNT(3) AND /DUALCNT
(2) AND /DUAL CNT(1) AND DUAL CNT(0); A := B AND DUALZ AND / QUADZ; 及び、 B := (DUALZ AND /QUADZ AND /A AND /B) OR (/BLNK AN
DDROPZ AND KEEPZ AND /DUAL AND /A AND /B) OR(/BLNK
AND DROPZ AND KEEPZ AND /QUADZ AND /A AND /B).
【００２０】ＬＤＤＲ信号に対するＰＡＬ方程式は、 LDDR = IOW AND F AND A1 AND A0.
【００２１】ＤＥＣＤＣ信号に対するＰＡＬ方程式は、 DECDC = /BLNK AND /DROPZ AND /A AND /B, ここでＡ及びＢは、前記に定義されたものである。
【００２２】ＬＤＫＲ信号に対するＰＡＬ方程式は、 LDKR = IOW AND F AND A1 AND /A0.
【００２３】ＤＥＣＫＣ信号に対するＰＡＬ方程式は、 DECKC = /BLNK AND /KEEPZ AND DROPZ AND /A AND /B, ここでＡ及びＢは、前記に定義されたものである。
【００２４】ＬＤＤＡＲ信号に対するＰＡＬ方程式は、 LDDAR = IOW AND F AND /A1 AND A0.
【００２５】ＤＥＣＤＡＣ信号に対するＰＡＬ方程式
は、 DECDAC = /A AND B AND /DUALZ, ここでＡ及びＢは、前記に定義されたものである。
は、 DECDAC = /A AND B AND /DUALZ, ここでＡ及びＢは、前記に定義されたものである。
【００２６】ＬＤＱＡＲ信号に対するＰＡＬ方程式は、 LDQAR = IOW AND F AND /A1 AND /A0.
【００２７】ＤＥＣＱＡＣ信号に対するＰＡＬ方程式
は、 DECQAC = A AND B, ここでＡ及びＢは、前記に定義されたものである。
は、 DECQAC = A AND B, ここでＡ及びＢは、前記に定義されたものである。
【００２８】ＰＡＬは又、信号操作制御信号の発生も制
御する。従ってＰＡＳＳ信号に対するＰＡＬ方程式は、 PASS = A AND B.
御する。従ってＰＡＳＳ信号に対するＰＡＬ方程式は、 PASS = A AND B.
【００２９】ＯＵＴＳＥＬ（１）信号に対するＰＡＬ方
程式は、 OUTSEL(1) = A AND /B.
程式は、 OUTSEL(1) = A AND /B.
【００３０】ＯＵＴＳＥＬ（２）信号に対するＰＡＬ方
程式は、 OUTSEL(2) = /A AND B AND /DUALZ.
程式は、 OUTSEL(2) = /A AND B AND /DUALZ.
【００３１】ＶＡＬＩＤ信号に対するＰＡＬ方程式は、 VALID := A AND /B OR /DUALZ AND /A AND /B OR /BLNK
ANDDROPZ AND /KEEPZ AND /A AND /B.
ANDDROPZ AND /KEEPZ AND /A AND /B.
【００３２】制御回路２２は、信号操作制御信号とクロ
ック信号の状態に基づいて信号操作回路２４と共に動作
する。図４において信号操作回路２４は、クロックに同
期したＩＭ信号を受け取る加算回路５０と、加算回路５
０からの出力及び制御回路２２のパラメータ制御回路３
０からのＯＵＴＳＥＬ制御信号を受け取るシフタ回路５
２と、シフタ回路５２からの出力信号及びＰＩＸＥＬ
ＣＬＫクロック信号を受け取るレジスタ回路５４と、レ
ジスタ回路５４からのクロックに同期した出力信号及び
ＰＡＳＳ制御信号を受け取るゼロ化回路５６とを含む。
ゼロ化回路５６は、加算回路５０に第二の入力を供給す
る。
ック信号の状態に基づいて信号操作回路２４と共に動作
する。図４において信号操作回路２４は、クロックに同
期したＩＭ信号を受け取る加算回路５０と、加算回路５
０からの出力及び制御回路２２のパラメータ制御回路３
０からのＯＵＴＳＥＬ制御信号を受け取るシフタ回路５
２と、シフタ回路５２からの出力信号及びＰＩＸＥＬ
ＣＬＫクロック信号を受け取るレジスタ回路５４と、レ
ジスタ回路５４からのクロックに同期した出力信号及び
ＰＡＳＳ制御信号を受け取るゼロ化回路５６とを含む。
ゼロ化回路５６は、加算回路５０に第二の入力を供給す
る。
【００３３】図１においてスケーラ制御回路１２は、動
作に際し画像がスケールされるべき割合（すなわちスケ
ーリング率）を示す制御情報を受け取る。スケーラ制御
回路１２は要望されるスケーリング率に基づいて成分ス
ケーリング回路１４（ｈ）及び１４（ｖ）に対して削除
パラメータ、保持パラメータ、デュアルパラメータ、ク
ワッドパラメータの４つのスケーリング・パラメータを
供給する。例えば、もしも要望されるスケーリング率が
もとの画像の３／４であるとすると、スケーリング・パ
ラメータはＤＲＯＰ＝０、ＫＥＥＰ＝２、ＤＵＡＬ＝１
及びＱＵＡＤ＝０である。もしも要望されるスケーリン
グ率がもとの画像の１／５であるとすると、スケーリン
グ・パラメータはＤＲＯＰ＝１、ＫＥＥＰ＝０、ＤＵＡ
Ｌ＝０及びＱＵＡＤ＝１である。もしも要望されるスケ
ーリング率がもとの画像の２／３であるとすると、スケ
ーリング・パラメータはＤＲＯＰ＝０、ＫＥＥＰ＝１、
ＤＵＡＬ＝１及びＱＵＡＤ＝０である。成分スケーリン
グ回路１４は又、一つの画像のピクセル配列であるＩＭ
信号をピクセル単位で受け取る。水平成分スケーリング
回路１４（ｈ）はＩＭ信号を受け取り、この信号を水平
方向にスケールし、水平方向にスケールされた画像信号
ＨＩＭを垂直成分スケーリング回路１４（ｖ）に供給す
る。垂直成分スケーリング回路１４（ｖ）は水平方向に
スケールされた画像信号を受け取りこの信号を垂直方向
にスケールし、操作されたピクセル配列を示すスケール
された画像信号ＳＩＭを供給する。
作に際し画像がスケールされるべき割合（すなわちスケ
ーリング率）を示す制御情報を受け取る。スケーラ制御
回路１２は要望されるスケーリング率に基づいて成分ス
ケーリング回路１４（ｈ）及び１４（ｖ）に対して削除
パラメータ、保持パラメータ、デュアルパラメータ、ク
ワッドパラメータの４つのスケーリング・パラメータを
供給する。例えば、もしも要望されるスケーリング率が
もとの画像の３／４であるとすると、スケーリング・パ
ラメータはＤＲＯＰ＝０、ＫＥＥＰ＝２、ＤＵＡＬ＝１
及びＱＵＡＤ＝０である。もしも要望されるスケーリン
グ率がもとの画像の１／５であるとすると、スケーリン
グ・パラメータはＤＲＯＰ＝１、ＫＥＥＰ＝０、ＤＵＡ
Ｌ＝０及びＱＵＡＤ＝１である。もしも要望されるスケ
ーリング率がもとの画像の２／３であるとすると、スケ
ーリング・パラメータはＤＲＯＰ＝０、ＫＥＥＰ＝１、
ＤＵＡＬ＝１及びＱＵＡＤ＝０である。成分スケーリン
グ回路１４は又、一つの画像のピクセル配列であるＩＭ
信号をピクセル単位で受け取る。水平成分スケーリング
回路１４（ｈ）はＩＭ信号を受け取り、この信号を水平
方向にスケールし、水平方向にスケールされた画像信号
ＨＩＭを垂直成分スケーリング回路１４（ｖ）に供給す
る。垂直成分スケーリング回路１４（ｖ）は水平方向に
スケールされた画像信号を受け取りこの信号を垂直方向
にスケールし、操作されたピクセル配列を示すスケール
された画像信号ＳＩＭを供給する。
【００３４】各々の成分スケーリング回路１４は、ピク
セルの配列の軸に沿ってその軸の複数のピクセルに対し
て４つの操作の組合せを遂行してスケーリングを行う。
すなわち水平成分スケーリング回路１４（ｈ）は、横座
標をスケールし、垂直成分スケーリング回路は、縦座標
をスケールする。４つの操作は、削除操作、保持操作、
デュアル操作、クワッド操作を含む。１回の削除操作に
よって成分スケーリング回路１４は、受け取られた１つ
のピクセルを削除する。１回の保持操作によって成分ス
ケーリング回路１４は、受け取られた１つのピクセルを
保持する。１回のデュアル操作によって成分スケーリン
グ回路１４は、受け取られた２つのピクセルの平均をと
る。１回のクワッド操作によって成分スケーリング回路
１４は、受け取られた４つのピクセルの平均をとる。こ
れらの４つの操作の組合せでどんな縮小でも表すことが
できる。操作が実行される頻度は、４つのスケーリング
・パラメータに対応する。
セルの配列の軸に沿ってその軸の複数のピクセルに対し
て４つの操作の組合せを遂行してスケーリングを行う。
すなわち水平成分スケーリング回路１４（ｈ）は、横座
標をスケールし、垂直成分スケーリング回路は、縦座標
をスケールする。４つの操作は、削除操作、保持操作、
デュアル操作、クワッド操作を含む。１回の削除操作に
よって成分スケーリング回路１４は、受け取られた１つ
のピクセルを削除する。１回の保持操作によって成分ス
ケーリング回路１４は、受け取られた１つのピクセルを
保持する。１回のデュアル操作によって成分スケーリン
グ回路１４は、受け取られた２つのピクセルの平均をと
る。１回のクワッド操作によって成分スケーリング回路
１４は、受け取られた４つのピクセルの平均をとる。こ
れらの４つの操作の組合せでどんな縮小でも表すことが
できる。操作が実行される頻度は、４つのスケーリング
・パラメータに対応する。
【００３５】図１及び図５を参照して一層詳細に説明す
ると、画像の水平軸をスケールする時は、水平成分スケ
ーリング回路１４（ｈ）はスケーラ制御回路１２によっ
て動作可能にされる。レジスタ４０、４２、４４、４６
は初期パラメータ設定ブロック７９に示されるように、
それぞれ削除パラメータ、保持パラメータ、デュアルパ
ラメータ、クワッドパラメータをロードされる。より具
体的には削除パラメータは、ＬＤＤＲ信号がアクティブ
の時に削除カウント信号としてレジスタ４０にロードさ
れる。保持パラメータは、ＬＤＫＲ信号がアクティブの
時に保持カウント信号としてレジスタ４２にロードされ
る。デュアルパラメータは、ＬＤＤＡＲ信号がアクティ
ブの時にデュアルカウント信号としてレジスタ４４にロ
ードされる。クワッドパラメータは、ＬＤＱＡＲ信号が
アクティブの時にクワッドカウント信号としてレジスタ
４６にロードされる。次にブランキング信号決定ブロッ
ク８０に制御が渡される。
ると、画像の水平軸をスケールする時は、水平成分スケ
ーリング回路１４（ｈ）はスケーラ制御回路１２によっ
て動作可能にされる。レジスタ４０、４２、４４、４６
は初期パラメータ設定ブロック７９に示されるように、
それぞれ削除パラメータ、保持パラメータ、デュアルパ
ラメータ、クワッドパラメータをロードされる。より具
体的には削除パラメータは、ＬＤＤＲ信号がアクティブ
の時に削除カウント信号としてレジスタ４０にロードさ
れる。保持パラメータは、ＬＤＫＲ信号がアクティブの
時に保持カウント信号としてレジスタ４２にロードされ
る。デュアルパラメータは、ＬＤＤＡＲ信号がアクティ
ブの時にデュアルカウント信号としてレジスタ４４にロ
ードされる。クワッドパラメータは、ＬＤＱＡＲ信号が
アクティブの時にクワッドカウント信号としてレジスタ
４６にロードされる。次にブランキング信号決定ブロッ
ク８０に制御が渡される。
【００３６】ブランキング信号決定ブロック８０によっ
てＢＬＮＫ信号がインアクティブになったと決定された
時、パラメータ設定ブロック８２に制御が渡される。パ
ラメータ設定ブロック８２において削除パラメータ、保
持パラメータ、デュアルパラメータ、クワッドパラメー
タはそれぞれカウンタ４１、４３、４５、４７にロード
される。これはアクティブなＩＮＴＣＮＴ信号が制御回
路２２によって供給された時に行われる。一度スケーリ
ング・パラメータがこれらのカウンタにロードされると
成分スケーリング回路１４（ｈ）は画像のスケーリング
を開始する準備を完了する。もしもＢＬＮＫ信号がアク
ティブであって、ディスプレイ装置の走査がインアクテ
ィブであることを示しているなら、成分スケーリング回
路１４（ｈ）は待ち状態に入る、すなわちＢＬＮＫ信号
がインアクティブになるまでループする。カウンタ４
１、４３、４５、４７がロードされた後、削除モジュー
ル８４に制御が渡される。削除モジュール８４からは保
持モジュール８６に制御が渡されるか又は、ブランキン
グ信号決定ブロック８０に制御が戻される。保持モジュ
ール８６からはデュアルモジュール８８に制御が渡され
るか又は、ブランキング信号決定ブロック８０に制御が
戻される。デュアルモジュール８８からはクワッドモジ
ュール９０に制御が渡されるか又は、ブランキング信号
決定ブロック８０に制御が戻される。クワッドモジュー
ル９０からは、ブランキング信号決定ブロック８０に制
御が戻される。
てＢＬＮＫ信号がインアクティブになったと決定された
時、パラメータ設定ブロック８２に制御が渡される。パ
ラメータ設定ブロック８２において削除パラメータ、保
持パラメータ、デュアルパラメータ、クワッドパラメー
タはそれぞれカウンタ４１、４３、４５、４７にロード
される。これはアクティブなＩＮＴＣＮＴ信号が制御回
路２２によって供給された時に行われる。一度スケーリ
ング・パラメータがこれらのカウンタにロードされると
成分スケーリング回路１４（ｈ）は画像のスケーリング
を開始する準備を完了する。もしもＢＬＮＫ信号がアク
ティブであって、ディスプレイ装置の走査がインアクテ
ィブであることを示しているなら、成分スケーリング回
路１４（ｈ）は待ち状態に入る、すなわちＢＬＮＫ信号
がインアクティブになるまでループする。カウンタ４
１、４３、４５、４７がロードされた後、削除モジュー
ル８４に制御が渡される。削除モジュール８４からは保
持モジュール８６に制御が渡されるか又は、ブランキン
グ信号決定ブロック８０に制御が戻される。保持モジュ
ール８６からはデュアルモジュール８８に制御が渡され
るか又は、ブランキング信号決定ブロック８０に制御が
戻される。デュアルモジュール８８からはクワッドモジ
ュール９０に制御が渡されるか又は、ブランキング信号
決定ブロック８０に制御が戻される。クワッドモジュー
ル９０からは、ブランキング信号決定ブロック８０に制
御が戻される。
【００３７】さらに具体的には、図３及び図６において
削除モジュール８４に制御が渡った時、削除モジュール
８４はまず第一に削除カウント決定ブロック１００によ
って削除カウントが０かどうかを判定する。もしも削除
カウントが０であったら、ピクセルの削除操作が起こる
べきではないことを示しているので、保持モジュール８
６に制御が戻される。
削除モジュール８４に制御が渡った時、削除モジュール
８４はまず第一に削除カウント決定ブロック１００によ
って削除カウントが０かどうかを判定する。もしも削除
カウントが０であったら、ピクセルの削除操作が起こる
べきではないことを示しているので、保持モジュール８
６に制御が戻される。
【００３８】もしも削除カウントが０でなかったら、ピ
クセルの削除操作が起こるべきことを示しているので、
削除操作実行ブロック１０２に制御が渡される。削除操
作実行ブロック１０２においてパラメータ制御回路３０
は、アクティブＤＥＣＤＣ信号をカウンタ４１に供給し
てカウンタ４１が削除カウント信号を減少するようにす
る。パラメータ制御回路３０は、ＶＡＬＩＤ信号をイン
アクティブにセットし、そしてピクセルカウンタはＩＭ
信号の次のピクセル値にセットされる。インアクティブ
なＶＡＬＩＤ信号が制御回路２２によって供給された
時、次のピクセルが成分スケーリング回路１４に供給さ
れる前にピクセルは次の処理で読み込まれないので、そ
のピクセルは実際上削除される。信号操作回路２４は、
所与のピクセルが削除される場合、このピクセルについ
てどんな操作も遂行しない。
クセルの削除操作が起こるべきことを示しているので、
削除操作実行ブロック１０２に制御が渡される。削除操
作実行ブロック１０２においてパラメータ制御回路３０
は、アクティブＤＥＣＤＣ信号をカウンタ４１に供給し
てカウンタ４１が削除カウント信号を減少するようにす
る。パラメータ制御回路３０は、ＶＡＬＩＤ信号をイン
アクティブにセットし、そしてピクセルカウンタはＩＭ
信号の次のピクセル値にセットされる。インアクティブ
なＶＡＬＩＤ信号が制御回路２２によって供給された
時、次のピクセルが成分スケーリング回路１４に供給さ
れる前にピクセルは次の処理で読み込まれないので、そ
のピクセルは実際上削除される。信号操作回路２４は、
所与のピクセルが削除される場合、このピクセルについ
てどんな操作も遂行しない。
【００３９】削除操作実行ブロック１０２は、ブランキ
ング決定ブロック１０４に制御を渡し、当該ブロック
は、ＢＬＮＫ信号がアクティブかどうかを決定する。も
しもＢＬＮＫ信号がアクティブであるなら、制御は削除
モジュール８４から離れブランキング信号決定ブロック
８０に戻される。もしもＢＬＮＫ信号がインアクティブ
であるなら、削除カウント決定ブロック１００に制御が
戻される。もしも削除カウント信号が０に等しい時は、
保持モジュール８６に制御が渡されるか、又は削除操作
実行ブロック１０２に制御が渡される。
ング決定ブロック１０４に制御を渡し、当該ブロック
は、ＢＬＮＫ信号がアクティブかどうかを決定する。も
しもＢＬＮＫ信号がアクティブであるなら、制御は削除
モジュール８４から離れブランキング信号決定ブロック
８０に戻される。もしもＢＬＮＫ信号がインアクティブ
であるなら、削除カウント決定ブロック１００に制御が
戻される。もしも削除カウント信号が０に等しい時は、
保持モジュール８６に制御が渡されるか、又は削除操作
実行ブロック１０２に制御が渡される。
【００４０】図３、図４及び図７を参照するに、保持モ
ジュール８６に制御が渡された時、保持モジュール８６
は第一に保持カウント決定ブロック１１０において保持
カウントが０かどうか決定する。もしも保持カウントが
０に等しいなら、保持操作が行われるべきでないことを
示すので、デュアルモジュール８８に制御が渡される。
ジュール８６に制御が渡された時、保持モジュール８６
は第一に保持カウント決定ブロック１１０において保持
カウントが０かどうか決定する。もしも保持カウントが
０に等しいなら、保持操作が行われるべきでないことを
示すので、デュアルモジュール８８に制御が渡される。
【００４１】もしも保持カウントが０でないなら、ピク
セル保持操作が実行されるべきであることを示すので、
保持操作実行ブロック１１２に制御が渡される。保持操
作実行ブロック１１２においてパラメータ制御回路３０
は、アクティブなＤＥＣＫＣ信号をカウンタ４３に供給
する。このようにしてカウンタ４３に対して保持カウン
ト信号を減少させ、パラメータ制御回路３０に対してＰ
ＡＳＳ信号をアクティブにさせると共にＶＡＬＩＤ信号
をアクティブにさせる。アクティブなＰＡＳＳ信号と共
にアクティブなＶＡＬＩＤ信号が出力回路２６によって
供給された時、ピクセルは、次のピクセルが成分スケー
リング回路１４に供給される前に次の処理で読み込まれ
るので実際は保持されている。
セル保持操作が実行されるべきであることを示すので、
保持操作実行ブロック１１２に制御が渡される。保持操
作実行ブロック１１２においてパラメータ制御回路３０
は、アクティブなＤＥＣＫＣ信号をカウンタ４３に供給
する。このようにしてカウンタ４３に対して保持カウン
ト信号を減少させ、パラメータ制御回路３０に対してＰ
ＡＳＳ信号をアクティブにさせると共にＶＡＬＩＤ信号
をアクティブにさせる。アクティブなＰＡＳＳ信号と共
にアクティブなＶＡＬＩＤ信号が出力回路２６によって
供給された時、ピクセルは、次のピクセルが成分スケー
リング回路１４に供給される前に次の処理で読み込まれ
るので実際は保持されている。
【００４２】信号操作回路２４において、一つのピクセ
ルが保持される場合そのピクセルは加算回路５０に対し
て第一の入力として供給され、ＰＡＳＳ信号がアクティ
ブの時にゼロ化回路５６によって第二の入力として供給
されるゼロに加算される。加算回路５０の出力信号はレ
ジスタ回路５４に供給され、そこでＶＡＬＩＤ信号がア
クティブになる時に出力として供給される。
ルが保持される場合そのピクセルは加算回路５０に対し
て第一の入力として供給され、ＰＡＳＳ信号がアクティ
ブの時にゼロ化回路５６によって第二の入力として供給
されるゼロに加算される。加算回路５０の出力信号はレ
ジスタ回路５４に供給され、そこでＶＡＬＩＤ信号がア
クティブになる時に出力として供給される。
【００４３】制御は保持操作ブロック１１２からＢＬＮ
Ｋ信号がアクティブかどうか決定するブランキング決定
ブロック１１４へ渡される。もしもＢＬＮＫ信号がイン
アクティブであるなら制御はブランキング信号決定ブロ
ック８０へ戻される。もしもＢＬＮＫ信号がインアクテ
ィブなら、保持カウント決定ブロック１１０に制御が渡
される。もしも保持カウント信号が０に等しいなら、デ
ュアルモジュール８８に制御が渡されるか、又は保持操
作ブロック１１２に制御が渡される。
Ｋ信号がアクティブかどうか決定するブランキング決定
ブロック１１４へ渡される。もしもＢＬＮＫ信号がイン
アクティブであるなら制御はブランキング信号決定ブロ
ック８０へ戻される。もしもＢＬＮＫ信号がインアクテ
ィブなら、保持カウント決定ブロック１１０に制御が渡
される。もしも保持カウント信号が０に等しいなら、デ
ュアルモジュール８８に制御が渡されるか、又は保持操
作ブロック１１２に制御が渡される。
【００４４】図８において、デュアルモジュール８８に
制御が渡された時、デュアルモジュール８８は第一にデ
ュアルカウント決定ブロック１２０に於てデュアルカウ
ント信号が０かどうか決定する。もしもデュアルカウン
ト信号が０に等しい時は、デュアル操作が行われるべき
でないことを示すのでクワッドモジュール９０に制御が
渡される。
制御が渡された時、デュアルモジュール８８は第一にデ
ュアルカウント決定ブロック１２０に於てデュアルカウ
ント信号が０かどうか決定する。もしもデュアルカウン
ト信号が０に等しい時は、デュアル操作が行われるべき
でないことを示すのでクワッドモジュール９０に制御が
渡される。
【００４５】もしもデュアルカウント信号が０でないな
ら、ピクセルのデュアル操作が実行されるべきであるこ
とを示すので、右シフト実行ブロック１２２に制御が渡
される。右シフトブロック１２２において連続する二つ
の入力ピクセルは加算され、その合計は右にシフトされ
る。このようにして二つのピクセルの平均を作る。右シ
フトブロック１２２は次に保持前処理ブロック１２４に
制御を渡す。保持前処理ブロック１２４ではパラメータ
制御回路３０は、アクティブＤＥＣＤＡＣ信号を供給す
る。このようにしてデュアルカウント信号を減少してＶ
ＡＬＩＤ信号をアクティブにする。アクティブなＶＡＬ
ＩＤ信号が出力回路２６によって供給される時、平均さ
れたピクセルは次の処理で読み込まれる。
ら、ピクセルのデュアル操作が実行されるべきであるこ
とを示すので、右シフト実行ブロック１２２に制御が渡
される。右シフトブロック１２２において連続する二つ
の入力ピクセルは加算され、その合計は右にシフトされ
る。このようにして二つのピクセルの平均を作る。右シ
フトブロック１２２は次に保持前処理ブロック１２４に
制御を渡す。保持前処理ブロック１２４ではパラメータ
制御回路３０は、アクティブＤＥＣＤＡＣ信号を供給す
る。このようにしてデュアルカウント信号を減少してＶ
ＡＬＩＤ信号をアクティブにする。アクティブなＶＡＬ
ＩＤ信号が出力回路２６によって供給される時、平均さ
れたピクセルは次の処理で読み込まれる。
【００４６】信号操作回路２４は、デュアル操作の右シ
フト部分の操作が実行される時、入力ピクセルを操作す
る。より具体的に述べると、第一のピクセルは加算回路
５０に供給され、加算回路５０とシフタ回路５２を通過
してレジスタ回路５４に蓄えられる。次に第二の連続し
たピクセルは加算回路５０に供給される。ＰＡＳＳ信号
がインアクティブなのでレジスタ回路５４に蓄えられた
第一のピクセルは、ゼロ化回路５６を通過して加算回路
５０に二番目の加算入力信号として供給される。加算回
路５０は二つのピクセルを加算してその合計はシフタ回
路５２に供給される。ＯＵＴＳＥＬ信号の状態に基づい
てシフタ回路は前記合計を右に一ビットシフトする。こ
のようにして事実上二で除算する。しかしながらシフタ
からの余りは切り捨てられる。
フト部分の操作が実行される時、入力ピクセルを操作す
る。より具体的に述べると、第一のピクセルは加算回路
５０に供給され、加算回路５０とシフタ回路５２を通過
してレジスタ回路５４に蓄えられる。次に第二の連続し
たピクセルは加算回路５０に供給される。ＰＡＳＳ信号
がインアクティブなのでレジスタ回路５４に蓄えられた
第一のピクセルは、ゼロ化回路５６を通過して加算回路
５０に二番目の加算入力信号として供給される。加算回
路５０は二つのピクセルを加算してその合計はシフタ回
路５２に供給される。ＯＵＴＳＥＬ信号の状態に基づい
てシフタ回路は前記合計を右に一ビットシフトする。こ
のようにして事実上二で除算する。しかしながらシフタ
からの余りは切り捨てられる。
【００４７】デュアル前処理ブロック１２４はブランキ
ング決定ブロック１２６に制御を渡し、そこでＢＬＮＫ
信号がアクティブかどうか決定する。もしもＢＬＮＫ信
号がアクティブであるなら、ブランキング信号決定ブロ
ック８０に制御が戻される。もしもＢＬＮＫ信号がイン
アクティブならデュアルカウント決定ブロック１２０に
制御が渡される。もしもデュアルカウント信号が０なら
クワッドモジュール９０に制御が渡されるか、もしくは
右シフト実行ブロック１２２に制御が渡される。図３、
図４及び図９において、クワッドモジュール９０に制御
が渡された時、クワッドモジュールはまず第一にクワッ
ドカウント決定ブロック１３０においてクワッドカウン
ト信号が０かどうかを決定する。もしもクワッドカウン
ト信号が０に等しければ、ピクセルクワッド操作が実行
されるべきでないことを示すので、ブランキング信号決
定ブロック８０に制御が戻される。
ング決定ブロック１２６に制御を渡し、そこでＢＬＮＫ
信号がアクティブかどうか決定する。もしもＢＬＮＫ信
号がアクティブであるなら、ブランキング信号決定ブロ
ック８０に制御が戻される。もしもＢＬＮＫ信号がイン
アクティブならデュアルカウント決定ブロック１２０に
制御が渡される。もしもデュアルカウント信号が０なら
クワッドモジュール９０に制御が渡されるか、もしくは
右シフト実行ブロック１２２に制御が渡される。図３、
図４及び図９において、クワッドモジュール９０に制御
が渡された時、クワッドモジュールはまず第一にクワッ
ドカウント決定ブロック１３０においてクワッドカウン
ト信号が０かどうかを決定する。もしもクワッドカウン
ト信号が０に等しければ、ピクセルクワッド操作が実行
されるべきでないことを示すので、ブランキング信号決
定ブロック８０に制御が戻される。
【００４８】もしもクワッドカウント信号が０に等しく
ないなら、ピクセルクワッド操作が実行されるべきこと
を示すので、右二回シフト実行ブロック１３２に制御が
渡される。右二回シフト実行ブロック１３２では、４つ
の連続するピクセルの入力が加算されて、合計が右へ２
ビットシフトされることによって４つのピクセルを平均
する。右二回シフトブロック１３２は次にクワッド前処
理ブロック１３４に制御を渡す。クワッド前処理ブロッ
ク１３４において、パラメータ制御回路３０はアクティ
ブなＤＥＣＱＡＣ信号を供給し、それによってクワッド
カウント信号を減少し、ＶＡＬＩＤ信号をセットする。
一つのアクティブなＶＡＬＩＤ信号が出力回路２６によ
って供給される時、次の処理で平均化されたピクセルが
読み込まれる。
ないなら、ピクセルクワッド操作が実行されるべきこと
を示すので、右二回シフト実行ブロック１３２に制御が
渡される。右二回シフト実行ブロック１３２では、４つ
の連続するピクセルの入力が加算されて、合計が右へ２
ビットシフトされることによって４つのピクセルを平均
する。右二回シフトブロック１３２は次にクワッド前処
理ブロック１３４に制御を渡す。クワッド前処理ブロッ
ク１３４において、パラメータ制御回路３０はアクティ
ブなＤＥＣＱＡＣ信号を供給し、それによってクワッド
カウント信号を減少し、ＶＡＬＩＤ信号をセットする。
一つのアクティブなＶＡＬＩＤ信号が出力回路２６によ
って供給される時、次の処理で平均化されたピクセルが
読み込まれる。
【００４９】信号操作回路２４は、クワッド操作の中の
右二回シフト部分の間に入力ピクセルを操作する。より
具体的に述べると、第一のピクセルは加算回路５０に供
給され、加算回路５０とシフタ回路５２を通過して、レ
ジスタ回路５４に蓄えられる。第二の隣接したピクセル
は、加算回路５０に供給される。ＰＡＳＳ信号がインア
クティブなので、レジスタ回路５４に蓄えられた第一の
ピクセルは、ゼロ回路５６を通過して加算回路５０に第
二の入力信号として供給される。加算回路５０は、二つ
のピクセルを加算して、その合計をシフタ回路５２に供
給する。ＯＵＴＳＥＬ信号の状態に基づいてシフタ回路
はその合計をレジスタ回路５４に渡す。ＰＡＳＳ信号が
インアクティブなのでレジスタ回路５４に蓄えられた最
初の二つのピクセルは、ゼロ化回路５６を通過して加算
回路５０に第二の入力信号として供給される。加算回路
５０は、最初の二つのピクセルの合計と第三のピクセル
を加算してその合計をシフタ回路５２に供給する。ＯＵ
ＴＳＥＬ信号の状態に基づいて、シフタ回路はその合計
をレジスタ回路５４に渡す。ＰＡＳＳ信号がインアクテ
ィブなのでレジスタ回路５４に蓄えられた最初の三つの
ピクセルの合計は、ゼロ化回路５６を通過して加算回路
５０に第二の加算入力信号として供給される。加算回路
５０は、最初の三つのピクセルの合計と第四のピクセル
とを加算してその合計をシフタ回路５２に供給する。Ｏ
ＵＴＳＥＬ信号の状態に基づいて、シフタ回路は四つの
ピクセルの合計を右に２ビットシフトする。このように
して事実上四つのピクセルの合計を四で除算し四つのピ
クセルを平均する。この操作の結果はレジスタ回路５４
に蓄えられ、前記結果はＶＡＬＩＤ信号がアクティブに
なった時にレジスタ回路から読み込まれる。しかしなが
らシフタからの余りは切り捨てられる。
右二回シフト部分の間に入力ピクセルを操作する。より
具体的に述べると、第一のピクセルは加算回路５０に供
給され、加算回路５０とシフタ回路５２を通過して、レ
ジスタ回路５４に蓄えられる。第二の隣接したピクセル
は、加算回路５０に供給される。ＰＡＳＳ信号がインア
クティブなので、レジスタ回路５４に蓄えられた第一の
ピクセルは、ゼロ回路５６を通過して加算回路５０に第
二の入力信号として供給される。加算回路５０は、二つ
のピクセルを加算して、その合計をシフタ回路５２に供
給する。ＯＵＴＳＥＬ信号の状態に基づいてシフタ回路
はその合計をレジスタ回路５４に渡す。ＰＡＳＳ信号が
インアクティブなのでレジスタ回路５４に蓄えられた最
初の二つのピクセルは、ゼロ化回路５６を通過して加算
回路５０に第二の入力信号として供給される。加算回路
５０は、最初の二つのピクセルの合計と第三のピクセル
を加算してその合計をシフタ回路５２に供給する。ＯＵ
ＴＳＥＬ信号の状態に基づいて、シフタ回路はその合計
をレジスタ回路５４に渡す。ＰＡＳＳ信号がインアクテ
ィブなのでレジスタ回路５４に蓄えられた最初の三つの
ピクセルの合計は、ゼロ化回路５６を通過して加算回路
５０に第二の加算入力信号として供給される。加算回路
５０は、最初の三つのピクセルの合計と第四のピクセル
とを加算してその合計をシフタ回路５２に供給する。Ｏ
ＵＴＳＥＬ信号の状態に基づいて、シフタ回路は四つの
ピクセルの合計を右に２ビットシフトする。このように
して事実上四つのピクセルの合計を四で除算し四つのピ
クセルを平均する。この操作の結果はレジスタ回路５４
に蓄えられ、前記結果はＶＡＬＩＤ信号がアクティブに
なった時にレジスタ回路から読み込まれる。しかしなが
らシフタからの余りは切り捨てられる。
【００５０】クワッド前処理ブロック１２４はＢＬＮＫ
信号がアクティブかどうかを決定する。もしもＢＬＮＫ
信号がアクティブならば、ブランキング信号決定ブロッ
ク８０に制御が戻される。もしもＢＬＮＫ信号がインア
クティブならば、クワッドカウント決定ブロック１２０
に制御が渡される。もしもクワッドカウント信号が０に
等しいならば、ブランキング信号決定ブロック８０に制
御が渡されるか、もしくは右シフト実行ブロック１２２
に制御が渡される。
信号がアクティブかどうかを決定する。もしもＢＬＮＫ
信号がアクティブならば、ブランキング信号決定ブロッ
ク８０に制御が戻される。もしもＢＬＮＫ信号がインア
クティブならば、クワッドカウント決定ブロック１２０
に制御が渡される。もしもクワッドカウント信号が０に
等しいならば、ブランキング信号決定ブロック８０に制
御が渡されるか、もしくは右シフト実行ブロック１２２
に制御が渡される。
【００５１】ブランキング信号決定ブロック８０に制御
が渡った時、もしもＢＬＮＫ信号がまだインアクティブ
ならばパラメータ設定ブロック８２に制御が渡される。
ＢＬＮＫ信号がアクティブになった時は、一つの水平ス
キャンラインが完了したことを示すので、水平成分スケ
ーリング回路１４（ｈ）はＢＬＮＫ信号が再びインアク
ティブになるまで、即ちピクセル配列の次のラインが水
平成分スケーリング回路１４（ｈ）に対して存在するこ
とを示すまで待ち状態に入る。
が渡った時、もしもＢＬＮＫ信号がまだインアクティブ
ならばパラメータ設定ブロック８２に制御が渡される。
ＢＬＮＫ信号がアクティブになった時は、一つの水平ス
キャンラインが完了したことを示すので、水平成分スケ
ーリング回路１４（ｈ）はＢＬＮＫ信号が再びインアク
ティブになるまで、即ちピクセル配列の次のラインが水
平成分スケーリング回路１４（ｈ）に対して存在するこ
とを示すまで待ち状態に入る。
【００５２】再び図１を参照するに、水平成分スケーリ
ング回路１４（ｈ）は、ＨＳＩＭ信号として表現される
水平方向にスケールされた画像を垂直成分スケーリング
回路１４（Ｖ）に供給する。垂直成分スケーリング回路
１４（Ｖ）は画像を水平方向のスケーリングと同時に垂
直方向のスケーリングを行う。さらに具体的に述べる
と、垂直成分スケーリング回路１４（Ｖ）の入力回路２
０は、水平成分スケーリング回路１４（ｈ）からＨＳＩ
Ｍ信号を受け取る。垂直成分スケーリング回路１４
（Ｖ）の入力回路２０は何本かの表示行に対応する何本
かのピクセル行としてＨＳＩＭ信号を蓄える。縦軸に沿
って複数のピクセルを操作するために十分な数の行が蓄
えられた時、信号操作回路２４及び制御回路２２はそれ
らのピクセルを操作する。操作された複数のピクセルは
垂直成分スケーリング回路１４（Ｖ）の出力回路に供給
され、そこで操作された複数のピクセルはスケールされ
た表示の画面を表示するためにメモリの中で組み立てら
れる。垂直ブランキング信号で示されるように、画面が
完全に組み立てられた時、スケールされた出力信号ＳＩ
Ｍは、スケールされた画像が表示される表示装置へ供給
される。
ング回路１４（ｈ）は、ＨＳＩＭ信号として表現される
水平方向にスケールされた画像を垂直成分スケーリング
回路１４（Ｖ）に供給する。垂直成分スケーリング回路
１４（Ｖ）は画像を水平方向のスケーリングと同時に垂
直方向のスケーリングを行う。さらに具体的に述べる
と、垂直成分スケーリング回路１４（Ｖ）の入力回路２
０は、水平成分スケーリング回路１４（ｈ）からＨＳＩ
Ｍ信号を受け取る。垂直成分スケーリング回路１４
（Ｖ）の入力回路２０は何本かの表示行に対応する何本
かのピクセル行としてＨＳＩＭ信号を蓄える。縦軸に沿
って複数のピクセルを操作するために十分な数の行が蓄
えられた時、信号操作回路２４及び制御回路２２はそれ
らのピクセルを操作する。操作された複数のピクセルは
垂直成分スケーリング回路１４（Ｖ）の出力回路に供給
され、そこで操作された複数のピクセルはスケールされ
た表示の画面を表示するためにメモリの中で組み立てら
れる。垂直ブランキング信号で示されるように、画面が
完全に組み立てられた時、スケールされた出力信号ＳＩ
Ｍは、スケールされた画像が表示される表示装置へ供給
される。
【００５３】図１０はカラー画像のスケーリングに使う
ことができる代替的なスケーラ回路を示す。又、例え
ば、本発明の実施例はハードウェアにより実現されるも
のと説明されたが、本発明に関するスケーラ装置は、図
５から図９のフローチャートに示されている方法を実現
したソフトウェアによっても実施することが可能であ
る。
ことができる代替的なスケーラ回路を示す。又、例え
ば、本発明の実施例はハードウェアにより実現されるも
のと説明されたが、本発明に関するスケーラ装置は、図
５から図９のフローチャートに示されている方法を実現
したソフトウェアによっても実施することが可能であ
る。
【００５４】
【発明の効果】本発明により、画像をリアルタイム（即
ち画像リフレッシュ率）で効率的なスケーリングを簡単
な回路構成によって行うことができた。
ち画像リフレッシュ率）で効率的なスケーリングを簡単
な回路構成によって行うことができた。
【図１】本発明によるスケーリング装置のブロック図で
ある。
ある。
【図２】図１のスケーリング装置の水平成分スケーリン
グ回路のブロック図である。
グ回路のブロック図である。
【図３】図２の成分スケーリング回路の制御回路のブロ
ック図である。
ック図である。
【図４】図２の成分スケーリング回路の信号操作回路の
ブロック図である。
ブロック図である。
【図５】図２のスケーリング装置の動作のフローチャー
トである。
トである。
【図６】図２に示す装置の削除モジュールの動作のフロ
ーチャートである。
ーチャートである。
【図７】図２に示す装置の保持モジュールの動作のフロ
ーチャートである。
ーチャートである。
【図８】図２に示す装置のデュアルモジュールの動作の
フローチャートである。
フローチャートである。
【図９】図２に示す装置のクワッドモジュールの動作の
フローチャートである。
フローチャートである。
【図１０】本発明に基づくスケーリング装置の代替的実
施例を示すブロック図である。
施例を示すブロック図である。
Claims (15)
- 【請求項１】画素配列によって表される画像のスケーリ
ングを行うための装置であって、 要望されるスケーリング率に基づいて複数のスケーリン
グ・パラメータを供給するように構成されたスケーラ制
御回路と、 前記複数のスケーリング・パラメータ及び前記画素配列
を受け取り、前記複数のスケーリング・パラメータに基
づいて前記画素配列の複数のサブセットについて異なっ
た操作を実行することにより操作された画素配列を供給
し、スケールされた画像として前記操作された画素配列
を供給するように構成されたスケーラ回路とを有するス
ケーリング装置。 - 【請求項２】前記スケーラ回路が、 前記複数のスケーリング・パラメータを受け取り且つ該
パラメータに基づき複数の信号操作制御信号を供給する
ように構成された制御回路と、前記複数の信号操作制御
信号に応答して前記画素配列を操作するように構成され
た信号操作回路から成る、 請求項１のスケーリング装置。 - 【請求項３】前記制御回路が、 所与のスケーリング・パラメータを受け取り、パラメー
タ制御回路にパラメータカウント信号及びパラメータカ
ウントが０に等しいことを示す制御信号を供給するよう
に構成されたパラメータカウンタ回路と、 タイミング制御信号及びスケーリング・イネーブル信号
並びに前記パラメータカウント回路からのパラメータカ
ウント信号及びパラメータカウントが０に等しいことを
示す制御信号を含む入力制御信号を受け取り、該入力制
御信号に基づいて前記信号操作制御信号を供給し、前記
パラメータカウンタ回路に対して前記タイミング制御信
号を供給するように構成されたパラメータ制御回路から
成る、 請求項２のスケーリング装置。 - 【請求項４】前記制御回路が、 前記複数のスケーリング・パラメータ及び前記タイミン
グ制御信号に基づいて、前記パラメータ制御回路に対し
て複数のパラメータカウント信号とパラメータカウント
が０に等しいことを示す複数の信号を供給する複数のパ
ラメータカウンタ回路を有し、 前記パラメータ制御回路が入力制御信号として前記複数
のパラメータカウント信号及びパラメータカウントが０
に等しいことを示す前記複数の信号を受け取るように構
成された、 請求項３のスケーリング装置。 - 【請求項５】前記パラメータカウンタ回路が、 削除スケーリング・パラメータを受け取り、前記パラメ
ータ制御回路に対して削除カウント信号及び削除カウン
トが０に等しいことを示す制御信号を供給するように構
成された削除回路である、 請求項４のスケーリング装置。 - 【請求項６】前記パラメータカウンタ回路が、 保持スケーリング・パラメータを受け取り、前記パラメ
ータ制御回路に対して保持カウント信号及び保持カウン
トが０に等しいことを示す制御信号を供給するように構
成された保持回路である、 請求項４のスケーリング装置。 - 【請求項７】前記パラメータカウンタ回路が、 デュアル・スケーリング・パラメータを受け取り、前記
パラメータ制御回路に対してデュアルカウント信号及び
デュアルカウントが０に等しいことを示す制御信号を供
給するように構成されたデュアル回路である、 請求項４のスケーリング装置。 - 【請求項８】前記パラメータカウンタ回路が、 クワッド・スケーリング・パラメータを受け取り、前記
パラメータ制御回路に対してクワッドカウント信号及び
クワッドカウントが０に等しいことを示す制御信号を供
給するように構成されたクワッド回路である、 請求項４のスケーリング装置。 - 【請求項９】前記信号操作回路が、 第一の加算器入力信号として前記画像信号を受け取り且
つ加算器出力信号を供給するように構成された加算回路
と、 前記加算器出力信号及び第一の信号操作制御信号を受け
取り且つシフタ出力信号を供給するように構成されたシ
フタ回路とを有し、 前記シフタ出力信号は第二の加算器入力信号に相当し、
前記加算器出力信号は前記第一の加算器入力信号と前記
第二の加算器入力信号の和に相当する、請求項２のスケ
ーリング装置。 - 【請求項１０】前記信号操作回路がさらに、 前記シフタ出力信号を受け取り且つ同期したシフタ出力
信号を供給するように構成されたレジスター回路と、前
記同期したシフタ出力信号と第二の信号操作制御信号を
受け取り且つ前記第二の信号操作制御信号に基づいて第
二の加算器入力信号を供給するように構成されたゼロ回
路を有する請求項９のスケーリング装置。 - 【請求項１１】前記スケーラ回路がさらに、 前記画素配列を表す画像信号を受け取るように構成され
た入力回路と、前記スケールされた画像信号として前記
操作された画素配列を供給するように構成された出力回
路とを有する、 請求項２のスケーリング装置。 - 【請求項１２】前記複数の異なる操作が、 前記操作された画素配列を供給する時に前記画素配列か
ら一つの画素を取り除く削除操作を含む、 請求項１のスケーリング装置。 - 【請求項１３】前記複数の異なる操作が、 前記操作された画素配列を供給する時に、前記画素配列
の一つの画素を保持し続ける保持操作を含む、 請求項１のスケーリング装置。 - 【請求項１４】前記複数の異なる操作が、 前記操作された画素配列からの二つの画素を平均するデ
ュアル操作を含む、 請求項１のスケーリング装置。 - 【請求項１５】前記複数の異なる操作が、 前記操作された画素配列からの四つの画素を平均するク
ワッド操作を含む、 請求項１のスケーリング装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US650388 | 1991-02-01 | ||
| US07/650,388 US5196934A (en) | 1991-02-01 | 1991-02-01 | Image scaling apparatus for a multimedia system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06103374A true JPH06103374A (ja) | 1994-04-15 |
| JPH0812690B2 JPH0812690B2 (ja) | 1996-02-07 |
Family
ID=24608691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4007590A Expired - Lifetime JPH0812690B2 (ja) | 1991-02-01 | 1992-01-20 | 画像縮尺装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5196934A (ja) |
| EP (1) | EP0497494A1 (ja) |
| JP (1) | JPH0812690B2 (ja) |
| BR (1) | BR9200320A (ja) |
| CA (1) | CA2059929A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5299028A (en) * | 1991-10-29 | 1994-03-29 | Eastman Kodak Company | Method and apparatus for image data resolution conversion |
| US5400051A (en) * | 1992-11-12 | 1995-03-21 | International Business Machines Corporation | Method and system for generating variably scaled digital images |
| US5408274A (en) * | 1993-03-11 | 1995-04-18 | The Regents Of The University Of California | Method and apparatus for compositing compressed video data |
| CA2148177A1 (en) * | 1994-05-16 | 1995-11-17 | Kent E. Biggs | Method and apparatus for stretching bitmaps to non-integer multiples |
| GB2337436B (en) * | 1995-02-28 | 2000-02-16 | Videologic Ltd | Computer display systems |
| US5758138A (en) * | 1995-12-22 | 1998-05-26 | Hankinson; Robert J. | Method and system for reducing numeric counting levels in resampling control circuitry |
| US5801686A (en) * | 1996-02-28 | 1998-09-01 | Videologic Limited | Computer display systems |
| US6563964B1 (en) | 1999-02-08 | 2003-05-13 | Sharp Laboratories Of America, Inc. | Image downsampling using redundant pixel removal |
| US6417867B1 (en) | 1999-05-27 | 2002-07-09 | Sharp Laboratories Of America, Inc. | Image downscaling using peripheral vision area localization |
| FI115674B (fi) * | 2000-06-30 | 2005-06-15 | Nokia Corp | Menetelmä ja järjestelmä merkintäkielipohjaisten sivujen esittämiseksi kannettavissa laitteissa |
| DE10315442A1 (de) | 2003-04-03 | 2004-11-11 | Bts Media Solutions Gmbh | Verfahren und Schaltung zur Skalierung von Rasterbildern |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61188671A (ja) * | 1985-02-15 | 1986-08-22 | Mitsubishi Electric Corp | 画像処理装置 |
| JPS6219982A (ja) * | 1985-07-18 | 1987-01-28 | Ricoh Co Ltd | 画像変倍方法 |
| JPS62263579A (ja) * | 1986-05-09 | 1987-11-16 | Fujitsu Ltd | 補間演算回路 |
| JPS63257071A (ja) * | 1987-04-15 | 1988-10-24 | Hitachi Ltd | イメ−ジ拡大縮小方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1581546A (en) * | 1976-07-08 | 1980-12-17 | Xenotron Ltd | Compression and expansion of scanned images |
| GB2046053B (en) * | 1979-03-22 | 1983-06-15 | Micro Consultants Ltd | Digital video processor |
| US4275450A (en) * | 1979-08-01 | 1981-06-23 | Xerox Corporation | Magnification/demagnification apparatus and method |
| GB2157126B (en) * | 1981-04-10 | 1986-05-29 | Ampex | Controller for system for spatially transforming images |
| JPH0810462B2 (ja) * | 1986-05-08 | 1996-01-31 | 日本電気株式会社 | 画像処理装置 |
| JP2692797B2 (ja) * | 1986-09-02 | 1997-12-17 | キヤノン株式会社 | 画像処理装置 |
-
1991
- 1991-02-01 US US07/650,388 patent/US5196934A/en not_active Expired - Fee Related
-
1992
- 1992-01-20 JP JP4007590A patent/JPH0812690B2/ja not_active Expired - Lifetime
- 1992-01-22 EP EP92300535A patent/EP0497494A1/en not_active Withdrawn
- 1992-01-23 CA CA002059929A patent/CA2059929A1/en not_active Abandoned
- 1992-01-31 BR BR929200320A patent/BR9200320A/pt unknown
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61188671A (ja) * | 1985-02-15 | 1986-08-22 | Mitsubishi Electric Corp | 画像処理装置 |
| JPS6219982A (ja) * | 1985-07-18 | 1987-01-28 | Ricoh Co Ltd | 画像変倍方法 |
| JPS62263579A (ja) * | 1986-05-09 | 1987-11-16 | Fujitsu Ltd | 補間演算回路 |
| JPS63257071A (ja) * | 1987-04-15 | 1988-10-24 | Hitachi Ltd | イメ−ジ拡大縮小方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2059929A1 (en) | 1992-08-02 |
| US5196934A (en) | 1993-03-23 |
| JPH0812690B2 (ja) | 1996-02-07 |
| BR9200320A (pt) | 1992-10-06 |
| EP0497494A1 (en) | 1992-08-05 |
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Legal Events
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|---|---|---|---|
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