JPH06103437B2

JPH06103437B2 - ダイレクト・デジタル・シンセサイザ

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Publication number: JPH06103437B2
Application number: JP3255873A
Authority: JP
Inventors: ツアフリール・シエフア
Original assignee: Fluke Corp
Current assignee: Fluke Corp
Priority date: 1990-09-07
Filing date: 1991-09-07
Publication date: 1994-12-14
Anticipated expiration: 2009-12-14
Also published as: JPH04246694A; US5045817A; EP0474485A1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複雑、高価、又は低速
であるハードウェアを必要とせずに、周波数変調（Ｆ
Ｍ）の偏差分解能が良好であるダイレクト・デジタル・
シンセサイザ（ＤＤＳ）に関する。

【０００２】

【従来の技術】ダイレクト・デジタル・シンセサイザ
（ＤＤＳ）とは、ルックアップ・テーブル又はメモリに
蓄積された波形データに別個の増分値をマッピング（割
り当てる）することにより、繰り返し波形を発生する電
子装置である。典型的なＤＤＳ回路においては、前のク
ロック周期からの累積値に一定の位相増分数を加算する
ことにより、搬送波周波数を発生している。次に、位相
累積値をルックアップ・テーブルにマッピングする。な
お、このルックアップ・テーブルが、対応する繰り返し
波形値をアドレス指定する。その結果得たデジタル波形
値をデジタル・アナログ（Ｄ／Ａ）変換器に供給し、ろ
波（フィルタ処理）して、最終的な搬送周波数アナログ
波形を形成する。周波数変調にとって、位相累積器への
位相増分入力値は、一定ではなく、中心周波数位相増分
値と、時間変化位相増分値との関数である。なお、この
時間変化位相増分値は、通常、ＦＭ偏差の係数と乗算さ
れた変調源（変調信号源）に対応する。

【０００３】周波数変調は、設計仕様に応じて種々の方
法で実現できる。ＤＤＳ周波数変調の最も簡単な形式
は、加算器を用いている。この加算器は、選択した搬送
周波数に関連した数と、瞬時変調値とを加算する。この
結果を、位相累積器への時間変化位相増分入力値として
用いる。しかし、この方法は、そのＦＭ周波数偏差が固
定のために、制限される。

【０００４】ＦＭ周波数偏差の制御能力を高めるに、瞬
時変調値を、選択した偏差係数と乗算し、その積を、選
択した搬送周波数に関連した数に加算する。しかし、一
般に、この方法は、通常の乗算回路を複雑にしたものが
必要なため、その実施が高価になると共に、動作が遅
い。

【０００５】図３を参照して、このような従来のダイレ
クト・デジタル・シンセサイザの構成及び動作を更に説
明する。位相累積器２（その詳細は、図４に示す）は、
加算器１２及びレジスタ１４を具えている。加算器１２
は、位相増分値Ｎを、前のクロック周期のレジスタ１４
の出力値と加算する。一方、レジスタ１４は、クロック
ｆclk の各クロック周期の間だけ、加算器１２の出力信
号をラッチする。レジスタ１４の出力信号は、加算器１
２に帰還されると共に、位相累積器２の出力信号とな
る。よって、位相累積器２は、位相増分値Ｎだけ各クロ
ック・サイクルを増分する。

【０００６】位相累積器２の出力信号をメモリ４に供給
する。このメモリは、位相値を、関連した波形振幅値に
マッピングする（割り当てる）。すなわち、位相値をメ
モリ４のアドレス信号として受け、予め各位相値毎に
（各アドレス毎に）記憶された波形振幅値を出力する。
この位相対信号のマッピングは、個別の位相値を特定波
形の振幅に変換する作用がある。この振幅値をメモリ４
から出力し、ｆclk によりレジスタ６にラッチする。ま
た、次のクロック周期に、ラッチした振幅値をデジタル
・アナログ（Ｄ／Ａ）変換器８に供給する。Ｄ／Ａ変換
器８の出力信号は、ロウパス・フィルタ（ＬＰＦ）１０
に供給して、波形再構成期間中に発生したナイキスト周
波数以上の望ましくない周波数成分を除去する。

【０００７】加算器１２のビットの大きさがｊに制限さ
れているので、ＤＤＳ出力信号ｆo は周期波形である。
加算器１２による和が最大ビット数ｊを越すまで、加算
器１２の出力信号は、１／ｆclk 毎にＮだけ、線形に増
加する。その後、加算器は、オーバフローし、ゼロ又は
ゼロ以上に戻る。加算器１２の動作がオーバーフロー
し、各クロック周期毎にＮだけ増分することにより、メ
モリ８の出力信号を連続的に繰り返すことができる。よ
って、Ｎに比例した出力はの周期的波形を発生できる。
次式は、図３の基本ＤＤＳ回路の数学的な関係を示す。ｆo ＝ｆclk （Ｎ／２^j）（１）ここで、ｆo はＤＤＳの出力周波数（Ｈｚ）であり、ｆ
clk は位相累積器のクロック周波数（Ｈｚ）であり、ｊ
は位相累積器の幅（ビット）であり、正数の位相増分値
である。なお、０＜＝Ｎ＜２＾ｊである。（２＾ｊは、
２のｊ乗の意味である。）

【０００８】Ｎの増分により、各クロック・サイクル期
間中に、増分加算を増加させる。周波数選択値Ｎに関連
して、累積器のサイズｊは、オーバーフローが生じる前
の加算器で可能な最大数を示す。

【０００９】最大周波数分解能（チャンネル・スペーシ
ング）は、Ｎ＝１のときに達成される。ｆr ＝ｆclk ／２^j （２）ナイキストの定理により定まるサンプリング原理によれ
ば、サンプリング・レートは、サンプリングする波形の
最高周波数成分の２倍以上でなければならない。よっ
て、正弦波の最高周波数ｆomaxは、ｆclk ／２以下でな
ければならない。

【００１０】数式１において、位相増分の最大値Ｎmax
は、次のようになる。Ｎmax ＜ｆomax ２^j／ｆclk （３）ｆomaxをｆclk ／２で置換し、ＤＤＳが個別の信号を処
理するとすると、同調できないチャンネルの最大数であ
る最大位相増分は次のようになる。Ｎmax ＝［２^(j-1)］ − １（４）

【００１１】ＤＤＳシステムの全部の能力を用いるため
には、選択したチャンネル間に細かな分解能を達成でき
るのが望ましい。しかし、ハードウェアで考慮すべきこ
とは、チャンネル周波数分解能を細かに選択するのに制
限があることである。

【００１２】一般的な周波数変調方法は、瞬時変調値を
搬送位相増分値に適用して、中心周波数、即ち、搬送周
波数から偏差のある波形を発生することである。偏差係
数を変調値と乗算すると、その周波数が変化し、選択的
な変調が可能である。これは、各個別の変調値を偏差係
数で数学的に計算するので、問題がある。そこで、偏差
係数の乗算を行う別の方法は、選択可能なビット増分だ
け変調値をシフトすることである。なお、シフト・レジ
スタ又はバラレル・レジスタを用いてこの動作を高速に
行うと、従来の乗算器よりもハードウェアが少なくて済
む。しかし、かかる装置は、２のべき乗と効果的に乗算
できるのみなので、その制御能力が制限される。よっ
て、従来の乗算器における低速で、複雑なハードウェア
を用いることなく、偏差係数の制御能力を高分解能で達
成できる必要がある。

【００１３】図５は、図３のＤＤＳ及び従来の乗算器を
用いたＦＭ変調回路を示す。瞬時変調値Ｍ（ｎＴ）を乗
算器１６に供給し、変調偏差係数ｋと乗算する。例とし
て、瞬時変調値は、次式で表すことができる。Ｍ（ｎＴ）＝ sin ［Ｒ（ｎＴ）（２π）／２^g］なお、Ｍ（ｎＴ）は、最大振幅が１であり、位相値がＲ
（ｎＴ）であり、打ち切り位相値がｇである正弦波であ
る。乗算器１６の出力信号は、変調周波数増分値Ｍ（ｎ
Ｔ）ｋであり、加算器１８に供給される。この変調周波
数増分値を中心周波数位相増分値Ｉに加算すると、位相
増分値Ｎ（ｎＴ）となる。これは、図３の場合のように
一定でなく、別個の時間関数に置換している。位相累積
器２０は、図３の位相累積器２と類似しているが、ｆcl
k の各クロック周期期間中に、値Ｎ（ｎＴ）の値だけ増
分する。位相累積器２０の出力信号を用いて、波形マッ
ピング及びデジタル・アナログ回路１１をアドレス指定
する。この回路１１は、図３で図示の如く接続され、点
線で囲んだブロック４、５、８及び１０の部分を、１つ
の参照番号で示したものである。

【００１４】図５より、位相増分値Ｎ（ｎＴ）は、次式
に等しいことが判る。Ｎ（ｎＴ）＝Ｉ＋ｋＭ（ｎＴ）（５）

【００１５】数式２を数式１に代入し、別個の時間関数
としてｆo を特定すると、次式が得られる。ｆo（ｎＴ）＝ｆr Ｎ（ｎＴ）（６）数式５を数式６に代入すると、次式が得られる。ｆo（ｎＴ）＝ｆr ［Ｉ＋ｋＭ（ｎＴ）］＝ｆc ＋ｆd（ｎＴ）（７）数式７は、２つの周波数成分を示しており、ｆc は搬送
周波数であり、ｆd （ｎＴ）はＦＭ成分、即ち、偏差周
波数である。

【００１６】数式２を数式７に代入すると、偏差周波数
は、次のようになる。ｆd（ｎＴ）＝ｆclk ｋＭ（ｎＴ）／２^j （８）

【００１７】変調源の値Ｍ（ｎＴ）の最大振幅が１で、
中心に対称な偏差の大きさが略ゼロであると仮定する
と、ｆd （ｎＴ）は、次の範囲となる。 −ｆclk ｋ／２^j ＜＝ｆd（ｎＴ）＜＝＋ｆclk ｋ
／２^j （９）これは、次式のピークＦＭ偏差値を意味する。ｆdev ＝ｆclk ｋ／２^j （１０）

【００１８】加算器のサイズが固定の場合、２つの変数
がＤＤＳのＦＭ偏差を制御する。これら２つの変数は、
乗算器係数ｋと、クロック・レートｆclk である。数式
５から判る如く、乗算演算は、変調源の値Ｍ（ｎＴ）を
伴った偏差乗算係数ｋに関連する。しかし、上述の如
く、加算又はシフトに比較して、ハードウェアで実現す
るには乗算演算はより複雑であり、その結果を得るのに
余分なクロック・サイクルが必要である。

【００１９】そこで、回路の複雑さを軽減するために
は、上述の如く乗算ユニットの代わりに演算シフト器を
用いることができる。この演算シフト器は、２のべき乗
の選択可能な偏差により、瞬時変調値を乗算する。しか
し、従来の２進シフト器は、２のべき乗の増分による乗
算のみを行うので、ＦＭ変調偏差の分解能が低下する。
よって、ＤＤＳから発生できる選択可能なチャンネル数
が制限される。

【００２０】この２のべき乗を利用した回路を更に説明
する。図６は、２進シフト器を用いて、ハードウェアの
複雑さを軽減すると共に、変調値を制御するのに要する
時間を短縮した回路を示す。瞬時変調値Ｍ（ｎＴ）及び
値Ｙを２進シフト器２２に供給して、この値ＹによりＭ
（ｎＴ）をシフトする数を制御する。２進シフト器２２
の出力信号を、加算器２４にて、中心周波数増分値Ｉに
加算する。一方、加算器２４の出力信号Ｎ（ｎＴ）は、
位相累積器２６への時間変化位相増分入力信号となる。
上述の如く、位相累積器２６の出力信号及びｆclk を波
形マッピング及びＤ／Ａ回路１１（図３）に供給して、
周期ＦＭ波形ｆoを出力する。

【００２１】図６は、２のべき乗でＭ（ｎＴ）をシフト
することにより、瞬時周波数偏差の近似偏差制御を実現
している。よって、Ｍ（ｎＴ）を係数・・・１／４、１
／２、１、２、４・・・と乗算する。このシフト方法に
より、Ｍ（ｎＴ）と偏差係数ｋとの簡単で高速な乗算を
行える。なお、ｋ＝２＾Ｙであるが、ｋの制御能力が２
のべき乗に限定されるので、このＤＤＳ周波数分解能も
制限される。しかし、ｆclk が、ＦＭ偏差値（数式１
０）に影響することが判る。よって、クロック周波数を
変調して、標準乗算器の細かな分解能の制御能力と、２
進シフト器の速度との両方の長所を具えた回路が求めら
れている。

【００２２】したがって、本発明の目的は、クロック周
波数を変調して、標準乗算器の細かな分解能の制御能力
と、２進シフト器の速度との両方の長所を兼ね備えるこ
とにより、高価、複雑、又は低速動作であるハードウェ
アを用いることなしに、線形ＦＭ偏差の分解能の制御能
力を高めたダイレクト・デジタル・シンセサイザの提供
にある。

【００２３】

【課題を解決するための手段及び作用】本発明によれ
ば、ＤＤＳクロック・レートに応じて、２進シフトを用
い、ＤＤＳのＦＭ偏差を制御する。ＤＤＳの周波数偏
差、偏差乗算係数及びクロック周波数間の関係を操作し
て、完全な機能乗算ユニットを用いることなく、ＦＭ偏
差分解能の制御を改善する。

【００２４】そこで、本発明は、初期変調乗算値を選択
して、所望偏差の近似値を得る。そして、クロック周波
数を選択して、ＦＭ偏差周波数を純化（リファイン）
し、本質的にそれを所望値とする。ＤＤＳ中心周波数及
び周波数分解能を適切に用いて、搬送位相値を計算す
る。最後に、ＤＤＳ変調源の非対称特性を活用して、周
波数変調値により搬送位相値を変調できる。

【００２５】２進シフト器により、瞬時変調周波数を、
略所定の変調乗算値だけシフトすることにより、ＤＤＳ
の回路を実現できる。このシフト後の値を選択した搬送
周波数の数に加算し、その和を位相増分値として位相累
積器に入力する。基本クロック周波数を選択し、変化さ
せて、必要なクロック周波数を発生し、所望変調偏差を
微調整する。調整したクロック周波数をＤＤＳの位相累
積器に供給する。この位相累積器の出力信号を用いて、
位相対振幅のルックアップ・テーブルをアドレス指定す
る。ルックアップ・テーブルの出力信号をラッチして、
デジタル・アナログ変換器に供給する。このデジタル・
アナログ変換器は、ロウパス・フィルタを介して結合さ
れており、ＤＤＳ出力信号を発生する。

【００２６】その結果、ＤＤＳ変調回路を達成でき、こ
れは、２進シフト器で通常達成できるよりも、瞬時変調
をより微妙に調整できる。本発明によれば、高速である
が偏差制御のできない周波数変調技術（加算回路）と、
完全なＦＭ偏差制御ができ、高分解のであるが、複雑で
低速な技術（即ち、従来の乗算回路）とを組み合せでき
る。

【００２７】本発明をより一層理解すると共に、その効
果を示すために、本発明の好適な実施例を以下に説明す
る。

【００２８】

【実施例】図１は、周波数レート乗算器３２を含んだ本
発明によるダイレクト・デジタル・シンセサイザ（ＤＤ
Ｓ）を示す。この周波数レート乗算器３２は、ＤＤＳ変
調回路にプログラマブル・クロック周波数を供給して、
ＦＭ偏差制御の第２変調源となる。２進シフト器２８
（図６のシフト器２２に対応する）を用いて、Ｍ（ｎ
Ｔ）を選択可能なビット数Ｙだけシフトする。２進シフ
ト器２８の出力信号は、変調周波数位相増分値を表し、
加算器３０（加算器２４に対応する）により中心周波数
位相増分値Ｉと加算される。加算器３０の出力信号は、
位相累積器３４（累積器２６に対応する）への時間変化
位相増分値Ｎ（ｎＴ）である。

【００２９】図１の周波数乗算器３２は、基本周波数入
力信号ｆb 及び選択可能な基本周波数乗算係数入力信号
ｑに応答して、プログラマブル・クロック周波数ｆclk
を発生する。すなわち、ｆclk ＝Ｆｂ（ｑ）である。プ
ログラマブル・クロック周波数ｆclk は、位相乗算器３
４の入力信号及び波形マッピング及びＤ／Ａ回路１１
（図３に示す如き回路）の入力信号となる。この波形マ
ッピング及びＤ／Ａ回路１１の出力端に、ＦＭ変調信号
ｆo を発生する。ＦＭシステムの安価な実現により、変
調偏差規格を基にして、必要とする複雑さの程度で、こ
のＦＭシステムを設計できる。

【００３０】２進シフト器２８は、Ｍ（ｎＴ）を、２＾
Ｙの乗算係数によりＹビットだけシフトして、変調偏差
を制御する。しかし、周波数（レート）乗算器３２は、
クロック周波数の１倍及び２倍間の複数の乗算係数を与
えることにより、２進シフト器２８が発生した偏差係数
を純化する。周波数制御器でもある周波数レート乗算器
３２を用いた本発明は、選択可能な周波数の数を増加し
て、ＦＭ偏差の分解能を高める。

【００３１】クロック周波数は、基本周波数ｆb と、等
しい間隔のクロック周波数の数ｉの数の関数で、次式の
ように適切に表せる。ｆclk ＝ｆb （１＋ｍ／ｉ）（１１）この数式１１において、ｍは、０及びｉ−１の間の正の
整数を表す入力変数である。よって、ｆclk は、次の範
囲内である。ｆb ＜＝ｆclk ＜＝ｆb（２−１／ｉ）（１
２）数式１１のｆclk を入力変数ｍに対して微分すると、個
別のクロック周波数ステップが次式のようになる。ｄｆclk ／ｄｍ＝ｄ／ｄｍ（ｆb ＋ｆb ｍ／ｉ）＝ｆb ／ｉ（１３）ピークＦＭ周波数変数増分でのクロック周波数ステップ
の影響は、数式１１を数式１０に代入して計算でき、次
式のようになる。ｆdev ＝ｆb （１＋ｍ／ｉ）（ｋ／２^j）この関係をｍに対して微分すると、次のようなる。（ｄ／ｄｍ）ｆdev ＝（ｄ／ｄｍ）ｆb（１＋ｍ／ｉ）（ｋ／２^j）＝ｆb ｋ／［（２^j）ｉ］
（１４）

【００３２】数式１４から、上述のクロック・ステップ
に対応するＦＭ偏差分解能は、百分率において、ｉに直
線的に反比例することが判る。ｆdr ＝１００／ｉ（％）数式１１のｉが１０に設定されれば（ｉ＝１０）、等間
隔に分離した個別の周波数ｆclk は、基本周波数ｆb の
１倍及び２倍の間で直線的に離れており、次のようにな
る。ｆclk ＝ 1.0 ｆb、1.1 ｆb、1.2ｆb、・・・1.9 ｆb
（１５）よって、１．１、１．２、・・・１．９、又は１０％の
個別のＦＭ偏差乗算係数を、ＦＭ偏差値により与える。
ｉ及びＦＭ偏差分解能の間の線形な関係は、２進乗算係
数を純化する制御手段を可能にする点で、顕著である。
数式１５の個別のＦＭ偏差乗算係数がクロック周波数の
変化に直線的に比例しない場合、ｆclk を可変して増分
した偏差制御は実際的でない。例えば、ｉが２のべき乗
によるｆclk に関連すれば、線形関係が存在しないだろ
う。この場合、ｉの変化は、基本周波数時間周期を比例
的にカバーしない乗算係数を発生するだろう。

【００３３】図２は、本発明による高分解能ＦＭ変調を
行う周波数レート乗算係数に関連して用いる２進シフト
器を含むダイレクト・デジタル・シンセサイザを示す。
周波数レート発生器４２は、好適には、７４ＬＳ９７型
集積回路であり、Ｐ／６４の乗算係数により、入力周波
数（ｆin）の乗算を行う。Ｐは、周波数レート乗算器
（周波数レート発生器）４２の選択可能な５ビット整数
入力信号である。周波数レート乗算器の出力信号を分周
器４４に供給して、高周波ノイズの問題を軽減する。な
お、ここでは、個別のシステム構成に対して、いかに本
発明を適性化したかを示す。分周器４４の出力信号は、
位相累積器４０及び波形マッピング及びＤ／Ａ回路１１
用の選択されたシステム・クロック入力信号である。

【００３４】瞬時変調値Ｍ（ｎＴ）を選択可能なビット
数Ｙだけ再びシフトし、加算器３８により、中心周波数
増幅分値Ｉと加算する。加算器３８の出力信号は、位相
累積器４０の時間変化位相増分値である。この位相累積
器の出力信号を波形マッピング及びデジタル・アナログ
回路１１に供給する。この出力信号がＦＭ変調した波形
ｆo である。

【００３５】入力周波数ｆinを選択して、ｆclk 用の最
大可能値を供給する。数式１２より、ｆclk ＝ｆb （２
−１／ｉ）のときに、ｆclk の最大値が存在する。等し
く分離したクロック周波数の数ｉが大きければ、ｆclk
は、基本周波数の２倍である２ｆb に略等しくなる。よ
って、入力周波数が充分に高く、等しく分離した最大数
のクロック周波数を発生するのに充分とするために、ｆ
inを基本周波数の２倍になるように選択する。また、こ
の入力周波数を１６と乗算して、１６分周器４４で分周
できるようにする。よって、ｆinは、次式のようにな
る。ｆin ＝（１６）（２）ｆb ＝３２ｆb 数式１２より、図２のレート乗算器から可能な限り分解
能を高くすると、ｆclk がｆb 及びｆb （１＋（ｉ−
１）／ｉ）の間でなければならないことが判る。Ｐの対
応する値は、３２及び６３の間であり、これがｉ＝３２
の最大値を定める。数式１１のｆclk を図２に対応する
ように書き換えると次のようになる。ｆclk ＝ｆb（１＋ｍ／ｉ）＝ｆb［１＋（Ｐ−３２）／３２］＝Ｐｆb ／３２（１６）なお、３２＜＝Ｐ＜＝６３である。

【００３６】以下の例は、２００ＫＨｚの搬送周波数及
び５．５ＫＨｚの周波数偏差（又は、ｆo ＝２００ＫＨ
ｚ±５．５ＫＨｚ）のＦＭ変調した搬送波用の所定設計
パラメータで、回路を実現する。周波数発生器への入力
としての基準周波数は５ＭＨｚであり、位相累積器のビ
ット数は２４であると仮定する。すなわち、以下のよう
になる。ｆc ＝２００ＫＨｚｆdev ＝５．５ＫＨｚｆb ＝５ＭＨｚｊ＝２４

【００３７】数式１６を数式１０に代入すると、偏差乗
算係数ｋを以下のように計算できる。ｆdev ＝ｆclk ｋ／２^j ＝（Ｐｆb／３２）ｋ／２^j （１７）又は、Ｐｋ＝５９０,５５８である。ｋを求めるには、
Ｐの可能な最小値を用いて（ｆclk ＝ｆb のとき、Ｐ＝
３２）、ｋ＝１８,４５０を得る。ｋに応じてＰを選択
するので、両方のパラメータは、ハードウェアの限界を
越さない。２進シフト器３６からｋを発生するので、こ
れを、１８,４５０より小さく、最も近い２進値より選
択する。Ｐを決めるために、ｋの値を２＾１４に設定し
て、数式１６を再び用いると次のようになる。Ｐ＝５９０,５５８／２^14 ＝３６．０４すなわち、周波数乗算器が選択可能な最も近い整数値を
選択し、Ｐ＝３６となる。Ｐ及びＫ用に発生した値か
ら、以下のＦＭ偏差設定が達成できる。ｆdev ＝ｆclk ｋ／２^24 ＝（Ｐ／３２）５ＭＨｚ（１６,３８４）／２^24 ＝５．４９３２ＫＨｚ

【００３８】本発明には必要ないが、変調周波数を振幅
軸に対する中心にシフトしてもよい。設計パラメータよ
り、この例のＩの値を特定して、２００ＫＨｚの中心周
波数を与える。数式１６より、選択したクロック周波数
は、次のようになる。ｆclk ＝Ｐｆb ／３２＝（３６）５ＭＨｚ／３２＝５．６２５ＭＨｚ数式２より、次式のように、最大周波数分解能が得られ
る。ｆr ＝ｆclk ／２^24 ＝０．３３５３Ｈｚ中心周波数位相増分値を決めるには、数式７が中心周波
数対周波数分解能の比を求める。すなわち、次式のよう
になる。Ｉ＝ｆc ／ｆr ＝２００ＫＨｚ／０．３３５３Ｈｚ＝５９６,５２３

【００３９】図２において、Ｍ（ｎＴ）は、値が０及び
２５６の間の８ビットの振幅である。変調値Ｍ（ｎＴ）
及び中心周波数増分値Ｉが共に揃うように（Ｍ（ｎＴ）
のＬＳＢがＩのＬＳＢに対応するように）、変調値Ｍ
（ｎＴ）を中心周波数増分値Ｉに加算すると、位相増分
値Ｎ（ｎＴ）に対するＭ（ｎＴ）の結果値は、０及び２
５５の間である。対称ＦＭ偏差の結果値を得るために、
２５６／２をＩから減算するので、Ｎは、Ｉ−１２８か
らＩ＋１２７まで変化する。数式２を数式１に代入する
と、ｆo ＝（ｆr ２^j）（Ｎ／２^j）＝ｆr Ｎとなり、Ｎの変化を考慮すると、ｆr（Ｉ−１２８）＜＝ｆo ＜＝ｆr（Ｉ＋１２７）
（１８）となる。数式１８は、約±１２８ｆr のピーク偏差に対
応する。ｋがＭ（ｎＴ）の大きさを表し、Ｍ（ｎＴ）が
ゼロの周辺を中心とした単一の振幅であると仮定する
と、数式２及び１０を用いて、ｋを次式のように計算で
きる。ｋ＝ｆdev ２^j ／ｆclk ＝１２８ｆr ２^j ／ｆclk ＝１２８Ｙから７を減算することにより、この値ｋを考慮し、変
調値の正規化を考慮する。線形時間不変システムにおけ
る上述の考察を拡張して、ｋ＝１２８に対し、Ｍ（ｎ
Ｔ）をシフトしないので、そのＬＳＢがＩのＬＳＢと揃
う。さらに、Ｉを−１２８だけオフセットして、効果的
にＭ（ｎＴ）をシフトするので、それは、ゼロの周辺で
中心となる。よって、ｋ＝２５６に対して、Ｍ（ｎＴ）
のＬＳＢをＩのＬＳＢ＋１と揃え、Ｉを−２５６だけオ
フセットする。すなわち、ｋ＝５１２となる。また、Ｍ
（ｎＴ）のＬＳＢをＩのＬＳＢ＋２と揃えて、Ｉを−５
１２だけオフセットする。

【００４０】よって、Ｍ（ｎＴ）の非対称特性を補償す
るためにＩ＝５９６,５２３でｋ＝２＾１４＝１６,３
８４の場合、Ｉを−ｋだけオフセットしてもよい。す
なわち、Ｉ＝５９６,５２３−１６,３８４＝５８０,１３９となる。所定の中心周波数から中心周波数成分（数式
７）を減算することにより、この中心周波数のオフセッ
トが判る。すなわち、ｆc ＝２００ＫＨｚ−１６,３８４ｆr ＝１９４,５０６
Ｈｚである。上述の如く、変調値の振幅を考慮するために、
ｋ＝２＾１４とすると、Ｍ（ｎＴ）のＬＳＢがＩのＬＳ
Ｂ＋７に対応するように（Ｙ＝１４−７＝７となるよう
に）、Ｍ（ｎＴ）をシフトできる。

【００４１】上述は、本発明の好適な実施例について説
明したが、本発明の要旨を逸脱することなく、種々の変
形及び変更が可能である。

【００４２】

【発明の効果】したがって、本発明のＤＤＳは、２進乗
算係数に関連したＤＤＳクロック周波数を変調すること
により、所望値の例えば１．５６％以内の制御可能な分
解能で、線形の周波数変調ができる。すなわち、本発明
は、クロック周波数を変調することにより、標準乗算器
の細かな分解能の制御能力と、２進シフト器の高速性と
の両方の長所を兼ね備えている。よって、高価、複雑、
又は低速であるハードウェアを用いることなしに、線形
ＦＭ偏差の分解能の制御能力を高めることができる。

【図面の簡単な説明】

【図１】可変周波数システム・クロックに関連して２進
シフト器を用いて、ＦＭ偏差の制御能力を高めたダイレ
クト・デジタル・シンセサイザである本発明の好適な実
施例のブロック図である。

【図２】図１のダイレクト・デジタル・シンセサイザを
基にした設計例のブロック図である。

【図３】従来のダイレクト・デジタル・シンセサイザの
ブロック図である。

【図４】典型的な位相累積器のブロック図である。

【図５】乗算器を用いてＦＭ偏差が制御可能なダイレク
ト・デジタル・シンセサイザのブロック図である。

【図６】２進シフト器を用いてＦＭ偏差が制御可能なダ
イレクト・デジタル・シンセサイザのブロック図であ
る。

【符号の説明】

４メモリ６レジスタ８Ｄ／Ａ変換器１０ロウパス・フィルタ１１波形マッピング及びＤ／Ａ回路２８、３６２進シフト器３０、３８加算器３２、４２周波数レート発生器３４、４０位相累積器４４分周器

Claims

【特許請求の範囲】

【請求項１】システム・クロック・レートに応じて動
作し、変調入力値に応答して、繰り返し周波数変調波形
を発生するダイレクト・デジタル・シンセサイザにおい
て、システム周波数変調偏差分解能を高めるダイレクト
・デジタル・シンセサイザであって、上記変調入力値を
シフトして、周波数変調偏差を選択するシフト手段と、
上記システム・クロック・レートを可変して、上記ダイ
レクト・デジタル・シンセサイザに上記周波数変調偏差
を調整するように動作させる制御手段とを具えたダイレ
クト・デジタル・シンセサイザ。
【請求項２】上記シフト手段は、上記変調値及び偏差
関連値を受け、上記変調値を上記偏差関連値に応じてシ
フトする２進シフト器を具えていることを特徴とする請
求項１のダイレクト・デジタル・シンセサイザ。
【請求項３】上記システム・クロック・レートを制御
する上記制御手段は、周波数レート制御手段を具えてい
ることを特徴とする請求項１のダイレクト・デジタル・
シンセサイザ。
【請求項４】システム・クロック・レート及び変調値
に応じて、繰り返し周波数変調波形を発生するダイレク
ト・デジタル・シンセサイザであって、上記システム・
クロック・レートを線形に変化させる手段と、上記シス
テム・クロック・レートの線形変化に比例するように実
効変調値を線形に変化させる手段とを具えたダイレクト
・デジタル・シンセサイザ。
【請求項５】上記システム・クロック・レートを線形
に変化させる手段は、周波数レート乗算器を具えている
ことを特徴とする請求項４のダイレクト・デジタル・シ
ンセサイザ。
【請求項６】周波数変調出力信号を発生するダイレク
ト・デジタル・シンセサイザにおいて、増分入力信号を
受ける累積器と、該累積器がアドレス指定する波形メモ
リ手段と、変調入力信号を受け、所望の偏差に応じて、
上記変調入力信号をビット・シフトする第１周波数変調
偏差手段と、上記シフトした変調入力信号を上記増分入
力信号と組み合せる手段と、上記累積器と結合してその
累積レートを制御するプログラマブル・クロック源手段
を有し、周波数変調偏差の選択度を高める第２周波数変
調偏差手段とを具えたダイレクト・デジタル・シンセサ
イザ。
【請求項７】上記第２周波数変調偏差手段は、周波数
レート乗算器を具えたことを特徴とする請求項６のダイ
レクト・デジタル・シンセサイザ。
【請求項８】周波数変調した出力信号を発生するダイ
レクト・デジタル・シンセサイザであって、レジスタ
と、該レジスタの前の出力信号を受けて、その出力信号
を加算し、上記レジスタの内容を更新する加算器とを有
する累積器と、上記レジスタによりアドレス指定される
波形データを記憶するメモリと、該メモリからのデータ
を受けるデジタル・アナログ変換手段と、変調値と、こ
の変調値をシフトして所望の周波数変調偏差を与えるビ
ット値とを受け、シフトした出力信号を上記累積器の上
記加算器に供給するシフト器と、上記累積器による累積
のレートを可変して、上記周波数変調偏差を調整するプ
ログラマブル手段とを具えたダイレクト・デジタル・シ
ンセサイザ。
【請求項９】上記プログラマブル手段は周波数レート
乗算器を具えていることを特徴とする請求項８のダイレ
クト・デジタル・シンセサイザ。
【請求項１０】変調値と、この変調値を所望周波数変
調偏差に応じてシフトするビット値とを受け、ビット・
シフトされた変調値を、周波数を表す増分値と組み合
せ、この組み合せを繰り返し累積し、この累積値を用い
てメモリ内の波形ルックアップ値をアドレス指定して、
出力信号を発生し、累積のレートを可変して、上記周波
数変調偏差を調整することを特徴とする周波数変調信号
の発生方法。
【請求項１１】上記出力信号をろ波することを特徴と
する請求項１０の方法。