JPH06103490B2

JPH06103490B2 - 電力積分回路

Info

Publication number: JPH06103490B2
Application number: JP60165079A
Authority: JP
Inventors: 清一郎岩瀬; 真一小森; 孝雄山崎
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-07-26
Filing date: 1985-07-26
Publication date: 1994-12-14
Anticipated expiration: 2009-12-14
Also published as: JPS6225376A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、例えば電波望遠鏡の出力処理用のディジタ
ルFFTの出力の電力の積分に適用される電力積分回路に
関する。

〔発明の概要〕

この発明は、FFT出力のような多チャンネルの信号の各
チャンネルの電力の積分に適用される電力積分回路にお
いて、累積回路を少なくとも２段の直列構成とし、１段
目の累積回路の出力を時分割多重して２段目の累積回路
に供給することにより、積分時間が頗る長い場合でも、
累積のための回路装置の語長が長くなることを防止し、
また、入力信号のサンプリング周波数のような高速で動
作する回路装置を少なくし、更に、冗長度が少なく、小
型のハードウェアにできるようにしたものである。

〔従来の技術〕

電波望遠鏡の一例として、Ｎ個のアンテナを一列に並
べ、各アンテナへの入射時刻の差（位相差）を測定する
ことによって、到来電磁波の方向をもとめるものがあ
る。各アンテナの出力がベースバンド信号に変換され、
ベースバンド信号がディジタル信号に変換され、並列的
に高速フーリエ変換される。FFT出力は、アンテナの数
と等しいＮチャンネルの複素量となり、この複素量を自
乗検波回路により、電力に変換すると共に、この電力を
積分する。この結果即ちＮ方位の電力がディスプレイ装
置により表示され、電波で見た天体の姿が表示される。

かかる電波望遠鏡は、電力積分回路として、第８図に示
す構成のものを使用していた。第８図において、方位ご
とのＲと示す入力の実数部及びＩと示す入力の虚数部の
各々が自乗回路90及び91に供給され、こあれらの自乗回
路90及び91により自乗され、両者の出力が加算回路92に
供給される。この加算回路92の出力に方位ごとの電力が
求められ、この電力が破線で囲んで示す積分回路93に供
給される。積分回路93は、加算回路94と１サンプルクロ
ックの遅延量を有するレジスタ95とからなる累積回路の
構成とされる。レジスタ95は、リセット信号RS7によ
り、積分時間の周期で定まる所定の時刻でクリアされ、
次にクリアされる迄のデータを全て累積し、その結果を
出力する。レジスタ95からリセット信号RS7の間隔で定
まる積分時間の電力の総量が出力される。この電力の総
量は、規格化することにより、平均電力となる。

〔発明が解決しようとする問題点〕

従来の電力積分回路は、下記のような問題点を有する。

第１に、累積用加算器94及びレジスタ95として、語長が
長いものが必要となる。その理由は、自乗により入力語
長が約２倍になり、また、所定期間の積分により、累積
するクロックサイクル数をＭとした時、1og₂Ｍビットだ
け上位に語長が伸びる可能性があるからである。Ｉ及び
Ｒの電力積分入力語長をBaビットとすると、出力語長
は、（1og₂Ｍ＋2Ba−１）ビットになる。（2Ba−１）ビ
ット＝B0ビット）、（1og₂Ｍビット＝B1ビット）とする
と、第９図に示すように、積分入力語長B0ビットが出力
語長（B0＋B1＝B2）ビットとなる。従って、加算器94及
びレジスタ95の夫々は、出力語長分の語長を持つ必要が
ある。電波望遠鏡のような用途では、できるだけ広帯域
の信号を扱うために、サンプリング周波数が例えば20MH
zのように高く、また、天体からの微少な信号を検出す
るために積分時間が非常に長い。従って、クロックサイ
クル数Ｍが2²⁰を超す大きな値となり、電力積分入力語
長Baが数ビットでも、必要な語長が非常に長いものとな
る。

第２に、第８図に示す従来の電力積分回路の全構成要素
がサンプリング周波数で動作する必要があり、高速な部
品が必要である。特に、累積用加算器94及びレジスタ95
は、語長が長く且つ高速動作が要求されるので、これら
の回路の実現が難しく、回路全体のサンプリング周波数
を高くできない問題が生じる。

第３に従来の電力積分回路は、本来的に信号検出に必要
な演算のダイナミックレンジと比してハードウェアが冗
長な欠点を有している。第９図に示すように、積分入力
語長B0ビットとすると、累積によって、B1ビット上位に
語長が長くなり、従って、累積回路は、B2ビットの演算
回路となる。

しかし、実際には、電波望遠鏡の場合、扱う信号は、ア
ンテナ，プリアンプ等で発生する熱雑音がディザー信号
であり、殆ど白色雑音である。そして、積分により電力
が平均化され、出力では第９図において、B3ビットで示
すような、上位ビットに余裕が生じる。また、語長B2ビ
ットは、長いものであり、第９図において、B4ビットで
示す下位のビットは、殆ど意味を持たない。結局、出力
語長の中で、本当に有用なのは、（B2−B3−B4＝B5）ビ
ットであり、（B3＋B4）ビットは、冗長なものである。
演算ダイナミックレンジを有効にする方法として、浮動
小数点による構成方法があるが、第８図に示す場合に
は、むしろハードウェアが大きくなり、得策ではない。

従って、この発明の目的は、累積用加算器として特別長
い語長の演算器を必要としない電力積分回路を提供する
ことにある。

この発明の他の目的は、サンプリング周波数の速度で動
作する必要がある回路が最小限で良い電力積分回路を提
供することにある。

この発明の更に他の目的は、演算のダイナミックレンジ
を考慮して冗長度が少なく、小型なハードウェアとされ
た電力積分回路を提供することにある。

〔問題点を解決するための手段〕

この発明は、複数チャンネルのディジタルデータの各チ
ャンネル毎の電力を算出し、その結果を積分する電力積
分回路において、それぞれがスケーリング回路を含む複数の電力積分回路
が直列に接続され、複数の電力積分回路によって、必要
とる積分が分担される構成とされ、複数の電力積分回路の少なくとも初段の電力積分回路
は、複数チャンネルの各チャンネル別に電力を求め、電力を
各チャンネルごとに積分する複数の回路群と、複数の回路群の出力を時分割多重化する時分割多重化回
路と、時分割多重化回路からの時分割多重データを各チャンネ
ル毎に積分する積分回路と、回路群および積分回路の少なくとも一方に対して接続さ
れたスケーリング回路とからなることを特徴とする電力
積分回路である。

〔作用〕

第１段目の累積回路は、必要とされる積分時間の一部の
期間の積分を行う。この累積回路の出力は、入力データ
のサンプリング周波数によりも充分低いデータレートの
ものとなり、時分割多重したデータのレートも比較的低
いものである。時分割多重によって、多チャンネルの積
分を１チャンネルの累積回路によって行うことができ
る。

〔実施例〕

以下、この発明の一実施例について、図面を参照して説
明する。説明は、以下の項目の順序に従ってなされる。

a.電波望遠鏡 b.一実施例の構成 c.動作説明 d.変形例 a.電波望遠鏡第１図は、この発明を適用できる電波望遠鏡の概略の構
成を示す。第１図において、A1,A2,・・・ANは、直線的
に整列して配されたＮ個のアンテナ例えばホーンアンテ
ナを示す。このアンテナA1〜ANの夫々からのＮチャンネ
ルの受信信号がＮ個のミキサー１に供給される。

ミキサー１には、局部発振器２からの局部発振信号が供
給される。ミキサー１によりなされるヘテロダイン検波
は、直交する２つの検波軸（実数軸及び虚数軸）を用い
るもので、ミキサー１からは、2N個の複素数出力が得ら
れる。このミキサー１の出力信号が2N個のA/Dコンバー
タ３によって夫々ディジタル信号に変換される。A/Dコ
ンバータ３の出力データがＮ次フーリエ変換回路４に供
給される。

フーリエ変換回路４は、複素数入力を高速フーリエ変換
アルゴリズムで処理し、Ｎ個の方位の各々の電力出力を
発生する。このフーリエ変換回路４から出力されるＮチ
ャンネルの複素数（従って、2N個の出力信号）が自乗検
波回路５に供給される。自乗検波回路５は、複素量を各
チャンネルごとに自乗和して電力を算出し、電力を積分
する構成とされている。Ｎ個の方位の夫々の電力がディ
スプレイ装置６に供給されて表示される。

上述の自乗検波回路５に対してこの発明が適用される。
勿論、この発明は、電波望遠鏡のみならず、レーダ，ソ
ーナー等のほかに、周波数分析のためのフーリエ変換の
出力を自乗積分する装置に対しても適用することができ
る。

b.一実施例の構成第２図は、この発明の一実施例の構成を示す。この一実
施例は、基本的に第３図に示す直列構成のものである。
理解を容易とするため、まず、第３図について、説明す
る。

破線で囲んで夫々示す累積回路11,12,13が入力側から出
力側に直列に接続される。入力側には、図示せずも、自
乗回路が接続され、電力に変換された入力データが累積
回路11に供給される。累積回路11は、加算回路14と加算
回路14の出力を１サンプルクロック周期遅延して加算回
路14に供給するレジスタ15とレジスタ15に接続されたレ
ジスタ16とレジスタ16に接続されたスケーリング回路17
とにより構成される。スケーリング回路17は、演算結果
の中で、上位側及び下位側の夫々の冗長度を取り除き、
有用な部分のみを取り出すものである。

スケーリング回路17は、単純には、ビットシフト回路，
丸め回路，オーバフローリミッタ回路等により構成する
ことが可能である。累積回路11の出力は、スケーリング
回路17から次段の累積回路12に供給される。累積回路12
及び累積回路13の夫々は、累積回路11と同様の構成を有
している。累積回路11,12,13の夫々のレジスタ15にリセ
ット信号RS1,RS2,RS3が供給され、夫々の積分の周期毎
にレジスタ15がリセットされる。

この第３図に示す電力積分回路の初段の累積回路11は、
入力されるサンプリング周期ごとの電力を比較的短い所
定の時間積分し、積分出力を次段の累積回路12に供給す
る。第２段目の累積回路12は、第１段目のものと同様に
動作する。但し、第１段目の累積回路11から供給される
データは、サンプリング周期ではなく、累積回路11の積
分時間に対応した周期である。従って、、累積回路12
は、累積回路11に比して、より低速の回路装置により構
成できる。また、積分処理を直列化された複数段によっ
て分担するので、一段当りの積分時間が短くて良く、各
段で語長が長くなることを防止することができる。

同様に、第３段目の累積回路13は、累積回路12の積分時
間に対応した周期の入力データを積分するので、より低
速の動作を行うことができる。累積回路の接続段数は、
必要とされる積分時間と回路装置の動作速度とによって
定まる。また、２段目以降の累積回路として、浮動少数
点方式の構成を採ることができる。

上述せる第３図に示す構成は、多チャンネルの信号を処
理する場合、各チャンネル毎に直列構成を設ける必要が
あり、ハードウェアの規模が大きくなる。従って、第２
図に示すこの発明の一実施例は、直列化と共に、時分割
多重の処理を併用するものである。

第２図において、Ｒ及びＩで夫々示すのは、フーリエ変
換回路４（第１図参照）からの複素信号の実数部入力及
び虚数部入力であり、夫々複数ビットを１ワードとする
ディジタルデータである。フーリエ変換回路４からは、
アンテナの個数と対応するＮチャンネルの信号が供給さ
れる。この一実施例では、チャンネル数を♯1,♯2,♯3,
♯４の４チャンネルとしている。第２図では、チャンネ
ル♯３に関する構成については、簡単のため省略されて
いる。

チャンネル♯１の入力データR,Iが自乗回路21及び31に
供給され、これらの自乗回路21及び31の出力が加算回路
35に供給される。加算回路35の出力が加算回路41に供給
される。加算回路41の出力がレジスタ45に供給され、こ
のレジスタ45の出力がゲート回路51及びレジスタ55に供
給される。ゲート回路51には、端子50からリセット信号
RS4が供給される。このリセット信号RS4は、４クロック
周期で１クロック周期の間、‘L'（ローレベル）となる
パルスで、この‘L'の期間では、ゲート回路51の出力が
‘L'となる。ゲート回路51の出力データが加算回路41に
供給される。

自乗回路21及び31,加算回路35,41,レジスタ45は、入力
データのサンプリング周波数Fsで動作する高速の回路装
置である。また、リセット信号RS4によって、第１段目
の累積回路の積分周期が4Ts（Ts＝1/Fs）となる。レジ
スタ55は、破線で示すように下位の２ビットを丸めるた
めのもので、スケーリング回路として動作する。レジス
タ55の動作クロックの周波数は、（1/4Fs）で良い。こ
のレジスタ55の出力が時分割多重のためのマルチプレク
サ60に供給される。

他のチャンネル♯2,♯3,♯４に関して、上述のチャンネ
ル♯１と同様に、自乗回路22,32,24,34と加算回路36,38
と加算回路42,44とレジスタ46,48とゲート回路52,54と
レジスタ56,58とが設けられている。レジスタ56,58の出
力がマルチプレクサ60に供給される。

上述の初段の累積回路は、積分周期を４クロックサイク
ルとしているので、（1og₂４＝２）となり、レジスタ4
5,46,48の夫々の出力の語長は、自乗回路21,31,22,32,2
4,34の出力の語長より２ビット多くなる。そして、レジ
スタ55,56,58により丸められているので、マルチプレク
サ60に入力されるデータの語長は、加算器35、36・・・
38の出力の語長と等しくなる。

マルチプレクサ60は、チャンネル♯1,♯2,♯3,♯４の夫
々の累積結果を順次選択するセレクタにより構成されて
いる。マルチプレクサ60により、４チャンネルの累積結
果が時分割多重される。マルチプレクサ60からの時分割
多重データがスケーリング回路61に供給され、上位ビッ
トの制限がなされる。

スケーリング回路61の出力が加算回路62に供給される。
加算回路62の出力がシフトレジスタ63に供給される。こ
のシフトレジスタ63は、４ワードのもので、各方位の累
積結果が記憶される。シフトレジスタに代えてRAMを用
いても良い。シフトレジスタ63の出力がゲート回路64を
介して加算回路62に供給される。ゲート回路64には、端
子65からのリセット信号RS5が供給される。このリセッ
ト信号RS5は、16Ts周期で4Tsの区間‘L'となるパルス信
号である。

この２段目の累積回路の各回路装置の演算語長がスケー
リング回路61の出力の語長より、上位に２ビット多いも
のとされている。２段目の累積回路では、４回の累積が
なされる。１段目及び２段目の累積回路によって、１チ
ャンネル当たりで、16クロック分の時間にわたる積分が
おこなわれる。

シフトレジスタ63からの累積結果がスケーリング回路66
に供給されて、上位ビット及び下位ビットが制限され
る。このスケーリング回路66の出力データがマイクロコ
ンピュータ67に供給される。マイクロコンピュータ67
は、より長時間の積分を行うもので、マイクロコンピュ
ータ67からの積分出力がディスプレイ６に供給される。

c.動作説明第４図は、この説明の一実施例の動作を示すタイムチャ
ートである。第４図Ａは、入力データと同期する周波数
Fs（周期Ts）のサンプリングクロックを示す。第４図Ｂ
は、端子50から供給されるリセット信号RS4を示す。こ
のリセット信号RS4によって、各チャンネルのゲート回
路51、52、54の出力が4Ts毎にゼロとされる。第４図Ｃ
は、例えばチャンネル♯１の加算回路35から発生する電
力に変換された入力データである。各データには、１か
ら順に番号が付されている。

この入力データが加算回路41及びレジスタ45により累積
されることで、第４図Ｄに示す累積結果がレジスタ45か
ら発生する。この累積結果がサンプリングクロックを1/
4分周したクロックパルスによりレジスタ55に取り込ま
れ、このレジスタ55から第４図Ｅに示すように、1/4FS
のレートの累積結果が発生する。チャンネル♯１以外の
チャンネル♯2,♯3,♯４の夫々に関しても、上述と同様
にして累積結果が形成される。

マルチプレクサ60が各チャンネルの累積結果を順次選択
し、マクチプレクサ60から第４図Ｆに示すように、各チ
ャンネルの累積結果が時分割多重されたデータが出力さ
れる。第４図Ｇは、端子65からのリセット信号RS5を示
す。このリセット信号RS5は、16Tsの周期を有し、4Tsの
区間で‘L'となる。このリセット信号RS5によって、ゲ
ート回路64の出力が16Ts毎にゼロとされる。

シフトレジスタ63は、入力データを4Ts遅らせて出力す
るので、シフトレジスタ63から第４図Ｈに示す出力デー
タが発生する。最初の４ワードは、各チャンネルごとの
４クロック分の積分出力で、次の４ワードの夫々は、各
チャンネル毎の８クロック分の積分出力となる。更に、
次の４ワードの夫々は、各チャンネル毎に12クロック分
の積分出力となる。より更に、次の４ワードの夫々は、
各チャンネル毎に16クロック分の積分出力となる。そし
て、リセット信号RS5により初期化がなされる。d.変形
例チャンネル数Ｎは、４以外の任意の数が可能であり、ま
た、１段目の累積回路の積分時間が４クロックの必要は
ない。この積分時間を６クロックとした場合のタイムチ
ャートを第５図に示す。第５図Ａに示すサンプリングク
ロックに対して、第５図Ｂに示すように、6Tsの周期の
リセット信号RS6を端子50に供給する。このリセット信
号RS6によって、１段目の累積回路の積分時間が６クロ
ック分となり、例えばチャンネル♯１のレジスタ45の出
力データは、第５図Ｃに示すものとなる。また、レジス
タ55の出力データが第５図Ｄに示すものとなる。他のチ
ャンネル♯2,♯3,♯４に関しても同様である。

従って、マルチプレクサ60がTs毎に各チャンネルの出力
データを順次選択すると、マルチプレクサ60の出力デー
タは、第５図Ｅに示すように、2Tsの空き時間を含むも
のとなる。この空き時間を形成することにより、２段目
の累積回路を第６図或いは第７図に示すようなストアド
プログラム方式の構成により実現でき、２段目の累積回
路にプログラマブルな機能を持たせることができる。

第６図は、バス70,75,76を用いるマルチバス方式のもの
で、バス79には、バスバッファ71,72,73,74の夫々を介
して♯1,♯2,♯3,♯４の各チャンネルの１段目の累積回
路の累積結果が供給される。バスバッファ71〜74により
時分割多重された累積結果がALU（アリスメテックロジ
ックユニット）78の一方の入力端子に供給される。ALU7
8の出力データがバス76を介してRAM77に供給される。RA
M77の出力がバス75を介してALU78の他方の入力端子に供
給される。バス75及びバス76を介して結合されたRAM77
及びALU78により累積回路が構成される。

第７図は、１本のバス80を用いる構成である。このバス
80に各チャンネルの１段目の累積回路の出力がバスバッ
ファ81,82,83,84の夫々を介して供給される。バス80に
は、入力データあるいは累積結果を蓄えるRAM85が結合
されている。RAM85から読み出されたデータがALU86の一
方の入力端子に供給され、ALU86の出力データがレジス
タ87を介してALU86の他方の入力端子に供給される。レ
ジスタ87の出力がバスバッファ88を介してデータバス80
に供給される。

なお、第６図及び第７図では、省略されているが、バス
バッファ,ALU,RAM等のコントロール信号を発生するプロ
グラムコントローラが設けられている。

〔発明の効果〕

この発明に依れば、累積用の加算器に特別長い語長の演
算回路を必要としない。また、この発明に依れば入力デ
ータのサンプリング周波数で動作する回路装置を最小限
にできる。更に、この発明に依れば、演算のダイナミッ
クレンジを考えて、冗長度の少ないハードウェアとでき
る。この発明は、積分時間が頗る長くFFT出力の電力積
分に好適な回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明を適用することができる電波望遠鏡の
説明に用いるブロック図、第２図はこの発明の一実施例
のブロック図、第３図はこの発明の一実施例の説明に用
いるブロック図、第４図はこの発明の一実施例の動作説
明に用いるタイムチャート、第５図はこの発明の他の実
施例の動作説明に用いるタイムチャート、第６図はこの
発明の他の実施例のブロック図、第７図はこの発明の更
に他の実施例のブロック図、第８図は従来の電力積分回
路のブロック図、第９図は従来の電力積分回路の説明に
用いる略線図である。図面における主要な符号の説明 4:フーリエ変換回路、5:自乗検波回路、 21,31,22,32,24,34:自乗回路、 41,42,44,62:累積用加算回路、 50,65:リセット信号の入力端子， 60:マルチプレクサ。

Claims

【特許請求の範囲】

【請求項１】複数チャンネルのディジタルデータの各チ
ャンネル毎の電力を算出し、その結果を積分する電力積
分回路において、それぞれがスケーリング回路を含む複数の電力積分回路
が直列に接続され、上記複数の電力積分回路によって、
必要とする積分が分担される構成とされ、上記複数の電力積分回路の少なくとも初段の電力積分回
路は、上記複数チャンネルの各チャンネル別に電力を求め、上
記電力を各チャンネルごとに積分する複数の回路群と、上記複数の回路群の出力を時分割多重化する時分割多重
化回路と、上記時分割多重化回路からの時分割多重データを上記各
チャンネル毎に積分する積分回路と、上記回路群および上記積分回路の少なくとも一方に対し
て接続された上記スケーリング回路とからなることを特
徴とする電力積分回路。