JPS6225376A

JPS6225376A - 電力積分回路

Info

Publication number: JPS6225376A
Application number: JP16507985A
Authority: JP
Inventors: Seiichiro Iwase; 岩瀬　清一郎; Shinichi Komori; 真一小森; Takao Yamazaki; 山崎　孝雄
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-07-26
Filing date: 1985-07-26
Publication date: 1987-02-03
Anticipated expiration: 2009-12-14
Also published as: JPH06103490B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、例えば電波望遠鏡の出力処理用のディジタ
ルＦＦＴの出力の電力の積分に適用される電力積分回路
に関する。

〔発明の１既要〕この発明は、ＦＦＴ出力のような多チャンヱルの信号の
各チャンネルの電力の積分に通用される電力積分回路に
おいて、累積回路を少なくとも２段の直列構成とし、１
段目の累積回路の出力を時分ｇ１１多重して２段目の累
積回路に供給することにより、積分時間が頗る長い場合
でも、累積のための回路装置の語長が長くなることを防
止し、また、入力信号のサンプリング周波数のような高
速で動作する回路装置を少なくし、更に、冗長度が少な
く、小型のハードウェアにできるようにしたものである
。

〔従来の技術〕

電波望遠鏡の一例として、Ｎ個のアンテナを一列に並べ
、各アンテナへの入射時刻の差（位相差）を測定するこ
とによって、到来電磁波の方向をもとめるものがある。

各アンテナの出力が中間周波信号に変換され、中間周波
信号がディジタル信号に変換され、並列的に高速ツー１
１変換される。ＦＦＴ出力は、アンテナの数と等しいＮ
チャンネルの複素量となり、この袂素甲を自乗検波回路
により、電力に変換すると共に、この電力を積分する。

その結果即ちＮ方位の電力がディスプレイ装置により表
示され、電波で見た天体の姿が表示される。

かかる電波望遠鏡は、電力積分回路として、第８図に示
す構成のものを使用していた。第８図において、方位ご
とのＲと示す入力の実数部及び■と示す入力の虚数部の
各々が自乗回路９０及び９１に供給され、これらの自乗
回路９０及び９１により自乗され、両者の出力が加算回
路９２に供給され、る。この加算回路９２の出力に方位
ごとの電力が求められ、この電力が破線で囲んで示す積
分回路９３に供給される。積分回路９３は、加算回路９
４と１ナンプルクロノクの遅延璽を有するレジスタ９５
とからなる累積回路の構成とされる。

レジスタ９５は、リセット信号ｌマＳ７により、積分時
間の周回で定まる所定の時刻でクリアされ、次にクリア
される迄のデータを全て累積し、その結果を出力する。

レジスタ９５からリセット信号Ｒ３７の間隔で定まる積
分時間の電力の総量が出力される。この電力の総量は、
規格化することにより、平均電力となる。

〔発明が解決しようとする問題点〕

従来の電力積分回路は、下記のような問題点を有する。

第１に、累積用加算器９４及び（／ジメタ９５として、
語長が長いもので必要となる。その理由は、自乗により
人力語長が約２倍になり、また、所定期間の積分により
、累積するクロックサイクル数をＭとした時、ｌｏｇ２
Ｍビットだけ上位に語長が伸びる可能性があるからであ
る。入力語長をＢＯビットとすると、出力語長は、（Ｉ
ｏｇｚＭ　＋　２　Ｂ　Ｏ）ビットになる。（ｌｏｇ２
Ｍピノｌ−＝　Ｂ　ｌビット）とすると、第９図に示す
ように、入力語長ＢＯビットが出力語長（ＢＯ＋Ｂｌ＝
８２）ビットとなる。

従って、加算器９４及びレジスタ９５の夫々は、出力語
製分の語長を持つ必要がある。電波望遠鏡のような用途
では、できるだけ広帯域の信号を扱うために、サンプリ
ング周波数が例えば２０ＭＨｚのように高く、また、天
体からの微少な信号を検出するために積分時間が非常に
長い。従って、クロックサイクル数Ｍが２２０を超す大
きな値となり、入力語長ＢＯが数ピッ１−でも、必要な
語長が非常に長いものとなる。

第２に、第８図に示す従来の電力積分回路の全構成要素
がサンプリング周波数で動作する必要があり、高速な部
品が必要である。特に、累積用加算器９４及びレジスタ
９５は、語長が長く且つ高速動作が要求されるので、こ
れらの回路の実現が難しく、回路全体のサンプリング川
波数を高くできない問題が生じる。

第３に従来の電力積分回路は、本来的に信号検出に必要
な演算のダイナミックレンジと比してハードウェアが冗
長な欠点を有している。第９図に示すように、人力語長
ＢＯビットとすると、累積によって、Ｂｌヒソ１−り位
に語長が長くなり、従って、累積回路は、８２ビツトの
演算回路となる。

しかし、実際には、電波望遠鏡の場合、扱う信号は、ア
ンテナ、プリアンプ等で発生ずる熱雑音がディザ−信号
であり、殆ど白色雑音である。そして、積分により電力
が平均化され、出力では第９図において、Ｂ３ビットで
示すように、上位ビットに余裕が生しる。また、語長Ｂ
２ビットは、長いものであり、第９図において、Ｂ４ビ
ットで示す下位のビットは、殆ど意味を持たない。結局
、出力語長の中で、本当に有用なのは、（Ｂ２−Ｂ３−
Ｂ４＝Ｂ５）　　ビットであり、　（Ｂ３＋８４）ビッ
トは、冗長なものである。演算ダイナミックレンジを有
効にする方法として、浮動小数点による構成方法がある
が、第８図に示す場合には、むしろハードウェアが大き
くなり、得策ではない。

従って、この発明の目的は、累積用加算器として特別長
い語長の演算器を必要としない電力積分回路を提供する
ことにある。

この発明の他の目的は、サンプリング周波数によって、
動作する必要がある回路が最小限で良い電力積分回路を
提供することにある。

この発明の史に他の目的は、演算のダイナミックレンジ
を考ＪＣシて冗長度が少なく、小型でハードウェアとさ
れた電力積分回路を提供することにある。

〔問題点を解決するための手段〕

この発明は、複数チャンネルのディジタルデータの各チ
ャンネル毎の電力を算出し、その結果を積分する電力積
分回路において、複数チャンネルの各チャンネル別に電
力を求め、この電力を各チャンネル毎に積分する回路群
２１，３１．２２゜３２．２４．３４，３５．３６．３
８．４１，４２．４４．４５，４６，４８．５１．５２
．５４と、回路群の出力を時分割多重化する時分割多重
化回路６０と、時分割多重化回路６０からの時分割多重
データを各チャンネル毎に積分する積分回路６２．６３
．６４とからなることを特徴とする電力積分回路である
。

〔作用〕

第１段目の累積回路は、必要とされる積分時間の一部の
期間の積分を行う。この累積回路の出力は、入力データ
のサンプリング嗜１波数よりも充分低いデータレートの
ものとなり、時分Ｊ’ｌ　多重したデータのレートを比
較的低いものである。時分割多重−よって、多チャンネ
ルの積分をｌチャンネルの累積回路によって行うことが
できる。

〔実施例〕

以下、この発明の一実施例について、図面を参照して説
明する。説明は、以ドの項目の１１１１序に従ってなさ
れる。

ａ、電波望遠鏡す、一実施例の構成Ｃ，動作説明ｄ、変形例ａ８電波望遠鏡第１図は、この発明を通用できる電波望遠鏡の概略の構
成を示す。第１図において、Ａｔ、Ａ２゜・・・ＡＮは
、直線的に整列して配されたＮ個のアンテナ例えばホー
ンアンテナを示す。このアンテナＡ１〜ＡＮの夫々から
のＮチャンネルの受信信号がＮ個のミキサー１に供給さ
れる。

ミキサー１には、局部発振器２からの局部発振信号が供
給される。ミキサー１によりなされるヘテロダイン検波
は、直交する２つの検波軸（実数軸及び虚数軸）を用い
るもので、ミキサー１からは、２Ｎ個の複素数出力が得
られる。このミキサーｌの出力信号が２Ｎ個のＡ／Ｄコ
ンバータ３によって夫々ディジタル信号に変換される。

Ａ／Ｄコンバータ３の出力データがＮ次フーリエ変換回
路４に供給される。

フーリエ変換回路４は、複素数人力を高速フーリエ変換
アルゴリズムで処理し、Ｎ個の方位の各々の電圧出力を
発生する。このフーリエ変換回路４から出力されるＮチ
ャンネルの複素ｖｉ（従って、２Ｎ個の出力信号）が自
乗検波回路５に供給される。自乗検波回路５は、複素喰
を各チャンネルごとに自乗和して電力を算出し、電力を
積分する構成とされている。Ｎ個の方位の夫々の電力が
ディスプレイ装置６に供給されて表示される。

上述の自乗検波回路５に対してこの発明が通用される。

勿論、この発明は、電波望遠鏡の力ならず、レーダ、ソ
ーナー等のように、１４波数分析のためのフーリエ変換
の出力を自乗積分する装置ここ対しても適用することが
できる。

ｂ、一実施例の構成第２図は、この発明の一実施例の構成を示す。

この一実施例は、基本的に第３［ス１に示す直列構成の
ものである。理解を容易とするため、まず、第３図につ
いて、説明する。

破線で囲んで夫々示す累積回路１１．１２．１３が入力
側から出力側に直列に接続される。入力側には、図示せ
ずも、自乗回路が接続され、電力に変換された入力デー
タが累積回路１１に供給される。累積回路１１は、加算
回路１４とカロ算回路１４の出力を１サンプルクロック
周期遅延して加算回路１４に供給するレジスタ１５とレ
ジスタｌ５に接続されたレジスタ１６とレジスタ１６に
接続されたスケーリング回１路１７とにより構成される
。スケーリング回路１７は、演算結果の中で、上位側及
び下位側の夫々の冗長度を取り除き、を用な部分のみを
取り出すものである。

スケーリング回路１７は、単純には、ビットシフト回路
、丸め回路、オーバフローリミッタ回路等により構成す
ることが可能である。累積回路ｌｌの出力は、スケーリ
ング回路１７から次段の累積回路１２に供給される。累
積回路１２及び累積回路１３の夫々は、累積回路１１と
同様の構成を有している。累積回路１１．１２．１３の
夫々のレジスタ１５にリセット信号Ｒ３Ｉ　　ＲＳ２．
Ｒ８３が供給され、夫々の積分の周期毎にレジスタ１５
がリセットされる。

この第３図に示す電力積分回路の初段の累積回路１１は
、入力されるサンプリング周期ごとの電力を比較的短い
所定の時間積分し、積分出力を次段の累積回路１２に供
給する。第２段目の累積回路１２は、第１段目のものと
同様に動作する。但し、第１段目の累積回路１１から供
給されるデータは、サンプリング周期ではなく、累積回
路１１の積分時間に対応した周期である。従って１、累
積回路１２は、累積回路１１に比して、より低速の回路
装置により構成できる。

同様に、第３段目の累積回路１３は、累積回路１２の積
分時間に対応した周期の入力データを積分するので、よ
り低速の動作を行うことができる。

累積回路の接続段数は、必要とされる積分時間と回路装
置の動作速度とによって定まる。また、２段目以降の累
積回路として、浮動少数点方式の構成を採ることができ
る。

上述せる第３図に示す構成は、多チャンネルの信号を処
理する場合、各チャンネル毎に直列構成を設ける必要が
あり、ハードウェアの規模が大きくなる。従って、第２
図に示すこの発明の一実施例は、直列化と共に、時分割
多重の処理を併用するものである。

第２図において、Ｒ及び■で夫々示すのは、フーリエ変
換回路４（第１図参照）からの複素信号の実数部入力及
び虚数部入力であり、夫々複数ビットを１ワードとする
ディジタルデータである。

フーリエ変換回路４からは、アンテナの個数と対応する
Ｎチャンネルの信号が供給される。この一実施例では、
チャンネル数を一＃１．＃２．＃３゜＃４の４チヤンネ
ルとしている。第２図では、チャンネル＃３に関する構
成については、簡単のため省略されている。

チャンネル＃１の入力データＲ２■が自乗回路２１及び
３１に供給され、これらの自乗回路２１及び３１の出力
が加算回路３５に供給される。加算回路３５の出力が加
算回路４１に供給される。

加算回路４１の出力がレジスタ４５に供給され、このレ
ジスタ４５の出力がゲート回路５１及びレジスタ５５に
供給される。ゲート回路５１には、端子５０からリセッ
ト信号Ｒ３４が供給される。

このリセット信号ＲＳ　４．は、４クロック周朋で１ク
ロック周期の間、　’Ｌ’（ローレヘル）となるパルス
で、この“Ｌｏの期間では、ゲート回路５１の出力が“
Ｌｏ　となる。ゲート回路５１の出力データが加算回路
４１に供給される。

自乗回路２１及び３１．加算回路３５，４１゜レジスタ
４５は、入力データのサンプリング周波数Ｆｓで動作す
る高速の回路装置である。また、リセット信号Ｒ３４に
よって、第１段目の累積回路の積分周期が４Ｔｓ　　（
Ｔｓ＝１／Ｆｓ）となる。

レジスタ５５は、破線で示すように下位の２ビツトを丸
めるためのもので、スケーリング回路として動作する。

レジスタ５５の動作クロックの周波数は、（％Ｆｓ）で
良い。このレジスタ５５の出力が時分割多重のためのマ
ルチプレクサ６０に供給される。

他のチャンネル＃２．＃３．＃４に関して、上述のチャ
ンネル＃１と同様に、自乗回路２２，３２．２４．３４
と加算回路３６．３８と加算回路４１．４２．４４とレ
ジスタ４５．４６．４８とゲート回路５２．５４とレジ
スタ５６．５８とが設けられている。レジスタ５６．５
８の出力がマルチプレクサ６０に供給される。

上述の初段の累積回路は、積分周期を４クロ？クサイク
ルとしているので、（ｌｏｇｚ　４　＝　２　）となり
、レジスタ４５’、４６．４８の夫々の出力の語長ば、
自乗回路２１．３１．２２．３２．２４゜３４の出力の
語長より２ピノＩ・多くなる。そして、レジスタ５５，
５６．５８により丸められているので、マルチプレクサ
６０に入力されるデータの語長は、自乗回路２１・・・
３４の出力の語長と等しくなる。

マルチプレクサ６０は、チャンふル＃１．＃２゜＃３．
＃４の夫々の累積結果を順次選択するセレクタにより構
成されている。マルチプレクサ６０により、４チヤンネ
ルの累積結果が時分割多重される。マルチプレクサ６０
からの時分割多重データがスケーリング回路６１に供給
され、と位ビットの制限がなされる。

スケーリング回路６１の出力が加算回路６２に供給され
る。加算回路６２の出力がシフトレジスタ６３に供給さ
れる。このシフトレジスタ６３は、４ワードのもので、
各方位の累積結果が記憶される。シフトレジスタに代え
てＲＡＭを用いても良い。シフトレジスタ６３の出力が
ケー１回路６４を介して加算回路６２に供給される。ゲ
ート回路６４には、端子６５からのリセット信号Ｒ３５
が供給される。このリセット信号Ｒ３５は、１６ＴＳ周
朋で４　Ｔ　ｓの区間′Ｌ゛　となるパルス信号である
。

この２段目の累積回路の各回路装置の演算語長がスケー
リング回路６１の出力の語長より、−上位に２ビット多
いものとされている。２段目の累積回路では、４回の累
積がなされる。１段目及び２段目の累積回路によって、
１チヤンネル当たりで、１６クロソク分の時間にわたる
積分がおこなわれる。

シフトレジスタ６３からのＷＳ　４６結果がスケーリン
グ回路６６に供給されて、上位ピッ１−が制限される。

このスケーリング回路６６の出力データがマイクロコン
ピュータ６７に供給される。マイクロコンピュータ６７
は、より長時間の積分を行うもので、マイクロコンピュ
ータ６７からの積分出力がディスプレイ６に供給される
。

Ｃ３動作説明第４図は、この説明の一実施例の動作を示すタイムチャ
ートである。第４図Ａは、入力データと同期する周波数
Ｆｓ（周期Ｔｓ）のサンプリングクロックを示す。第４
図Ｂは、端子５０から供給されるリセット信号Ｒ５４を
示す。このリセット信号Ｒ３４によって、各チャンネル
の累積用レジスタの内容が４Ｔｓ毎にゼロとされる。第
４図Ｃは、例えばチャンネル＃１の加算回路３５から発
生ずる電力に変換された入力データである。各データに
は、ｌから順に番号が付されている。

この入力データが加算回路４１及びレジスタ４５により
累積されることで、第４図りに示す累積結果がレジスタ
４５から発生する。どき累積結果がサンプリングクロッ
クをχ分周したクロックパルスによりレジスタ５５に取
り込まれ、このレジスタ５５から第４図已に示すように
、％ＦＳのレートの累積結果が発生する。チャンネル＃
１以外のチャン矛ル＃２．＃３．　＃４の夫々に関して
も、上述と同様にして累積結果が形成される。

マルチプレクサ６０が各チャンネルの累積結果を順次選
択し、”７クチプレクサ６０から第４図Ｆに示すように
、各チャンネルの累積結果が時分割多重されたデータが
出力される。第４図Ｇは、端子６５からのリセット信号
Ｒ３５を示す。このリセット信号Ｒ５５は、ｌ　６　Ｔ
　ｓの周期を有し、４Ｔｓの区間で”Ｌ’　　となる。

このリセット信号Ｒ８５によって、シフｌ−レジスタ６
３の内容が１６Ｔｓ毎にゼロとされる。

シフトレジスタ６３は、入力データを４Ｔｓ遅らせて出
力するので、シフトレジスタ６３から第４図Ｈに示す出
力データが発生ずる。最初の４ワードは、人力データそ
のもので、次の４ワードの夫々は、各チャンネル毎の８
クロック分の積分出力となる。更に、次の４ワードの夫
々は、各チャンネル毎に１２クロック分の積分出力とな
る。より更に、次の４ワードの夫々は、各チャンネル毎
に１６クロソク分の積分出力となる。そして、リセット
信号Ｒ５５により初期化がなされる。

ｄ、変形例チャン茅ル数Ｎは、４以外の任意の数が可能であり、ま
た、１段目の累積回路の積分時間が４クロツクの必要は
ない。この積分時間を６クロノクとした場合のタイムチ
ャートを第５図に示す。第５図Ａに示すサンプリングク
ロックに対して、第５図Ｂに示すように、６Ｔｓの周期
のリセット信号Ｒ３６を端子５０に供給する。このリセ
ット信号Ｒ５６によって、１段目の累積回路の積分時間
が６クロツク分となり、例えばチャンネル＃１のレジス
タ４５の出力データは、第５図Ｃに示すものとなる。ま
た、レジスタ５５の出力データが第５図りに示すものと
なる。他のチャンネル＃２゜＃３．＃４に関しても同様
である。

従って、マルチプレクサ６０がＴｓ毎に各チャンネルの
出力データを順次選択すると、マルチプレクサ６０の出
力データは、第５図Ｅに示すように、２Ｔｓの空き時間
を含むものとなる。この空き時間を形成することにより
、２段目の累積回路を第６図或いは第７図に示すような
ストアドブログラム方弐の構成により実現でき、２段目
の累積回路にプログラマブルな機能を持たせることがで
きる。

第６図は、バス７０．７５．７６を用いるマルチパス方
式のもので、バス７０には、パスバッファ７１．７２．
７３．７４の夫々を介して＃１゜＃２．＃３．＃４の各
チャンネルの１段目の累積回路の累積結果が供給される
。バスバッファ７１〜７４により時分割多重された累積
結果がＡ　Ｌ　Ｕ（アリスメテソクロジノクユニノト）
７８の一方の入力端子に供給される。ＡＬ０７８の出力
データがバス７６を介してＲＡＭ７７に供給される。

ＲＡＭ７７の出力がバス７５を介してＡｌＯ７８の他方
の入力端子に供給される。バス７５及びバス７６を介し
て結合されたＲＡＭ７７及びＡｌＯ７８により累積回路
が構成される。

第７図は、１本のバス８０を用いる構成である。

このバス８０に各チャンネルの１段目の累積回路の出力
がパスバッファ８１．８２，８３．８４の夫々を介して
供給される。バス８０には、入力データあるいは累積結
果を蓄えるＲＡＭ８５が結合されている。ＲＡＭ８５か
ら読み出されたデータがＡｌＯ２６の一方の入力端子に
供給され、ＡｌＯ８６の出力データがレジスタ８７を介
してＡｌＯ８６の他方の入力端子に供給される。レジス
タ８７の出力がパスバッファ８８を介してデータバス８
０に供給される。

なお、第６図及び第７図では、省略されているが、パス
ハソファ、ＡＬＵ、ＲＡＭ等のコン−１−ロール信号を
発生するプログラムコントローラが設けられている。

〔発明の効果〕

この発明に依れば、累積用の加算器に特別長い語長の演
算回路を必要としない。また、この発明に依れば入力デ
ータのサンプリング周波数で動作する回路ｇＷを最小限
にできる。更に、この発明に依れば、演算のダイナミッ
クレンジを考えて、冗長度の少ないハードウェアとでき
る。この発明は、積分時間が頗るく長＜ＦＦＴ出力の電
力積分に好適な回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明を適用することができる電波望遠鏡の
説明に用いるブロック図、第２図はこの発明の一実施例
のブロック図、第３図はこの発明の一実施例の説明に用
いるブロック図、第４図はこの発明の一実施例の動作説
明に用いるタイムチャート、第５図はこの発明の他の実
施例の動作説明に用いるタイムチャート、第６図はこの
発明の他の実施例のブロック図、第７図はこの発明の更
に他の実施例のブロック図、第８図は従来の電力積分回
路のブロック図、第９図は従来の電力積分回路の説明に
用いる路線図である。図面における主要な符号の説明４：フーリエ変換回路、５：自乗検波回路、２１．３１
，２２，３２，２４，３４：自乗回路、４１．４２，４
４．６２：累積用加算回路、ｓｏ、６ｓ：リセット信号
の入力端子。６０：マルチプレクサ。

Claims

【特許請求の範囲】複数チャンネルのディジタルデータの各チャンネル毎の
電力を算出し、その結果を積分する電力積分回路におい
て、上記複数チャンネルの各チャンネル別に電力を求め、上
記電力を各チャンネルごとに積分する回路群と、上記回路群の出力を時分割多重化する時分割多重化回路
と、上記時分割多重化回路からの時分割多重データを上記各
チャンネル毎に積分する積分回路と、からなることを特
徴とする電力積分回路。