JPH06103729B2 - カプセル封止した半導体パツケージ - Google Patents

カプセル封止した半導体パツケージ

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JPH06103729B2
JPH06103729B2 JP2276577A JP27657790A JPH06103729B2 JP H06103729 B2 JPH06103729 B2 JP H06103729B2 JP 2276577 A JP2276577 A JP 2276577A JP 27657790 A JP27657790 A JP 27657790A JP H06103729 B2 JPH06103729 B2 JP H06103729B2
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Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は、半導体構造をソケットまたは印刷回路板に差
し込むために使用するリード・フレーム導体が、チップ
表面上に延在し、リード・フレームとチップ表面と間に
位置決めされる、当該のリード・フレーム導体に電気的
に接続された、絶縁導電性接地面を介して、チップ表面
に接着された、半導体実装構造に関するものである。リ
ード・フレーム導体の残りの部分は、半導体チップ表面
上の当該端子に電気的に接続することができる。
Ｂ 従来の技術と発明が解決しようとする課題 米国特許第4862245号明細書には、チップを保護コーテ
ィングでカプセル封止する前に、リード・フレームをチ
ップ表面の上に延ばすことにより、リードを半導体チッ
プに対して位置決めし固定する方法が記載されている。
従来の技術による半導体パッケージに共通の問題は、リ
ード・フレームの密度が高い場合、および下層の半導体
デバイスが、信号周波数が１ナノ秒未満のいわゆる高性
能デバイスである場合に生じる。このようなデバイスで
は、ノイズ・レベルが信号レベルより高くなり、信号が
失われ、デバイスが発生する熱が著しく増大することが
ある。この信号対雑音比（S/N比）と、発生する熱のた
め、上記特許の教示に従ってデバイスを実装する際に、
これらのデバイスの使用が制限される。
本発明の１つの目的は、電気的および熱的性能が改善さ
れた、実装された半導体チップを提供することにある。
本発明の他の目的は、チップが１ナノ秒未満の信号伝送
速度で作動しても、ノイズ・レベルがチップの信号レベ
ルより低く保たれる、実装された半導体チップを提供す
ることにある。
本発明の他の目的は、クロストークが少ない、実装され
た半導体チップを提供することにある。
本発明の他の目的は、熱伝導特性が改善された、実装さ
れた半導体チップを提供することにある。
本発明の他の目的は、接続リード・フレーム部材を被覆
接地面とともにデバイスの表面に付着して、部材とデバ
イスの電気的および熱的結合を強化し、S/N比を他の同
様なプラスチックでカプセル封止したパッケージより３
桁以上減少させ、同時にパッケージからの熱伝導を改善
する、プラスチックでカプセル封止した半導体パッケー
ジを提供することにある。
Ｃ 課題を解決するための手段 本発明の上記その他の目的は、複数の導体を有するリー
ド・フレームを、接地面を介して半導体チップの主活性
面に取り付けることにより達成される。好ましい実施例
では、絶縁された、一体式の均一な接地面を含む多層構
造をリード・フレームとチップの間に置き、この両方に
接着し、絶縁的に接合する。後述するように、挿入体を
チップおよびリード・フレームに取り付けるのに、種々
の接着剤を使用することができる。ワイヤで、半導体チ
ップの主活性面上の端子を、接地面および選択されたリ
ード・フレーム導体に接続する。リード・フレーム、接
地面構造体、半導体チップ、および半導体チップ端子を
接地面および選択されたリード・フレーム導体に接続す
るワイヤを、適当な絶縁材料でカプセル封止して、半導
体モジュールまたはパッケージを形成する。
半導体チップの全長に沿って延び、接地バスおよびチッ
プが発生する熱を放散する手段として機能するバス・バ
ーを設けることができる。このバス・バーは、一体型接
地面構造体と、半導体チップ上の選択された端子とに接
続される。
Ｄ 実施例 第１図は、本発明の１実施例の展開図であり、空間的な
位置関係で配置された、リード・フレーム10、本発明の
二分された接地面構造体12、および半導体チップ14を示
す。
リード・フレーム10は、金属シートから作成し、位置決
め穴16を備えている。このリード・フレームを形成する
ための金属シートは銅が好ましいが、もちろん他の金属
も容易に使用できる。リード・フレームの用語は、当技
術分野で周知であり、このようなリード・フレームの材
料、厚さ、強度等は周知であり、このリード・フレーム
という用語は、いくつかの市販元からこのような品目を
購入するのに必要である。実際には、当技術分野で使用
するリード・フレームの用語は、金属シートから形成し
た金属構造体で、特定の機械的強度要件に合うのに十分
なサイズおよび強度のものを意味する。通常、このよう
なリード・フレームを使用するパッケージから延びる導
体は、厚さ約0.1〜0.2mm、幅約0.2〜0.4mmで、歪みや、
わずかな不整合による屈曲なしに、うまく取り扱い、ソ
ケットや印刷回路板に差し込むのに十分な強度を有する
ものである。このようなリード・フレームは、半導体集
積回路技術で広く使用され、周知のものである。
第２図は、わかりやすいようにカプセル封止用材料46の
一部分を取り除いた、組立て後のリード・フレーム、接
地面、および半導体チップの内部構成と配置を示す、パ
ッケージ42を示す。カプセル封止の後、リード・フレー
ムの耳48およびクロス部材40（第１図）を除去する。必
要に応じて、パッケージ42を越えて延びる導体18を形成
することができる。
第３図に、二分された導電性接地構造体11、11aを詳細
に示す。特に第３図を参照すると、接地面の各部分が多
層構造であることが分かる。基本的に、接地面の各部分
は他の部分の鏡像であり、それぞれが金属シート20、好
ましくは、厚さ0.018〜0.036mmの銅シートからなり、上
記の側面が厚さ0.02mmの接着剤層22、24で接着され、厚
さ0.025mmのポリイミド被膜26、28が0.02mmの接着剤層
で下層の銅シート20に接着されている。これらのポリイ
ミド被膜26、28は、融点が175℃を超え、ハロゲン化物
や、ナトリウム等の活性金属等のイオン化可能な化学種
を含有しないことが好ましい。
このような目的に適したポリイミド被膜の１つは、デュ
ポン社（E.I.DuPont de Nemours and Company）から、K
APTONの商標で市販されている。
ポリイミド層26、28を金属シート20に接合するのに使用
する接着剤22、24は、ブチリル・フェノール樹脂、エポ
キシ樹脂、またはアクリル樹脂が好ましい。これらの接
着剤により、金属シート20がポリイミド層26、28に完全
に接着される。
ポリイミド被膜26、28はさらに、それぞれ接地面構造体
をリード・フレーム10およびチップ14に接着するため
の、接着剤層30、32でコーティングされている。接地面
構造体12を導体18およびチップ14に固定するための層3
0、32として使用する接着剤は、ブチル・フェノール樹
脂、エポキシ樹脂、またはアクリル樹脂から選択する。
接着剤層はすべてブチル・フェノール樹脂とすることが
好ましい。というのは、この材料は、導体18を下層の接
地面部材およびチップに完全に固定し、熱安定性が高
く、耐金属イオン腐食性が良好なためである。
接地面構造体12の各部分11、11aの内側のコーナーは、
第２図に示すように、内部の金属シートの上面の小さい
領域34、34a、34b、34Cを露出させるために切り取って
あることに留意されたい。これらの領域は、第２図に示
すように、導線を内部金属シートおよび細長いバス・バ
ー18a、18bに接着するための領域となる。
第１図に戻って、リード・フレーム10に剛性を与え、半
導体チップ14、接地面部材11、11a、およびリード・フ
レーム10がすべて第２図に示すように組立てられカプセ
ル封止される時に、カプセル封止用材料の流れを制限す
るために、リード・フレーム10の導体18間に、クロス部
材40が設けてあることに留意されたい。
第２図では、リードが形成された状態で示してあり、除
去されたクロス部材は、一部分を破線で40′として示し
てある。
第２図に示すように、半導体チップ14の主要な上面の中
心に沿って、各種のパッドすなわち端子52が設けてあ
る。これらのパッドは、個々に、通常は金の、好ましく
は長さが2.5mm未満のワイヤ58で、当該のリード18に接
続される。この配置により、チップの活性面を接地面だ
けでなく、リード18でも十分に被覆するのが容易になる
とともに、ワイヤ52の長さが最短に保たれる。同様に、
接地面部材の表面全体に、パッド52の両側に、これに平
行に１対のバス・バー50、50aが設けられている。これ
らのバス・バー50は、選択されたワイヤ60、62を介し
て、半導体表面上の選択されたパッドに接続されてい
る。このようにチップ端子の列を中央に配置するには、
接地面を図のように２つの部分に分割するか、または端
子パッドの線用の開口となるスロットを中心にまで設け
た単一のユニットとすることが必要である。これらの端
子パッド52を中央に設けることにより、チップのインピ
ーダンスが低下するだけでなく、従来技術で教示され使
用されるような周辺入出力のチップより速度がかなり大
きくなる。さらに、これらのバス・バー部材は、ワイヤ
63、64を金属層20の露出したコーナー34、34aに接続す
ることにより、ワイヤ63、64を介して当該の接地面11、
11aに接続されている。次に、これらのバス・バーを、
カプセル封止構造を貫通させて、リード18aおよび18bを
形成する。接地面構造体12のこれらの部材11、11aをこ
のように各バス・バー50、50aに接続することにより、
信号のS/N比が減少するだけでなく、チップからの熱
を、接地面20、誘電体26、28、および接着剤22、24、3
0、32を介して、各種のリード・フレーム部材18に直接
伝導させて放散させることにより、チップ表面から余分
の熱を除去することができる。
このように、接地面を追加することにより、半導体チッ
プ14の活性面からの熱の除去が改善される。
バス・バー18a、18bを使用して、チップの長さを中央に
位置する端子パッドの線近くまで延長し、これらのバス
・バーを半導体チップ上の選択された接地位置ならびに
接地部材に接続することにより、チップによる電圧降下
が最低になるだけでなく、チップとの間で信号を搬送す
る導体18の信号のS/N比も最小になる。さらに、バス・
バーがチップの活性面の、熱を発生する部分の上にあ
り、この熱を垂直にバス・バー50、50a、および他のリ
ード18に伝達して、熱をパッケージ内部から容易に除去
するので、バス・バーの使用により冷却が容易になる。
Ｅ 発明の効果 本発明によれば、半導体チップが１ナノ秒未満の信号伝
送速度で作動しても、ノイズ・レベルを半導体チップの
信号レベルより低く保つことができる。また、接続リー
ド・フレーム部材を被覆接地面とともにデバイスの表面
に付着させることによって当該部材とデバイスの電気的
および熱的結合を強化し、信号のS/N比を減少させると
ともにチップからの熱を上記部材に直接伝導させて放散
させることにより、チップ表面から余分の熱を除去する
ことができる。
【図面の簡単な説明】
第１図は、チップ、本発明の接地面構造、およびリード
・フレームを示す本発明の１実施例の展開図である。 第２図は、第１図に示す、本発明を用いてワイヤで接続
しカプセル封じした、半導体チップの部分切欠図であ
る。 第３図は、バス・バーの一部分およびその上のリード・
フレームのリードの一部分とともに、接地面の層構造を
示す、本発明で使用する接地面の一端の拡大図である。 10……リード・フレーム、11、11a……接地面部材、12
……接地面構造、14……半導体チップ、18……導体。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/50 Ｙ (72)発明者 ステフアン・ジヨージ・スター アメリカ合衆国ヴアーモント州エセツク ス・ジヤンクシヨン、フオスター・ロード 53番地 (72)発明者 ウイリアム・キヤロル・ワード アメリカ合衆国ヴアーモント州バーリント ン、バイロデユー・コート28番地 (56)参考文献 特開 昭64−37032（ＪＰ，Ａ) 特開 平３−82148（ＪＰ，Ａ) 特表 昭58−500734（ＪＰ，Ａ)

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】カプセル封止した半導体パッケージにおい
    て、 カプセル封止用材料中にあり、上面に複数の端子を設け
    た半導体チップと、 上記チップの上記上面の上記端子を除く部分に絶縁して
    接着された接地面部材を含む接地面構造体と、 上記接地面構造体の上に、上記複数の端子から離れた位
    置に配置され、上記カプセル封止材料に一端が固定され
    た複数のリード・フレーム導体と、 上記複数のリード・フレーム導体及び上記複数の端子に
    接続され、上記複数のリード・フレーム導体を上記複数
    の端子と電気的に接続する導電手段と、 上記複数のリード・フレーム導体の選択された１つ及び
    上記接地面部材に接続された少なくとも１つの導電手段
    と、 を含むカプセル封止した半導体パッケージ。
  2. 【請求項２】上記接地面部材が、表面を絶縁層で被覆し
    た銅シートからなる請求項１に記載のカプセル封止した
    半導体パッケージ。
  3. 【請求項３】上記絶縁層がポリイミドである請求項２に
    記載のカプセル封止した半導体パッケージ。
  4. 【請求項４】上記接地面構造体が、 表裏２面を有する銅シートと、 上記２面を被覆した絶縁層と、 上記絶縁層の表面を被覆した接着剤層と、 から構成された多層構造体であり、 上記多層構造体が、上記複数のリード・フレーム導体及
    び上記チップの上面の間に接着されている請求項１に記
    載のカプセル封止した半導体パッケージ。
  5. 【請求項５】上記多層構造体に使用する上記接着剤が、
    ブチリル・フェノール樹脂である請求項４に記載のカプ
    セル封止した半導体パッケージ。
  6. 【請求項６】上記接地面部材が二分されている請求項１
    に記載のカプセル封止した半導体パッケージ。
  7. 【請求項７】上記導電手段を上記接地面部材に電気的に
    接続するため、上記銅シートの上記２面のうちの１面が
    露出した部分を有する請求項４に記載のカプセル封止し
    た半導体パッケージ。
  8. 【請求項８】上記導電手段が金線である請求項１に記載
    のカプセル封止した半導体パッケージ。
  9. 【請求項９】カプセル封止した半導体パッケージにおい
    て、 カプセル封止用材料中にあり、上面に複数の端子を設け
    た半導体チップと、 上記半導体チップの上面の上記複数の端子を除く部分に
    絶縁して接着された接地面部材と、 上記接地面部材の上に絶縁して接着され、上記端子に接
    触しない位置に配置され、上記カプセル封止材料に一端
    が固定された複数のリード・フレーム導体と、 上記チップの上面と上記接地面部材の間、及び上記接地
    面部材と上記複数のリード・フレーム導体の間に、それ
    ぞれ接着剤層により取り付けられた電気絶縁材料層と、 各リード・フレーム導体に接続され、それぞれのリード
    ・フレーム導体をそれぞれ対応する端子に電気的に接続
    する導電配線手段と、 を含むカプセル封止した半導体パッケージ。
JP2276577A 1989-10-30 1990-10-17 カプセル封止した半導体パツケージ Expired - Lifetime JPH06103729B2 (ja)

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Application Number Priority Date Filing Date Title
US07/428,533 US4965654A (en) 1989-10-30 1989-10-30 Semiconductor package with ground plane
US428533 1989-10-30

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JPH03153063A JPH03153063A (ja) 1991-07-01
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2708191B2 (ja) * 1988-09-20 1998-02-04 株式会社日立製作所 半導体装置
KR0158868B1 (ko) * 1988-09-20 1998-12-01 미다 가쓰시게 반도체장치
US5432127A (en) * 1989-06-30 1995-07-11 Texas Instruments Incorporated Method for making a balanced capacitance lead frame for integrated circuits having a power bus and dummy leads
US5233220A (en) * 1989-06-30 1993-08-03 Texas Instruments Incorporated Balanced capacitance lead frame for integrated circuits and integrated circuit device with separate conductive layer
DE69033280T2 (de) * 1989-06-30 1999-12-30 Texas Instruments Inc., Dallas Anschlussrahmen mit ausgeglichener Kapazität für integrierte Schaltungen
EP0408779B1 (en) * 1989-07-18 1993-03-17 International Business Machines Corporation High density semiconductor memory module
US5237202A (en) * 1989-10-16 1993-08-17 Shinko Electric Industries Co., Ltd Lead frame and semiconductor device using same
US5291060A (en) * 1989-10-16 1994-03-01 Shinko Electric Industries Co., Ltd. Lead frame and semiconductor device using same
JP2567961B2 (ja) * 1989-12-01 1996-12-25 株式会社日立製作所 半導体装置及びリ−ドフレ−ム
US5313102A (en) * 1989-12-22 1994-05-17 Texas Instruments Incorporated Integrated circuit device having a polyimide moisture barrier coating
US5115298A (en) * 1990-01-26 1992-05-19 Texas Instruments Incorporated Packaged integrated circuit with encapsulated electronic devices
US5200364A (en) * 1990-01-26 1993-04-06 Texas Instruments Incorporated Packaged integrated circuit with encapsulated electronic devices
JPH04348045A (ja) * 1990-05-20 1992-12-03 Hitachi Ltd 半導体装置及びその製造方法
JP2816239B2 (ja) * 1990-06-15 1998-10-27 株式会社日立製作所 樹脂封止型半導体装置
US5227232A (en) * 1991-01-23 1993-07-13 Lim Thiam B Conductive tape for semiconductor package, a lead frame without power buses for lead on chip package, and a semiconductor device with conductive tape power distribution
US5229329A (en) * 1991-02-28 1993-07-20 Texas Instruments, Incorporated Method of manufacturing insulated lead frame for integrated circuits
US5229639A (en) * 1991-10-31 1993-07-20 International Business Machines Corporation Low powder distribution inductance lead frame for semiconductor chips
KR100276781B1 (ko) * 1992-02-03 2001-01-15 비센트 비. 인그라시아 리드-온-칩 반도체장치 및 그 제조방법
JPH05218281A (ja) * 1992-02-07 1993-08-27 Texas Instr Japan Ltd 半導体装置
US5442228A (en) * 1992-04-06 1995-08-15 Motorola, Inc. Monolithic shielded integrated circuit
KR950005269B1 (ko) * 1992-07-29 1995-05-22 삼성전자주식회사 반도체 패키지 구조 및 제조방법
US5293065A (en) * 1992-08-27 1994-03-08 Texas Instruments, Incorporated Lead frame having an outlet with a larger cross sectional area than the inlet
US5334802A (en) * 1992-09-02 1994-08-02 Texas Instruments Incorporated Method and configuration for reducing electrical noise in integrated circuit devices
US5286999A (en) * 1992-09-08 1994-02-15 Texas Instruments Incorporated Folded bus bar leadframe
US5529474A (en) * 1992-09-25 1996-06-25 Texas Instruments Incorporated System for preheating a molding compound
US5311057A (en) * 1992-11-27 1994-05-10 Motorola Inc. Lead-on-chip semiconductor device and method for making the same
US5457340A (en) * 1992-12-07 1995-10-10 Integrated Device Technology, Inc. Leadframe with power and ground planes
US5585600A (en) * 1993-09-02 1996-12-17 International Business Machines Corporation Encapsulated semiconductor chip module and method of forming the same
US5661336A (en) * 1994-05-03 1997-08-26 Phelps, Jr.; Douglas Wallace Tape application platform and processes therefor
US5994169A (en) * 1994-10-27 1999-11-30 Texas Instruments Incorporated Lead frame for integrated circuits and process of packaging
AU4152096A (en) * 1994-11-10 1996-06-06 Micron Technology, Inc. Multi-layer lead frame for a semiconductor device
US5965936A (en) 1997-12-31 1999-10-12 Micron Technology, Inc. Multi-layer lead frame for a semiconductor device
US6911727B1 (en) * 1995-06-06 2005-06-28 Analog Devices, Inc. Package for sealing an integrated circuit die
KR0148080B1 (ko) * 1995-07-31 1998-08-01 김광호 반도체 리드프레임 제조방법 및 그를 이용한 반도체 칩 패키지 제조방법
US5907184A (en) 1998-03-25 1999-05-25 Micron Technology, Inc. Integrated circuit package electrical enhancement
US5763945A (en) * 1996-09-13 1998-06-09 Micron Technology, Inc. Integrated circuit package electrical enhancement with improved lead frame design
US6054754A (en) 1997-06-06 2000-04-25 Micron Technology, Inc. Multi-capacitance lead frame decoupling device
US6580157B2 (en) * 1997-06-10 2003-06-17 Micron Technology, Inc. Assembly and method for modified bus bar with Kapton™ tape or insulative material in LOC packaged part
US5780923A (en) * 1997-06-10 1998-07-14 Micron Technology, Inc. Modified bus bar with Kapton™ tape or insulative material on LOC packaged part
US5936837A (en) * 1997-08-11 1999-08-10 Motorola, Inc. Semiconductor component having leadframe with offset ground plane
US6515359B1 (en) * 1998-01-20 2003-02-04 Micron Technology, Inc. Lead frame decoupling capacitor semiconductor device packages including the same and methods
US6114756A (en) 1998-04-01 2000-09-05 Micron Technology, Inc. Interdigitated capacitor design for integrated circuit leadframes
EP1104584A1 (de) * 1998-07-28 2001-06-06 Siemens Aktiengesellschaft Leiterbahnrahmen, platine mit leiterbahnrahmen und verfahren zur herstellung eines leiterbahnrahmens
US6664649B2 (en) 2001-02-28 2003-12-16 Siliconware Precision Industries Co., Ltd. Lead-on-chip type of semiconductor package with embedded heat sink
US6717822B1 (en) * 2002-09-20 2004-04-06 Amkor Technology, Inc. Lead-frame method and circuit module assembly including edge stiffener
JP4326275B2 (ja) * 2003-07-01 2009-09-02 三洋電機株式会社 半導体装置
US7038305B1 (en) 2003-07-15 2006-05-02 Altera Corp. Package for integrated circuit die

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4833521A (en) * 1983-12-13 1989-05-23 Fairchild Camera & Instrument Corp. Means for reducing signal propagation losses in very large scale integrated circuits
CA1238119A (en) * 1985-04-18 1988-06-14 Douglas W. Phelps, Jr. Packaged semiconductor chip
US4862245A (en) * 1985-04-18 1989-08-29 International Business Machines Corporation Package semiconductor chip
US4791473A (en) * 1986-12-17 1988-12-13 Fairchild Semiconductor Corporation Plastic package for high frequency semiconductor devices
US4796078A (en) * 1987-06-15 1989-01-03 International Business Machines Corporation Peripheral/area wire bonding technique
US4801999A (en) * 1987-07-15 1989-01-31 Advanced Micro Devices, Inc. Integrated circuit lead frame assembly containing voltage bussing and distribution to an integrated circuit die using tape automated bonding with two metal layers
US4916519A (en) * 1989-05-30 1990-04-10 International Business Machines Corporation Semiconductor package

Also Published As

Publication number Publication date
JPH03153063A (ja) 1991-07-01
EP0425775A1 (en) 1991-05-08
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