JPH06103768A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 センスアンプの素早い動作を確保すると共に
誤センス動作を抑止し得る半導体記憶装置を提供するこ
とを目的とする。 【構成】 同一ワード線にメモリセルを介して接続され
る複数カラムのビット線対と、上記ビット線対に２つの
トランジスタのドレインが夫々接続されると共に両トラ
ンジスタのソース同士が接続されるトランジスタ差動増
幅型の複数のセンスアンプと、上記複数のセンスアンプ
のソース同士の接続点各々と基準電位点との間に夫々接
続されて動作指令信号に応答して導通する複数のセンス
アンプ駆動トランジスタとを備える。 【効果】 センスアンプの素早い動作が確保される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、半導体記憶装置のアクセス時間をより短縮するこ
とを可能とした半導体記憶装置に関する。

【０００２】

【従来の技術】ダイナミックＲＡＭ（以下ＤＲＡＭと称
す）には、メモリセルに記憶された情報信号を論理レベ
ルに増幅するセンスアンプが用いられている。ＤＲＡＭ
のセンスアンプ部は第６図に示されるような構成となっ
ている。同図において、メモリセルは１個のキャパシタ
と１個のゲートトランジスタとによって構成され、該ト
ランジスタの一端はビット線ＢＬまたは／ＢＬに、他端
はキャパシタに接続される。該トランジスタのゲートは
ワード線ＷＬに接続される。キャパシタの他端には所定
電圧ＶREF が印加される。メモリセルに情報を書込む場
合には、ワード線を高電位にしてゲートトランジスタを
導通し、ビット線ＢＬを高レベルの電位ＶＤＤまたは基
準電位ＶＳＳにすることにより、メモリのノードをこれ
らの電位に設定する。この後、ワード線ＷＬをＶＳＳに
設定してトランジスタをオフ状態にし、メモリキャパシ
タに蓄えられた電荷として記憶を保持する。メモリセル
から情報を読出す場合には、まず、プリチャージを行う
ための制御線ＥＱＬを高電位にし、トランジスタＴ５〜
Ｔ７を導通させる。トランジスタＴ５が導通することに
よってビット線ＢＬ及び／ＢＬが接続されて同電位にな
る。トランジスタＴ６及びＴ７の各一端には線ＶＢＬが
接続されて（１／２）ＶＣＣが印加されており、両トラ
ンジスタの各他端は夫々ビット線ＢＬ及び／ＢＬが接続
される。従って、Ｌレベル側のビット線は引き上げら
れ、Ｈレベル側のビット線は引き下げられて、ビット線
ＢＬ及び／ＢＬの電位は共に（１／２）ＶＣＣに設定さ
れる。この後、線ＥＱＬは低レベルとなり、トランジス
タＴ５〜Ｔ７はオフ状態となる。次いで、ワード線が活
性化され、メモリセルの状態に応じてビット線電位が変
化する。このビット線の小さい信号を初めにｎＭＯＳの
クロスカップルのトランジスタ対Ｔ１及びＴ２の共通ソ
ースのノード／ＳＡＮの電位を引き下げて差動増幅し、
ノード／ＳＡＮの電位をＶＳＳにすると共にｐＭＯＳの
クロスカップルのトランジスタ対Ｔ３及びＴ４の共通ソ
ースの電位ＳＡＰをＶＤＤに引き上げる。これにより、
ビット線対は電位ＶＤＤとＶＳＳ間でフルスイングす
る。これにより、メモリセルのノード電位はＶＤＤまた
はＶＳＳに設定されてリフレッシュされる。カラム選択
信号ＣＳＬが供給されるとＤＱゲートが導通し、線ＤＱ
及び線／ＤＱにメモリセルの保持情報に応じた論理レベ
ルが導出される。

【０００３】ＤＲＡＭや一部のＳＲＡＭでは、このよう
な差動型センスアンプＳＡが図５の概略図に示されるよ
うにビット線対毎に設けられている。各センスアンプＳ
ＡのｎＭＯＳトランジスタ対の共通ソースの電位はノー
ド／ＳＡＮを介してトランジスタＱＳＡＮによって電位
ＶＳＳに導出されている。トランジスタＤＲＡＭの大容
量化と共に１本のワード線ＷＬに接続されるメモリセル
の数は増大し、これに伴い動作するビット線の数も増大
している。これにより、次のような不具合が考えられ
る。

【０００４】ワード線ＷＬが立ち上がることにより選択
されたセルの大部分が高レベルで少数のセルのみが低レ
ベルであるという読み出し（以下、カラムバーパターン
と称する）を行った場合を考える。ＤＲＡＭのセンスア
ンプはビット線対の一方に高レベルあるいは低レベルの
セルデータが読み出されたときに、他方のビット線をセ
ルの高レベルと低レベルが読み出されたビット線の中間
レベルに予め設定しておき、該中間レベルとセルデータ
が読み出された線のレベルとの差動増幅によって高レベ
ルと低レベルを決定するという動作を行う。

【０００５】第７図にカラムバーパターン状態における
センスアンプの電位を示す。同図において、ＢＬ及び／
ＢＬは低レベル読みカラムのビット線対、ＢＬ´及び／
ＢＬ´は高レベル読みカラムのビット線対を表してい
る。また、ＶTHはトランジスタのゲート・ソース間電位
差を表している。低レベル読みカラムのビット線ＢＬ及
び／ＢＬの初期電位は夫々ＶL 及びＶR であり、高レベ
ル読みカラムのビット線ＢＬ´及び／ＢＬ´の初期電位
は、夫々ＶH 及びＶR である。図５に示されるトランジ
スタＱＳＡＮが動作し、ノード／ＳＡＮの電位が、接地
電位ＶＳＳに引かれていくと、時刻Ｔ１で大多数の高レ
ベル読みカラムの差動増幅が開始され、その後、時刻Ｔ
２で少数の低レベル読みカラムの差動増幅が開始され
る。このように増幅開始タイミングにずれが生じるの
は、高レベル読みカラムのビット線対の高レベル電位Ｖ
H からトランジスタが動作するＶTHだけ電位が低下する
時点と、低レベル読みカラムのビット線対の高レベル電
位ＶR からトランジスタが動作するＶTHだけ電位が低下
する時点とに差がでるためである。センスアンプを活性
化させるトランジスタＱＳＡＮがオンすると、Ｎチャネ
ルセンスアンプの共通ソースノード／ＳＡＮには、同時
に活性化されるセンスアンプの全てのビット線からの放
電電流が流れこむ。このとき、ノード／ＳＡＮは、多数
の高レベル読みビット線の総容量が非常に大きくなり、
一時的に電池と等価になってノード／ＳＡＮから接地電
位ＶＳＳの間の配線抵抗やトランジスタＱＳＡＮのオン
抵抗等が無視できなくなるため、ある中間レベルに一時
的にクランプされた状態になる。こうなると、続いて動
作する低レベル読みビット線のセンスアンプがなかなか
オンできず、センスが開始されてからゲート・ソース間
電位差が十分な電位差に開くまで長い時間を要する。そ
の結果、ビット線センスのマージンを十分とってやる必
要が生じ、メモリのアクセスタイムが遅くなる。

【０００６】このような不具合を解決するために、図１
２及び図１３に示されたようなカラムアドレスによって
デコードされるカラム選択線ＣＳＬによって選択的にセ
ンスアンプの能力が増強される回路が提案されている
（1989 SYMPOSIUM ON VLSI CIRCUIT (DIGEST OF TECHNI
CAL PAPERS P103-104)）。図１３において、各センスア
ンプ回路ＳＡ１，ＳＡ２，…のコモンソースノードＳ
１，Ｓ２，…と配線／ＳＡＮｎとの間に、ゲートに電源
電圧ＶＣＣが印加されているＮチャネルトランジスタＱ
ｎ１１，Ｑｎ１２，…が、抵抗成分として接続されてい
る。更に、各コモンソースノードＳ１，Ｓ２，…は、ス
イッチ素子としてのＮチャネルトランジスタＱｎ２１，
Ｑｎ２２，…を介して基準電位ＶＳＳに接続されてい
る。トランジスタＱｎ２１，Ｑｎ２２，…は、各々のゲ
ートにカラムアドレスによってデコードされるＣＳＬ
１，ＣＳＬ２，…が印加されて、選択されたカラムのト
ランジスタのみ導通する。

【０００７】センスアンプ活性化用のトランジスタＱＳ
ＡＮが導通し、センス動作が開始されると、各々のビッ
ト線を低レベルに引き下げる側のトランジスタの電流
が、各々のビット線、センスアンプに対応するＱｎ１
１，Ｑｎ１２，…、配線／ＳＡＮ及びセンスアンプ活性
化用トランジスタＱＳＡＮを介して基準電位ＶＳＳ端子
に放電される。そして、トランジスタＱｎ２１，Ｑｎ２
２，…のうち、選択されたカラムのセンスアンに接続さ
れているもののみが導通し、このセンスアンプのコモン
ソースノードと基準電位ＶＳＳ端子とがバイパスされ
る。この電流パスには、ビット線に存在する寄生容量の
うち、選択されたビット線におけるもののみが影響し、
コモンソースノードが基準電位ＶＳＳに早く引かれる
為、増幅能力が選択的に増強される。

【０００８】

【発明が解決しようとする課題】近年の多層配線技術の
発達によって、半導体記憶装置の回路構成及びパターン
レイアウトは大きく変わりつつある。そのひとつの例と
して図１５に示すようにカラムデコーダの出力であるカ
ラム選択線ＣＳＬをビット線と平行に配し、複数個の単
位コアブロックで共有して使う回路構成がある。この回
路構成では、カラムデコーダはいくつかの単位コアブロ
ックについて一つで済むのでチップ面積の縮小が可能と
なる。単位コアブロックは、大きく分けるとセルアレイ
部、センスアンプ部及び選択されたカラムのビット線の
電位をＤＱ線に転送を行うＤＱゲート部から構成され
る。また、動作電流を削減するために、メモリセル全体
をいくつかの上記単位コアブロックに分割し、同時に活
性化する単位コアブロックを少なくする方法（以下、コ
アブロックの分割動作という）がよく用いられる。この
場合、図１３に示されるセンスアンプを活性化させるト
ランジスタＱＳＡＮは、ロウアドレスによってデコード
される信号φｎによって選択的に活性化される。図１４
に示す回路構成においてコアブロックの分割動作が行わ
れるとすると、カラム選択線ＣＳＬは複数個の単位コア
ブロックで共有されるため、単位コアブロックのみなら
ず非選択の単位コアブロックにも入力される。

【０００９】非選択の単位コアブロックにカラム選択信
号ＣＳＬが入力したときの不具合点を図１４を用いて説
明する。ビット線（１／２）ＶＣＣプリチャージ方式の
半導体記憶装置において非選択の単位コアブロックで
は、同図中のノード／ＳＡＮｎの電位、ビット線対の電
位、コモンソースの電位は（１／２）ＶＣＣである。こ
の状態で選択されたカラム選択信号ＣＳＬが立ち上がる
と、基準電位ＶＳＳとコモンソースＳ１との間に設けら
れて選択されたカラム選択信号ＣＳＬがゲートに印加さ
れるトランジスタＱｎ２１が導通し、コモンソースＳ１
を基準電位ＶＳＳに引き込もうとする。すると、図に示
したような選択されたカラム選択信号ＣＳＬが入力して
いるカラムに対応するビット線対ＢＬ１及び／ＢＬ１の
放電電流ｉ１に加えて、ノード／ＳＡＮｎの放電電流ｉ
２及び非選択状態であるカラム選択信号ＣＳＬが入力し
ているカラムに対応するビット線対ＢＬ２及び／ＢＬ２
の放電電流ｉ３が流入してしまう。すると、まず第１に
動作電流の大幅な増大を招く。第２に本来、（１／２）
ＶＣＣにプリチャージされるべきビット線ＢＬ及び／Ｂ
Ｌの電位がｉ１，ｉ２，ｉ３の放電電流によって設定電
位（１／２）ＶＣＣより低い電位になってしまう可能性
がある。こうなると、メモリセルの“０”の読みマージ
ンを落としてしまい、正しいビット線センス動作が行え
ない場合が生じる。

【００１０】よって、本発明は、センスアンプの素早い
動作を確保すると共に誤センス動作を抑止し得る半導体
記憶装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するため
本発明の半導体記憶装置は、同一ワード線にメモリセル
を介して接続される複数カラムのビット線対と、上記ビ
ット線対に２つのトランジスタのドレインが夫々接続さ
れると共に両トランジスタのソース同士が接続されるト
ランジスタ差動増幅型の複数のセンスアンプと、上記複
数のセンスアンプのソース同士の接続点各々と基準電位
点との間に夫々接続されて動作指令信号に応答して導通
し、あるいは、上記複数のセンスアンプを複数のグルー
プに分けて得られる単位グループ毎に設けられると共に
該単位グループに属するセンスアンプ各々のソース同士
を共通に接続する共通接続線と基準電位点との間に接続
されて前記動作指令信号に応答して導通する、複数のセ
ンスアンプ駆動トランジスタと、を備えることを特徴と
する。

【００１２】第２の発明は、上記半導体記憶装置に、チ
ャージ指令信号に応答して前記ソース同士の接続点ある
いは前記共通接続線を所定電位に充電する充電手段を、
更に備えることを特徴とする。

【００１３】第３の発明は、同一ワード線にメモリセル
を介して接続される複数カラムのビット線対と、上記ビ
ット線対に２つのトランジスタのドレインが夫々接続さ
れると共に両トランジスタのソース同士が接続されるト
ランジスタ差動増幅型の複数のセンスアンプと、上記複
数のセンスアンプのソース同士の接続点各々を抵抗を介
して相互に接続する第１共通接続線と、上記複数のセン
スアンプのソース同士の接続点各々をスイッチ素子を介
して相互に接続する第２共通接続線と、上記第１共通接
続線及び基準電位間に接続されて動作指令信号に応答し
て導通する第１センスアンプ駆動トランジスタと、上記
第２共通接続線及び上記基準電位間に接続されて動作指
令信号に応答して導通する第２センスアンプ駆動トラン
ジスタと、を備えることを特徴とする。

【００１４】第４の発明は、上記半導体記憶装置に、チ
ャージ指令信号に応答して上記第１及び第２共通接続線
を所定電位に充電する充電手段を、更に備えることを特
徴とする。

【００１５】

【作用】第１及び第２発明は、同一ワード線に接続され
るセンスアンプのソースノードをセンスアンプ毎に分
け、ソースノードを所定電位に充電する手段及びセンス
アンプを活性化させるトランジスタをセンスアンプの個
々に設ける。また、同一ワード線に接続される複数個の
センスアンプのソースノードをセンスアンプのあるグル
ープで共通にし、このグループを単位構成として、その
単位構成毎にセンスアンプグループのソースノードを所
定電位に充電する手段及びセンスアンプを活性化させる
トランジスタを設ける。この単位構成が繰り返し配置さ
れる構成とする。この結果、センスアンプ回路の共通ソ
ースノードの配線抵抗、寄生容量が小さくなり、従来見
られた共通ソースノードがクランプされる状態がなくな
り、センス動作の高速化が図れる。

【００１６】第３及び第４発明は、データの読出時に、
ロウアドレスによって選択された単位コアブロックのみ
の第１及び第２センスアンプ駆動トランジスタを動作さ
せ、カラムアドレスにより選択されたカラム選択線に接
続されたスイッチ素子のみを導通させることにより、ロ
ウアドレス及びカラムアドレスに対応したセンスアンプ
のみが第１及び第２の共通接続線によって基準電位点に
接続されて活性化される。第２の共通接続線に接続され
ている複数のスイッチ素子のうちカラム選択線に接続さ
れたスイッチ素子のみが導通するので、選択センスアン
プは配線抵抗、寄生容量の極めて小さい第２の共通接続
線を介して基準電位に接続される。その結果、選択され
た単位コアブロックの選択されたカラムのセンスアンプ
のみが選択的に増幅される為、ビット線電位センス動作
の高速化が可能になる。

【００１７】

【実施例】第１図に本発明による半導体記憶装置の第１
の実施例を示す。同図は、半導体記憶装置におけるセン
スアンプの差動増幅回路部分を示しており、同一ワード
線ＷＬに接続されるセンスアンプのソースノード／ＳＡ
ｎをセンスアンプ毎に個別にし、そのソースノードを充
電する信号ＥＱＬ１ｎ及び、信号ＥＱＬ１ｎにより制御
されるトランジスタＥＱ１ｎ、センスアンプ活性化用ト
ランジスタＱＳＡＮ１ｎを個々のセンスアンプに設ける
構成としている。センスアンプの共通ソースノードを充
電する手段を設けるのは、センス動作後共通ソースノー
ドがフローティング状態になってしまうため、プリチャ
ージ中に（１／２）Ｖｃｃにするためである。

【００１８】第２図に本発明による半導体記憶装置の第
２の実施例を示す。この実施例の半導体記憶装置は、同
一ワード線に接続される複数個のセンスアンプを１ブロ
ックとする。１ブロック内のセンスアンプのソースノー
ド／ＳＡＮ２１を共通にし、そのソースノード／ＳＡＮ
２１を充電する信号ＥＱＬ２１、それにより制御される
トランジスタＥＱ２１、センスアンプ活性化用トランジ
スタＱＳＡＮ２１を設ける。かかる１ブロックを構成単
位として繰り返して配置する。

【００１９】一例として、図３に同一のカラム選択線Ｃ
ＳＬにつながる４個のセンスアンプを単位構成としたも
のを示す。また、他の例として異なるカラム選択線ＣＳ
Ｌにつながるセンスアンプを単位構成としても良い。ま
た、一般にワード線の遅延を均等にするために数カラム
毎にワード線を分割しているが、分割されたワード線に
接続されたメモリセルアレイのセンスアンプ群を単位構
成としたものも考えられる。４ＭビットのＤＲＡＭを例
にとると、従来センスアンプ共通ソースノードに同一ワ
ード線に接続された１０２４個のセンスアンプが接続さ
れて、共通ソースノードの寄生容量および配線抵抗が大
であったものが、本発明によれば、センスアンプの共通
ソースノードに最少で１〜４個のセンスアンプしか接続
されず、ソースノードの寄生容量、配線抵抗は微小なも
のとなる。更に、センスアンプ活性用トランジスタＱＳ
ＡＮも、上記寄生容量及び配線抵抗の減少と、駆動すべ
きトランジスタの分担により、駆動能力が向上する。こ
れにより従来問題となっていた共通ソースノードがクラ
ンプされる状態がなくなる。また、センスアンプ共通ソ
ースノードに接続されるセンスアンプの数が少なくなっ
たことで前記カラムバー状態の不具合は解消される。以
上によりセンス動作の高速化が図られる。

【００２０】図４に従来のセンスアンプと本発明のセン
スアンプの動作の比較を示す。同図（ａ）は本発明によ
るセンスアンプの動作を示しており、同図（ｂ）に示さ
れる従来のセンスアンプの動作に比してノード／ＳＡ
Ｎ、ビット線ＢＬ及び／ＢＬの電位は素早く立下がるこ
とが判る。従って、センスアンプの高速化が図られ、メ
モリのアクセス時間が短縮される。

【００２１】次に、センスアンプの増幅能力を選択的に
増強して高速化を図ると共に、ビット線のプリチャージ
電位の変動によるメモリセルの読み出しマージンを落と
さないようにした第４の実施例について説明する。

【００２２】図８は、ＤＲＡＭの概略的な構成を示すブ
ロック図である。同図において、１１は複数のダイナミ
ック型メモリセルが設けられたメモリセルアレイであ
る。同一行（図では縦方向に相当する）に存在する複数
個のメモリセルは複数のワード線のうち特定の１つのワ
ード線ＷＬに共通に接続されており、同一列（図では横
方向に相当する）に存在する複数個のメモリセルは複数
対のビット線のうち特定の一対のビット線ＢＬ及び／Ｂ
Ｌのどちらかに接続されている。上記複数のワード線は
ロウアドレスによって選択されロウデコーダ１２によっ
て駆動される。また上記各ビット線対毎にビット線セン
スアンプＳＡと信号ＣＳＬによって導通制御されるデコ
ードスイッチ回路ＤＳとが設けられており、各センスア
ンプＳＡにおける検出データがデコードスイッチ回路Ｄ
Ｓによって選択され、一対の内部データバスＤＱ及び／
ＤＱに読み出される。なお、カラム選択信号線ＣＳＬは
カラムアドレスによって選択されカラムデコーダ１３に
よって駆動される。

【００２３】図９は、上記図８に示されるＤＲＡＭで使
用されるセンスアンプＳＡとデコードスイッチ回路ＤＳ
と図８には明示されていないセンスアンプの駆動回路の
具体的構成を示している。この実施例の回路は、上記内
部データバスとしてＤＱ線対が設けられている場合であ
り、各カラム毎にビット線センスアンプＳＡ１，ＳＡ
２，…が設けられている。上記各ビット線センスアンプ
ＳＡ１，ＳＡ２，…には夫々２個のＮチャネルＭＯＳＦ
ＥＴ２１及び２２が設けられており、これらＭＯＳＦＥ
Ｔ２１及び２２のドレインとゲートは互いに交差接続さ
れている。そして、ＳＡ１，ＳＡ２，…の各ドレイン、
ゲートの共通接点は夫々ビット線ＢＬ１及び／ＢＬ１，
ＢＬ２及び／ＢＬ２，…のうち対応するものに接続され
ている。上記センスアンプＳＡ１，ＳＡ２…の各ソース
はカラム毎に共通に接続されている。上記センスアンプ
のソース共通接続点は、抵抗素子として働くように電圧
ＶＣＣがゲートに印加されるＮチャネルＮＯＳＦＥＴ２
３を介して第１の共通配線ＳＡＮｎ１に接続されてい
る。上記第１の共通配線ＳＡＮｎ１は第１のセンスアン
プ活性化信号Φｎ１によって導通制御される第１のセン
スアンプ活性化ＭＯＳＦＥＴ２４のドレインに接続され
ており、第１のセンスアンプ活性化ＭＯＳＦＥＴ２４の
ソースは基準電位端ＶＳＳに接続されている。

【００２４】上記各カラムのセンスアンプＳＡ１，ＳＡ
２…のソース共通接続点は、各ゲートにカラム選択信号
ＣＳＬ１，ＣＳＬ２…が夫々供給されるカラム選択用の
ＮチャネルＭＯＳＦＥＴ２５を介して第２の共通配線Ｓ
ＡＮｎ２に接続されている。第２の共通配線ＳＡＮｎ２
は第２のセンスアンプ活性化信号Φｎ２によって導通制
御される第２のセンスアンプ活性化ＭＯＳＦＥＴ２６の
ドレインに接続されており、第２のセンスアンプ活性化
ＭＯＳＦＥＴ２６のソースは基準電位端ＶＳＳに接続さ
れている。各カラムのビット線は、各２個のカラムスイ
ッチ用のＮチャネルＭＯＳＦＥＴ２７，２８を介してデ
ータ線ＤＱ，ＤＱに接続されている。上記各ＭＯＳＦＥ
Ｔ２７，２８それぞれのゲートには、そのカラムに対応
したカラム選択信号ＣＳＬ１，ＣＳＬ２…が供給され
る。第１の共通配線ＳＡＮｎ１と第２の共通配線ＳＡＮ
ｎ２は夫々ＮチャネルＭＯＳＦＥＴ２９及び３０を介し
てビット線プリチャージ電位ＶＢＬに接続され、ＭＯＳ
ＦＥＴ２９及び３０の各ゲートにはプリチャージサイク
ルで活性化される信号／Φｎが印加される。なお、この
ＤＲＡＭが、データの読出が行われる前に、予めビット
線がＶＣＣ電位の（１／２）にプリチャージされる（１
／２）ＶＣＣプリチャージ方式の場合、通常、上記セン
スアンプにはそれぞれリストア用の２個のＰチャネルの
ＭＯＳＦＥＴが設けられているが、以下の説明では直接
関係しないので、その図示は省略している。

【００２５】次に、上記実施例のメモリにおけるセンス
アンプのビット線電位センス動作及び内部データバスへ
の読出動作を、図１０に示される制御信号の発生回路を
示すブロック図及び図１１に示される各部信号波形図を
参照して説明する。まず、入力バッファ１００に供給さ
れる行の選択信号である／ＲＡＳ(Row Address Strobe)
信号が“Ｌ”になると、メモリチップが活性化される。
／ＲＡＳ信号は入力バッファ１００を経由して遅延回路
１０１に与えられ、ＷＧ信号を発生させる。ＷＧ信号は
遅延回路１０２を経てセンスアンプ活性化信号ＳＥとな
り、センスアンプ活性化信号ＳＥは遅延回路１０３を経
てＣＧ信号となる。ＲＡＳ信号の供給に応答してアドレ
スバスからロウアドレスがロウアドレスバッファ１０４
に取り込まれる。ロウアドレスバッファ１０４から出力
されるロウアドレス信号Ｘはロウデコーダ１０５に与え
られ、ロウデコーダ１０５はＷＧ信号の供給に応答して
ワード線駆動信号ＷＬを発生する。また、アドレスバス
からカラムアドレスがカラムアドレスバッファ１０８に
取り込まれる。カラムアドレスバッファ１０８はカラム
アドレス信号Ｙをカラムデコーダ１０９に与える。カラ
ムデコーダ１０９はＣＧ信号の供給に応答してカラム選
択信号ＣＳＬを発生する。

【００２６】ロウアドレスにより選択されたロウデコー
ダ１０５により１つのワード線ＷＬi が選択されて
“Ｈ”レベルに駆動される。これにより、この選択され
たワード線ＷＬi に接続されている複数のメモリセルか
らの読出電位が対応するビット線対の一方に伝達され、
ビット線対ＢＬ及び／ＢＬ間の電位に差が生じる。この
後、センスアンプ活性化信号ＳＥが“Ｈ”になる。この
信号に同期してロウアドレス信号の一部が与えられたセ
ンスアンプドライバ１０６によって選択されている第１
のセンスアンプ活性化信号Фｎ１及び第２のセンスアン
プ活性化信号Фｎ２が“Ｈ”になりＭＯＳＦＥＴ２４及
び２６を夫々オン状態にしビット線センス動作を開始す
る。ビット線を低レベルに引き下げる側のＭＯＳＦＥＴ
２１もしくは２２の電流がＭＯＳＦＥＴ２３を介して第
１の共通配線ＳＡＮｎ１、センスアンプ活性化用ＭＯＳ
ＦＥＴ２４を経て基準電位端ＶＳＳにディスチャージさ
れる。この場合、センスアンプから基準電位端ＶＳＳま
でには、第１の共通配線ＳＡＮｎ１の配線抵抗、センス
アンプ活性化用ＭＯＳＦＥＴ２４のオン抵抗など多くの
寄生抵抗と、ディスチャージするビット線の容量によっ
てなかなかＶＳＳへ引き抜くことはできない。しかし、
第２のセンスアンプ活性化信号Фｎ２が“Ｈ”となって
いるのでＭＯＳＦＥＴ２６はオン状態にあり第２の共通
配線ＳＡＮｎ２にはジャンクション容量等、僅かな容量
しか存在しないので迅速にＶＳＳへ引き抜くことができ
る。更に、特定のカラムの選択信号ＣＳＬｊ、例えばＣ
ＳＬ１が“Ｈ”になることにより、選択されたカラムの
センスアンプに接続されているＭＯＳＦＥＴ２５がオン
状態になるので、選択されたカラムに設けられているセ
ンスアンプは第２の共通配線ＳＡＮｎ２、センスアンプ
活性化用ＭＯＳＦＥＴ２６を経て基準電位端ＶＳＳにバ
イパスされる。従って、センスアンプのソースノードの
電位がクランプされるということは回避され、センスア
ンプを素早く動作させることが可能である。

【００２７】センスアンプイコライザ１０７によって出
力される信号／ФｎはＭＯＳＦＥＴ２９及び３０のゲー
トに与えられる。ＭＯＳＦＥＴ２９及び３０は第１の共
通配線ＳＡＮｎ１と第２の共通配線ＳＡＮｎ２のプリチ
ャージを制御する。信号／ФｎはロウアドレスＸ０，Ｘ
１，…が確定するのに同期して“Ｌ”になっても、ま
た、信号ＳＥに同期して“Ｌ”になってもよい。信号／
Фｎは、センスアンプの動作中“Ｌ”であり、ＭＯＳＦ
ＥＴ２９及び３０はこの期間非導通になって、（１／
２）ＶＣＣの電源電圧ＶＢＬによる第１の共通配線ＳＡ
Ｎｎ１と第２の共通配線ＳＡＮｎ２のプリチャージを停
止している。

【００２８】このように、ロウアドレスによって選択さ
れたコアブロックでは、上記カラム選択信号がアクティ
ブになることによって選択されたカラムに設けられてい
るセンスアンプのみが、上記選択されたカラムのセンス
アンプの動作に対するＣＲ時定数が極めて小さくなりビ
ット線電位センス動作の高速化が可能になる。

【００２９】一方、ロウアドレスによって選択されない
コアブロックでは、上記カラム選択信号ＣＳＬがアクテ
ィブになっても、第１のセンスアンプ活性化信号Фｎ
１、第２のセンスアンプ活性化信号Фｎ２が“Ｌ”でＭ
ＯＳＦＥＴ２４及び２６はオフ、プリチャージを制御す
る信号／Фｎは“Ｈ”のままでＭＯＳＦＥＴ２９及び３
０はオンであり、第１の共通配線ＳＡＮｎ１と第２の共
通配線ＳＡＮｎ２は各々ビット線プリチャージ電位のま
まであり、センスアンプでは電流は流れず、動作電流の
増加とビット線プリチャージ電位の変動は生じない。

【００３０】

【発明の効果】以上説明したように第１及び第２発明の
半導体記憶装置では、センスアンプ共通ソースノードの
ＣＲ時定数を小さくすることが可能となり、センス動作
の高速化が図れる。また、第３及び第４発明の半導体記
憶装置では、上記利点に加えて、いわゆるコアブロック
の分割動作に際しての動作センスアンプのソースノード
への大きい電流の流れ込みが回避され、該電流によるビ
ット線のプリチャージ電位の変動によって生ずるメモリ
セルの読み出しマージンンの低下を回避することが可能
となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図。

【図２】本発明の第２の実施例を示す回路図。

【図３】本発明の第３の実施例を示す回路図。

【図４】本発明の実施例と従来例との動作の比較を示す
信号波形図。

【図５】従来の半導体集積回路の例を示す回路図。

【図６】ＤＲＡＭのセンスアンプの例を示す回路図。

【図７】カラムバーの場合のセンスアンプの動作を説明
する信号波形図。

【図８】ＤＲＡＭの概略的なコアの構成を示すブロック
図。

【図９】本発明の第４の実施例を示す回路図。

【図１０】第４の実施例における制御信号の発生回路を
示すブロック図。

【図１１】第４の実施例における各部の信号波形を示す
信号波形図。

【図１２】従来のセンスアンプの例を示す回路図。

【図１３】増幅能力が選択的に増強される従来のセンス
アンプの例を示す回路図。

【図１４】従来のセンスアンプの動作を説明する説明
図。

【図１５】カラム選択信号ＣＳＬをビット線と平行に配
して複数個の単位コアブロックで共有して使う場合の回
路構成例を示すブロック図。

【符号の説明】

ＱＳＮ１１，ＱＳＮ２１，ＱＳＮ３１ センスアンプ活
性化用トランジスタ ＳＡ ビット線センスアンプ ＥＱ１１，ＥＱ２１，ＥＱ３１ センスアンプソースノ
ード充電用トランジスタ／ＳＡＮ１１，／ＳＡＮ２１，
／ＳＡＮ３１ センスアンプソースノード Ф，Φn1，Φn2 センスアンプ活性化信号 ２３ 抵抗 ２４，２６ センスアンプ活性化用トランジスタ ２５ スイッチ素子 ２９，３０ センスアンプソースノード充電用トランジ
スタ

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【手続補正書】

【提出日】平成５年１月２０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００２

【補正方法】変更

【補正内容】

【０００２】

【従来の技術】ダイナミックＲＡＭ（以下ＤＲＡＭと称
す）には、メモリセルに記憶された情報信号を論理レベ
ルに増幅するセンスアンプが用いられている。ＤＲＡＭ
のセンスアンプ部は第６図に示されるような構成となっ
ている。同図において、メモリセルは１個のキャパシタ
と１個のゲートトランジスタとによって構成され、該ト
ランジスタの一端はビット線ＢＬまたは／ＢＬに、他端
はキャパシタに接続される。該トランジスタのゲートは
ワード線ＷＬに接続される。キャパシタの他端には所定
電圧ＶＲＥＦが印加される。メモリセルに情報を書込む
場合には、ワード線を高電位にしてゲートトランジスタ
を導通し、ビット線ＢＬを高レベルの電位ＶＤＤまたは
基準電位ＶＳＳにすることにより、メモリのノードをこ
れらの電位に設定する。この後、ワード線ＷＬをＶＳＳ
に設定してトランジスタをオフ状態にし、メモリキャパ
シタに蓄えられた電荷として記憶を保持する。メモリセ
ルから情報を読出す場合には、まず、プリチャージを行
うための制御線ＥＱＬを高電位にし、トランジスタＴ５
〜Ｔ７を導通させる。トランジスタＴ５が導通すること
によってビット線ＢＬ及び／ＢＬが接続されて同電位に
なる。トランジスタＴ６及びＴ７の各一端には線ＶＢＬ
が排続されて（１／２）ＶＣＣが印加され、両トランジ
スタの各他端は夫々ビット線ＢＬ及び／ＢＬが接続され
る。従って、Ｌレベル側のビット線は引き上げられ、Ｈ
レベル側のビット線は引き下げられて、ビット線ＢＬ及
び／ＢＬの電位は共に（１／２）ＶＣＣに設定される。
この後、線ＥＱＬは低レベルとなり、トランジスタＴ５
〜Ｔ７はオフ状態となる。次いで、ワード線が活性化さ
れ、メモリセルの状態に応じてビット線電位が変化す
る。このビット線の小さい信号を初めにｎＭＯＳのクロ
スカップルのトランジスタ対Ｔ１及びＴ２の共通ソース
のノード／ＳＡＮの電位を引き下げて差動増幅し、ノー
ド／ＳＡＮの電位をＶＳＳにすると共にｐＭＯＳのクロ
スカップルのトランジスタ対Ｔ３及びＴ４の共通ソース
の電位ＳＡＰをＶＤＤに引き上げる。これにより、ビッ
ト線対は電位ＶＤＤとＶＳＳ間でフルスイングする。こ
れにより、メモリセルのノード電位はＶＤＤまたはＶＳ
Ｓに設定されてリフレッシュされる。カラム選択信号Ｃ
ＳＬが供給されるとＤＱゲートが導通し、線ＤＱ及び線
／ＤＱにメモリセルの保持情報に応じた論理レベルが導
出される。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正内容】

【０００７】センスアンプ活性化用のトランジスタＱＳ
ＡＮが導通し、センス動作が開始されると、各々のビッ
ト線を低レベルに引き下げる側のトランジスタの電流
が、各々のビット線、センスアンプに対応するＱｎ１
１，Ｑｎ１２，…、配纜／ＳＡＮ及びセンスアンプ活性
化用トランジスタＱＳＡＮを介して基準電位ＶＳＳ端子
に放電される。そして、トランジスタＱｎ２１，Ｑｎ２
２，…のうち、選択されたカラムのセンスアンプに接続
されているもののみが導通し、このセンスアンプのコモ
ンソースノードと基準電位ＶＳＳ端子とがバイパスされ
る。この電流パスには、ビット線に存在する寄生容量の
うち、選択されたビット線におけるもののみが影響し、
コモンソースノードが基準電位ＶＳＳに早く引かれる
為、増幅能力が選択的に増強される。

Claims (4)

【特許請求の範囲】
1. 【請求項１】同一ワード線にメモリセルを介して接続さ
   れる複数カラムのビット線対と、 前記ビット線対に２つのトランジスタのドレインが夫々
   接続されると共に両トランジスタのソース同士が接続さ
   れるトランジスタ差動増幅型の複数のセンスアンプと、 前記複数のセンスアンプのソース同士の接続点各々と基
   準電位点との間に夫々接続されて動作指令信号に応答し
   て導通し、あるいは、前記複数のセンスアンプを複数の
   グループに分けて得られる単位グループ毎に設けられる
   と共に該単位グループに属するセンスアンプ各々のソー
   ス同士を共通に接続する共通接続線と基準電位点との間
   に接続されて前記動作指令信号に応答して導通する、複
   数のセンスアンプ駆動トランジスタと、 を備えることを特徴とする半導体記憶装置。
2. 【請求項２】チャージ指令信号に応答して前記ソース同
   士の接続点あるいは前記共通接続線を所定電位に充電す
   る充電手段を更に備えることを特徴とする請求項１記載
   の半導体記憶装置。
3. 【請求項３】同一ワード線にメモリセルを介して接続さ
   れる複数カラムのビット線対と、 前記ビット線対に２つのトランジスタのドレインが夫々
   接続されると共に両トランジスタのソース同士が接続さ
   れるトランジスタ差動増幅型の複数のセンスアンプと、 前記複数のセンスアンプのソース同士の接続点各々を抵
   抗を介して相互に接続する第１共通接続線と、 前記複数のセンスアンプのソース同士の接続点各々をス
   イッチ素子を介して相互に接続する第２共通接続線と、 前記第１共通接続線及び基準電位間に接続されて動作指
   令信号に応答して導通する第１センスアンプ駆動トラン
   ジスタと、 前記第２共通接続線及び前記基準電位間に接続されて動
   作指令信号に応答して導通する第２センスアンプ駆動ト
   ランジスタと、 を備えることを特徴とする半導体記憶装置。
4. 【請求項４】チャージ指令信号に応答して前記第１及び
   第２共通接続線を所定電位に充電する充電手段を更に備
   えることを特徴とする請求項３記載の半導体記憶装置。