JP2000293984A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Abstract
(57)【要約】
【課題】 高速のデータ読み出しを可能としたＤＲＡＭ
を提供する。 【解決手段】 メモリセルアレイ１と、ワード線を選択
駆動するロウデコーダ３と、ワード線により駆動されて
複数のビット線に読み出されるデータを第１のセンスア
ンプ活性化信号により制御されて検知増幅するビット線
センスアンプ２と、第１のセンスアンプ活性化信号に遅
れて発生されるカラム選択信号により駆動されて、選択
されたビット線を対応するデータ線に接続するカラム選
択ゲート５と、データ線に接続され、カラム選択信号に
遅れて発生される第２のセンスアンプ活性化信号により
制御されて、カラム選択ゲート５によりデータ線に転送
されたデータをビット線センスアンプと共に検知増幅す
るデータ線センスアンプとを備えた。
を提供する。 【解決手段】 メモリセルアレイ１と、ワード線を選択
駆動するロウデコーダ３と、ワード線により駆動されて
複数のビット線に読み出されるデータを第１のセンスア
ンプ活性化信号により制御されて検知増幅するビット線
センスアンプ２と、第１のセンスアンプ活性化信号に遅
れて発生されるカラム選択信号により駆動されて、選択
されたビット線を対応するデータ線に接続するカラム選
択ゲート５と、データ線に接続され、カラム選択信号に
遅れて発生される第２のセンスアンプ活性化信号により
制御されて、カラム選択ゲート５によりデータ線に転送
されたデータをビット線センスアンプと共に検知増幅す
るデータ線センスアンプとを備えた。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に係り、特に読み出しデータの再書き込みを要するダイ
ナミック型の半導体記憶装置（ＤＲＡＭ）に関する。
に係り、特に読み出しデータの再書き込みを要するダイ
ナミック型の半導体記憶装置（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルアレイは、ビット
線とワード線が交差して配設され、その各交差部に１ト
ランジスタ／１キャパシタのダイナミック型メモリセル
を配置して構成される。メモリセルアレイの各ビット線
にはビット線センスアンプが設けられる。ワード線を選
択駆動することにより、複数のメモリセルのデータが対
応する複数のビット線に読み出される。これらのビット
線データは、カラム選択ゲートにより選択され対応する
データ線に転送される。データ線に転送されたデータ
は、データ線センスアンプにより検知増幅されて出力さ
れる。
線とワード線が交差して配設され、その各交差部に１ト
ランジスタ／１キャパシタのダイナミック型メモリセル
を配置して構成される。メモリセルアレイの各ビット線
にはビット線センスアンプが設けられる。ワード線を選
択駆動することにより、複数のメモリセルのデータが対
応する複数のビット線に読み出される。これらのビット
線データは、カラム選択ゲートにより選択され対応する
データ線に転送される。データ線に転送されたデータ
は、データ線センスアンプにより検知増幅されて出力さ
れる。
【０００３】このようにＤＲＡＭのデータ読み出し動作
においては、ビット線データは、駆動能力の小さいビッ
ト線センスアンプにより、検知増幅される。そこで、ビ
ット線の電位振幅がデータ破壊を生じない程度まで大き
くなった後に、カラム選択ゲートが開かれて、ビット線
データはデータ線に転送される。そうしないと、ビット
線を対応するデータ線に接続したことによる電荷分配に
よりデータ破壊が生じるおそれがあるためである。ビッ
ト線データがデータ線に転送された後は、データ線とデ
ータ線センスアンプとを切り離して、転送されたデータ
をフル振幅レベルまで増幅して出力する。データ線を切
り離すのは、データ線容量をデータ線センスアンプから
切り離して、高速の検知増幅を行うためである。
においては、ビット線データは、駆動能力の小さいビッ
ト線センスアンプにより、検知増幅される。そこで、ビ
ット線の電位振幅がデータ破壊を生じない程度まで大き
くなった後に、カラム選択ゲートが開かれて、ビット線
データはデータ線に転送される。そうしないと、ビット
線を対応するデータ線に接続したことによる電荷分配に
よりデータ破壊が生じるおそれがあるためである。ビッ
ト線データがデータ線に転送された後は、データ線とデ
ータ線センスアンプとを切り離して、転送されたデータ
をフル振幅レベルまで増幅して出力する。データ線を切
り離すのは、データ線容量をデータ線センスアンプから
切り離して、高速の検知増幅を行うためである。
【０００４】
【発明が解決しようとする課題】上述した一般的なＤＲ
ＡＭのデータ読み出し法では、ＤＲＡＭの大容量化と微
細化及び高速化を更に進める上で問題がある。即ち、Ｄ
ＲＡＭの大容量化と微細化によって、ビット線には多数
のメモリセルが接続されてビット線容量が大きくなる。
一方、微細化により、ビット線ピッチに配置しなければ
ならないビット線センスアンプの駆動能力は相対的に低
下する。従って、ビット線に読み出されたデータをある
程度の振幅まで増幅するのに時間がかかり、これが高速
読み出しを阻害する原因となる。
ＡＭのデータ読み出し法では、ＤＲＡＭの大容量化と微
細化及び高速化を更に進める上で問題がある。即ち、Ｄ
ＲＡＭの大容量化と微細化によって、ビット線には多数
のメモリセルが接続されてビット線容量が大きくなる。
一方、微細化により、ビット線ピッチに配置しなければ
ならないビット線センスアンプの駆動能力は相対的に低
下する。従って、ビット線に読み出されたデータをある
程度の振幅まで増幅するのに時間がかかり、これが高速
読み出しを阻害する原因となる。
【０００５】これに対して従来、ＤＲＡＭのデータ高速
読み出しの手法として、ビット線に読み出し専用のセ
ンスアンプとリストア専用のセンスアンプを設ける方式
（特開平８−１４７９７５号公報）、或いは、メモリ
セルアレイ内に複数のビット線で共有されるグローバル
ビット線を配設して、各ビット線にプリセンスアンプを
設けると同時に、グローバルビット線にリストア用セン
スアンプを設ける方式（特開平５−１４４２５３号公
報）等が提案されている。しかしこれらは、センスアン
プを機能別に分けているものの、いずれのセンスアンプ
もレイアウト上は、メモリセルアレイ領域内のビット線
ピッチに配置しなければならない。メモリセルアレイ領
域では、前述のようにビット線ピッチは微細化技術によ
り極めて小さくなっているから、メモリセルアレイ領域
に配置されるセンスアンプの駆動能力には限界がある。
読み出しの手法として、ビット線に読み出し専用のセ
ンスアンプとリストア専用のセンスアンプを設ける方式
（特開平８−１４７９７５号公報）、或いは、メモリ
セルアレイ内に複数のビット線で共有されるグローバル
ビット線を配設して、各ビット線にプリセンスアンプを
設けると同時に、グローバルビット線にリストア用セン
スアンプを設ける方式（特開平５−１４４２５３号公
報）等が提案されている。しかしこれらは、センスアン
プを機能別に分けているものの、いずれのセンスアンプ
もレイアウト上は、メモリセルアレイ領域内のビット線
ピッチに配置しなければならない。メモリセルアレイ領
域では、前述のようにビット線ピッチは微細化技術によ
り極めて小さくなっているから、メモリセルアレイ領域
に配置されるセンスアンプの駆動能力には限界がある。
【０００６】この発明は、上記事情を考慮してなされた
もので、高速のデータ読み出しを可能としたダイナミッ
ク型の半導体記憶装置を提供することを目的としてい
る。
もので、高速のデータ読み出しを可能としたダイナミッ
ク型の半導体記憶装置を提供することを目的としてい
る。
【０００７】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、複数本ずつのビット線とワード線が交差して
配設されて、各交差部にダイナミック型のメモリセルが
配置されたメモリセルアレイと、このメモリセルアレイ
のワード線を選択駆動するロウデコーダと、前記メモリ
セルアレイのビット線に接続されて第１のセンスアンプ
活性化信号により活性化され、前記ロウデコーダにより
選択されたワード線により駆動されて前記複数のビット
線に読み出されるデータを検知増幅するビット線センス
アンプと、前記第１のセンスアンプ活性化信号に遅れて
発生されるカラム選択信号により駆動されて、前記メモ
リセルアレイの選択されたビット線を対応するデータ線
に接続するカラム選択ゲートと、前記データ線に接続さ
れ前記カラム選択信号に遅れて発生される第２のセンス
アンプ活性化信号により活性化され、前記ビット線セン
スアンプと共に前記ビット線及びデータ線に読み出され
たデータを検知増幅するデータ線センスアンプとを備え
たことを特徴とする。
憶装置は、複数本ずつのビット線とワード線が交差して
配設されて、各交差部にダイナミック型のメモリセルが
配置されたメモリセルアレイと、このメモリセルアレイ
のワード線を選択駆動するロウデコーダと、前記メモリ
セルアレイのビット線に接続されて第１のセンスアンプ
活性化信号により活性化され、前記ロウデコーダにより
選択されたワード線により駆動されて前記複数のビット
線に読み出されるデータを検知増幅するビット線センス
アンプと、前記第１のセンスアンプ活性化信号に遅れて
発生されるカラム選択信号により駆動されて、前記メモ
リセルアレイの選択されたビット線を対応するデータ線
に接続するカラム選択ゲートと、前記データ線に接続さ
れ前記カラム選択信号に遅れて発生される第２のセンス
アンプ活性化信号により活性化され、前記ビット線セン
スアンプと共に前記ビット線及びデータ線に読み出され
たデータを検知増幅するデータ線センスアンプとを備え
たことを特徴とする。
【０００８】この発明において具体的に、前記選択され
たワード線により駆動されて複数のビット線に読み出さ
れるデータのうち、前記カラム選択ゲートにより選択さ
れたデータは、前記ビット線センスアンプと前記データ
線センスアンプにより同時に検知増幅されて対応するメ
モリセルに再書き込みされ、前記選択されたワード線に
より駆動されて複数のビット線に読み出されるデータの
うち、前記カラム選択ゲートにより選択されないデータ
は、前記ビット線センスアンプのみにより検知増幅され
て対応するメモリセルに再書き込みされる。
たワード線により駆動されて複数のビット線に読み出さ
れるデータのうち、前記カラム選択ゲートにより選択さ
れたデータは、前記ビット線センスアンプと前記データ
線センスアンプにより同時に検知増幅されて対応するメ
モリセルに再書き込みされ、前記選択されたワード線に
より駆動されて複数のビット線に読み出されるデータの
うち、前記カラム選択ゲートにより選択されないデータ
は、前記ビット線センスアンプのみにより検知増幅され
て対応するメモリセルに再書き込みされる。
【０００９】この発明によると、ビット線センスアンプ
とデータ線センスアンプとをオーバーラップさせて活性
化してビット線データの検知増幅を行わせることによ
り、高速データ読み出しが可能になる。即ち、ビット線
の大容量化とビット線センスアンプの駆動能力の相対的
な低下により、ビット線に読み出されるデータの振幅変
化は小さくなる。これに対して、データ線センスアンプ
は、メモリセルアレイ領域でのデザインルームに制約さ
れることなく、チップ周辺に大きな駆動能力をもって形
成することができる。従って、カラム選択ゲートをオン
した後、直ちに駆動能力の大きいデータ線センスアンプ
を活性化して、ビット線センスアンプと協働させてビッ
ト線データの検知増幅を行うことにより、ビット線デー
タを破壊することなく高速で読み出すことができる。
とデータ線センスアンプとをオーバーラップさせて活性
化してビット線データの検知増幅を行わせることによ
り、高速データ読み出しが可能になる。即ち、ビット線
の大容量化とビット線センスアンプの駆動能力の相対的
な低下により、ビット線に読み出されるデータの振幅変
化は小さくなる。これに対して、データ線センスアンプ
は、メモリセルアレイ領域でのデザインルームに制約さ
れることなく、チップ周辺に大きな駆動能力をもって形
成することができる。従って、カラム選択ゲートをオン
した後、直ちに駆動能力の大きいデータ線センスアンプ
を活性化して、ビット線センスアンプと協働させてビッ
ト線データの検知増幅を行うことにより、ビット線デー
タを破壊することなく高速で読み出すことができる。
【００１０】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の実施の形
態によるＤＲＡＭのブロック構成を示す。メモリセルア
レイ１は、ダイナミック型メモリセルが配置されて構成
される。センスアンプ回路２は、メモリセルアレイ１の
メモリセルデータを検知増幅し、またメモリセルにデー
タ書き込みを行う。センスアンプ回路２により読み出さ
れたデータは、カラム選択ゲート５により選択されてデ
ータバッファ６に転送され、データ端子ＤＩＮ／ＤＯＵ
Ｔに取り出される。データ端子ＤＩＮ／ＤＯＵＴから与
えられる書き込みデータは、データバッファ６を介し、
カラム選択ゲート５を介してセンスアンプ回路２により
メモリセルに書き込まれる。
の実施の形態を説明する。図１は、この発明の実施の形
態によるＤＲＡＭのブロック構成を示す。メモリセルア
レイ１は、ダイナミック型メモリセルが配置されて構成
される。センスアンプ回路２は、メモリセルアレイ１の
メモリセルデータを検知増幅し、またメモリセルにデー
タ書き込みを行う。センスアンプ回路２により読み出さ
れたデータは、カラム選択ゲート５により選択されてデ
ータバッファ６に転送され、データ端子ＤＩＮ／ＤＯＵ
Ｔに取り出される。データ端子ＤＩＮ／ＤＯＵＴから与
えられる書き込みデータは、データバッファ６を介し、
カラム選択ゲート５を介してセンスアンプ回路２により
メモリセルに書き込まれる。
【００１１】アドレスバッファ７は、アドレスＡＤＤを
取り込む。この取り込まれたアドレスは、ロウデコーダ
３及びカラムデコーダ４によりデコードされる。ロウデ
コーダ３はメモリセルアレイ１のワード線を選択駆動す
る。カラムデコーダ４のデコード出力はカラム選択ゲー
ト５に送られ、これによりメモリセルアレイ１のビット
線選択が行われる。
取り込む。この取り込まれたアドレスは、ロウデコーダ
３及びカラムデコーダ４によりデコードされる。ロウデ
コーダ３はメモリセルアレイ１のワード線を選択駆動す
る。カラムデコーダ４のデコード出力はカラム選択ゲー
ト５に送られ、これによりメモリセルアレイ１のビット
線選択が行われる。
【００１２】図２は、図１のＤＲＡＭの要部の具体構成
を示している。メモリセルアレイ１は、図示のように、
複数のワード線ＷＬ（ＷＬ０，ＷＬ１，…）とビット線
対ＢＬ，ｂＢＬ（ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ
１，…）が交差して配設され、その交差部に周知のダイ
ナミック型メモリセルＭＣが配置されて構成される。セ
ンスアンプ回路２は、各ビット線対ＢＬ，ｂＢＬ毎に設
けられたビット線センスアンプ２１と、ビット線イコラ
イズ回路２２を有する。ビット線センスアンプ２１は、
ドレインがそれぞれビット線対ＢＬ，ｂＢＬに接続さ
れ、ソースが共通接続されてＰＭＯＳセンスアンプを構
成するＰＭＯＳトランジスタＱＰ１，ＱＰ２と、同じく
ドレインがそれぞれビット線対ＢＬ，ｂＢＬに接続さ
れ、ソースが共通接続されてＮＭＯＳセンスアンプを構
成するＮＭＯＳトランジスタＱＮ１，ＱＮ２を有する。
を示している。メモリセルアレイ１は、図示のように、
複数のワード線ＷＬ（ＷＬ０，ＷＬ１，…）とビット線
対ＢＬ，ｂＢＬ（ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ
１，…）が交差して配設され、その交差部に周知のダイ
ナミック型メモリセルＭＣが配置されて構成される。セ
ンスアンプ回路２は、各ビット線対ＢＬ，ｂＢＬ毎に設
けられたビット線センスアンプ２１と、ビット線イコラ
イズ回路２２を有する。ビット線センスアンプ２１は、
ドレインがそれぞれビット線対ＢＬ，ｂＢＬに接続さ
れ、ソースが共通接続されてＰＭＯＳセンスアンプを構
成するＰＭＯＳトランジスタＱＰ１，ＱＰ２と、同じく
ドレインがそれぞれビット線対ＢＬ，ｂＢＬに接続さ
れ、ソースが共通接続されてＮＭＯＳセンスアンプを構
成するＮＭＯＳトランジスタＱＮ１，ＱＮ２を有する。
【００１３】ＰＭＯＳトランジスタＱＰ１，ＱＰ２の共
通ソースは、活性化用ＰＭＯＳトランジスタＱＰ０を介
してＶCCに接続されている。ＮＭＯＳトランジスタＱＮ
１，ＱＮ２の共通ソースは、活性化用ＮＭＯＳトランジ
スタＱＮ０を介してＶSSに接続されている。これらの活
性化用トランジスタＱＰ０，ＱＮ０はそれぞれ相補活性
化信号ｂＳＡＥ１，ＳＡＥ１により駆動される。
通ソースは、活性化用ＰＭＯＳトランジスタＱＰ０を介
してＶCCに接続されている。ＮＭＯＳトランジスタＱＮ
１，ＱＮ２の共通ソースは、活性化用ＮＭＯＳトランジ
スタＱＮ０を介してＶSSに接続されている。これらの活
性化用トランジスタＱＰ０，ＱＮ０はそれぞれ相補活性
化信号ｂＳＡＥ１，ＳＡＥ１により駆動される。
【００１４】ビット線イコライズ回路２２は、イコライ
ズ信号ＥＱＬ１により制御されてビット線対ＢＬ，ｂＢ
Ｌ間を短絡するイコライズ用ＮＭＯＳトランジスタＱＮ
５と、同じくイコライズ信号ＥＱＬ１により制御されて
ビット線対ＢＬ，ｂＢＬにそれぞれプリチャージ電位Ｐ
ＣＨを与えるプリチャージ用ＮＭＯＳトランジスタＱＮ
３，ＱＮ４を有する。プリチャージ電位ＰＣＨとしてこ
の実施の形態では、ＰＣＨ＝ＶCC／２が用いられる。
ズ信号ＥＱＬ１により制御されてビット線対ＢＬ，ｂＢ
Ｌ間を短絡するイコライズ用ＮＭＯＳトランジスタＱＮ
５と、同じくイコライズ信号ＥＱＬ１により制御されて
ビット線対ＢＬ，ｂＢＬにそれぞれプリチャージ電位Ｐ
ＣＨを与えるプリチャージ用ＮＭＯＳトランジスタＱＮ
３，ＱＮ４を有する。プリチャージ電位ＰＣＨとしてこ
の実施の形態では、ＰＣＨ＝ＶCC／２が用いられる。
【００１５】ビット線対ＢＬ，ｂＢＬは、カラム選択ゲ
ート５を介して、それぞれ対応するデータ線ＤＱ，ｂＤ
Ｑ（ＤＱ０，ｂＤＱ０，ＤＱ１，ｂＤＱ１，…）に接続
される。カラム選択ゲート５は、カラムデコーダ４によ
り選択されるカラム選択線ＣＳＬ（ＣＳＬ０，ＣＳＬ
１，…）によって駆動されるＮＭＯＳトランジスタＱＮ
６，ＱＮ７により構成される。図２では、カラム選択線
ＣＳＬ０，ＣＳＬ１により異なるタイミングで選択され
る二つのビット線対（ＢＬ０，ｂＢＬ０），（ＢＬ１，
ｂＢＬ１）がデータ線対ＤＱ０，ｂＤＱ０に接続される
場合を示している。
ート５を介して、それぞれ対応するデータ線ＤＱ，ｂＤ
Ｑ（ＤＱ０，ｂＤＱ０，ＤＱ１，ｂＤＱ１，…）に接続
される。カラム選択ゲート５は、カラムデコーダ４によ
り選択されるカラム選択線ＣＳＬ（ＣＳＬ０，ＣＳＬ
１，…）によって駆動されるＮＭＯＳトランジスタＱＮ
６，ＱＮ７により構成される。図２では、カラム選択線
ＣＳＬ０，ＣＳＬ１により異なるタイミングで選択され
る二つのビット線対（ＢＬ０，ｂＢＬ０），（ＢＬ１，
ｂＢＬ１）がデータ線対ＤＱ０，ｂＤＱ０に接続される
場合を示している。
【００１６】図３は、一つのデータ線対ＤＱ，ｂＤＱに
着目して、データバッファ６の構成を示している。デー
タバッファ６は、読み出しデータを検知増幅するデータ
線センスアンプ６１と、書き込みデータを取り込む入力
バッファ６３を有する。データ線センスアンプ６１は、
ドレインがそれぞれデータ線対ＤＱ，ｂＤＱに接続さ
れ、ソースが共通接続されてＰＭＯＳセンスアンプを構
成するＰＭＯＳトランジスタＱＰ１１，ＱＰ１２と、ド
レインがそれぞれデータ線対ＤＱ，ｂＤＱに接続され、
ソースが共通接続されてＮＭＯＳセンスアンプを構成す
るＮＭＯＳトランジスタＱＮ１１，ＱＮ１２を有する。
着目して、データバッファ６の構成を示している。デー
タバッファ６は、読み出しデータを検知増幅するデータ
線センスアンプ６１と、書き込みデータを取り込む入力
バッファ６３を有する。データ線センスアンプ６１は、
ドレインがそれぞれデータ線対ＤＱ，ｂＤＱに接続さ
れ、ソースが共通接続されてＰＭＯＳセンスアンプを構
成するＰＭＯＳトランジスタＱＰ１１，ＱＰ１２と、ド
レインがそれぞれデータ線対ＤＱ，ｂＤＱに接続され、
ソースが共通接続されてＮＭＯＳセンスアンプを構成す
るＮＭＯＳトランジスタＱＮ１１，ＱＮ１２を有する。
【００１７】ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２
の共通ソースは、活性化用ＰＭＯＳトランジスタＱＰ１
０を介してＶCCに接続されている。ＮＭＯＳトランジス
タＱＮ１１，ＱＮ１２の共通ソースは、活性化用ＮＭＯ
ＳトランジスタＱＮ１０を介してＶSSに接続されてい
る。これらの活性化用トランジスタＱＰ１０，ＱＮ１０
はそれぞれ相補活性化信号ｂＳＡＥ２，ＳＡＥ２により
駆動される。
の共通ソースは、活性化用ＰＭＯＳトランジスタＱＰ１
０を介してＶCCに接続されている。ＮＭＯＳトランジス
タＱＮ１１，ＱＮ１２の共通ソースは、活性化用ＮＭＯ
ＳトランジスタＱＮ１０を介してＶSSに接続されてい
る。これらの活性化用トランジスタＱＰ１０，ＱＮ１０
はそれぞれ相補活性化信号ｂＳＡＥ２，ＳＡＥ２により
駆動される。
【００１８】データ線対ＤＱ，ｂＤＱにはまた、データ
線イコライズ回路６２が設けられている。データ線イコ
ライズ回路６２は、イコライズ信号ＥＱＬ２により制御
されてデータ線対ＤＱ，ｂＤＱ間を短絡するイコライズ
用ＮＭＯＳトランジスタＱＮ１５と、同じくイコライズ
信号ＥＱＬ２により制御されてデータ線対ＤＱ，ｂＤＱ
にそれぞれプリチャージ電位ＰＣＨを与えるプリチャー
ジ用ＮＭＯＳトランジスタＱＮ１３，ＱＮ１４を有す
る。プリチャージ電位ＰＣＨはビット線と同様、ＰＣＨ
＝ＶCC／２である。
線イコライズ回路６２が設けられている。データ線イコ
ライズ回路６２は、イコライズ信号ＥＱＬ２により制御
されてデータ線対ＤＱ，ｂＤＱ間を短絡するイコライズ
用ＮＭＯＳトランジスタＱＮ１５と、同じくイコライズ
信号ＥＱＬ２により制御されてデータ線対ＤＱ，ｂＤＱ
にそれぞれプリチャージ電位ＰＣＨを与えるプリチャー
ジ用ＮＭＯＳトランジスタＱＮ１３，ＱＮ１４を有す
る。プリチャージ電位ＰＣＨはビット線と同様、ＰＣＨ
＝ＶCC／２である。
【００１９】この実施の形態では、図２及び図３に示し
たように、データ線センスアンプ６１のセンスノード
Ａ，Ｂと、データ線ＤＱ，ｂＤＱとの間には、従来のよ
うにトランスファゲートを介在させていない。従ってこ
の実施の形態においては、データ読み出し時、カラム選
択ゲート５によりビット線対ＢＬ，ｂＢＬからデータ線
対ＤＱ，ｂＤＱに転送されたデータは、データ線切り離
しを行うことなく、データ線センスアンプ６１により検
知増幅される。このとき、データセンスアンプ６１とビ
ット線センスアンプ２１とは同時に活性化状態に保つこ
とにより、これらが協働して、データ線対ＤＱ，ｂＤＱ
と選択されたビット線対ＢＬ，ｂＢＬの電位をフル振幅
まで増幅し、選択されたメモリセルに対して再書き込み
（リストア）を行う。
たように、データ線センスアンプ６１のセンスノード
Ａ，Ｂと、データ線ＤＱ，ｂＤＱとの間には、従来のよ
うにトランスファゲートを介在させていない。従ってこ
の実施の形態においては、データ読み出し時、カラム選
択ゲート５によりビット線対ＢＬ，ｂＢＬからデータ線
対ＤＱ，ｂＤＱに転送されたデータは、データ線切り離
しを行うことなく、データ線センスアンプ６１により検
知増幅される。このとき、データセンスアンプ６１とビ
ット線センスアンプ２１とは同時に活性化状態に保つこ
とにより、これらが協働して、データ線対ＤＱ，ｂＤＱ
と選択されたビット線対ＢＬ，ｂＢＬの電位をフル振幅
まで増幅し、選択されたメモリセルに対して再書き込み
（リストア）を行う。
【００２０】図４は、この実施の形態によるＤＲＡＭの
基本的な動作タイミング図を示している。初期状態にお
いて、ビット線対ＢＬ，ｂＢＬ及びデータ線対ＤＱ，ｂ
ＤＱは、ＶCC／２にプリチャージされている。時刻ｔ０
でロウデコーダにより選択されたワード線ＷＬが立ち上
がる。通常、ワード線ＷＬの駆動電圧には、電源電位Ｖ
CCより昇圧されたＶCC＋αが用いられる。これにより、
選択されたメモリセルのデータはビット線対ＢＬ，ｂＢ
Ｌに転送される。
基本的な動作タイミング図を示している。初期状態にお
いて、ビット線対ＢＬ，ｂＢＬ及びデータ線対ＤＱ，ｂ
ＤＱは、ＶCC／２にプリチャージされている。時刻ｔ０
でロウデコーダにより選択されたワード線ＷＬが立ち上
がる。通常、ワード線ＷＬの駆動電圧には、電源電位Ｖ
CCより昇圧されたＶCC＋αが用いられる。これにより、
選択されたメモリセルのデータはビット線対ＢＬ，ｂＢ
Ｌに転送される。
【００２１】次に、時刻ｔ１でビット線センスアンプ２
１の活性化信号が、ＳＡＥ１＝“Ｈ”、ｂＳＡＥ１＝
“Ｌ”となり、ビット線センスアンプ２１によりビット
線対ＢＬ，ｂＢＬの電位差が増幅拡大される。その振幅
変化は、ビット線センスアンプ２１の駆動能力が小さい
ため、緩い。その後、時刻ｔ２で、複数のビット線対の
うち、選択されたビット線対ＢＬ，ｂＢＬのカラム選択
ゲート５がオンになり、その選択されたビット線対Ｂ
Ｌ，ｂＢＬのデータが対応するデータ線対ＤＱ，ｂＤＱ
に転送される。このデータ転送により、選択されたビッ
ト線対ＢＬ，ｂＢＬの電位差は一旦小さくなるが、その
後直ちに時刻ｔ３において、データ線センスアンプ活性
化信号が、ＳＡＥ２＝“Ｈ”、ｂＳＡＥ２＝“Ｌ”とな
り、データ線センスアンプ６１が活性化される。
１の活性化信号が、ＳＡＥ１＝“Ｈ”、ｂＳＡＥ１＝
“Ｌ”となり、ビット線センスアンプ２１によりビット
線対ＢＬ，ｂＢＬの電位差が増幅拡大される。その振幅
変化は、ビット線センスアンプ２１の駆動能力が小さい
ため、緩い。その後、時刻ｔ２で、複数のビット線対の
うち、選択されたビット線対ＢＬ，ｂＢＬのカラム選択
ゲート５がオンになり、その選択されたビット線対Ｂ
Ｌ，ｂＢＬのデータが対応するデータ線対ＤＱ，ｂＤＱ
に転送される。このデータ転送により、選択されたビッ
ト線対ＢＬ，ｂＢＬの電位差は一旦小さくなるが、その
後直ちに時刻ｔ３において、データ線センスアンプ活性
化信号が、ＳＡＥ２＝“Ｈ”、ｂＳＡＥ２＝“Ｌ”とな
り、データ線センスアンプ６１が活性化される。
【００２２】これにより、選択されたビット線データ
は、ビット線センスアンプ２１と、これより駆動能力の
大きいデータ線センスアンプ６１により同時に検知増幅
される。即ちビット線対ＢＬ，ｂＢＬの微小電位差は、
一方がＶCC、他方がＶSSになるまで拡大され、データ端
子に読み出される。同時に、読み出されたデータは、デ
ータ線センスアンプ６１とビット線センスアンプ２１に
より、選択されたメモリセルにリストアされる。このと
き、同じワード線ＷＬにより選択されながら、カラム選
択ゲート５により選択されなかったビット線対ＢＬ，ｂ
ＢＬのデータは、ビット線センスアンプ２１のみにより
ゆっくり検知増幅された後、同じメモリセルにリストア
される。
は、ビット線センスアンプ２１と、これより駆動能力の
大きいデータ線センスアンプ６１により同時に検知増幅
される。即ちビット線対ＢＬ，ｂＢＬの微小電位差は、
一方がＶCC、他方がＶSSになるまで拡大され、データ端
子に読み出される。同時に、読み出されたデータは、デ
ータ線センスアンプ６１とビット線センスアンプ２１に
より、選択されたメモリセルにリストアされる。このと
き、同じワード線ＷＬにより選択されながら、カラム選
択ゲート５により選択されなかったビット線対ＢＬ，ｂ
ＢＬのデータは、ビット線センスアンプ２１のみにより
ゆっくり検知増幅された後、同じメモリセルにリストア
される。
【００２３】そして、時刻ｔ４で選択ワード線ＷＬが立
ち下がり、同時にセンスアンプ活性化信号ＳＡＥ１，Ｓ
ＡＥ２が立ち下がる。同時に、ビット線イコライズ信号
ＥＱＬ１が立ち上がって、ビット線イコライズ回路２２
が活性化され、フル振幅したビット線対ＢＬ，ｂＢＬ
は、ＶCC／２に初期化される。
ち下がり、同時にセンスアンプ活性化信号ＳＡＥ１，Ｓ
ＡＥ２が立ち下がる。同時に、ビット線イコライズ信号
ＥＱＬ１が立ち上がって、ビット線イコライズ回路２２
が活性化され、フル振幅したビット線対ＢＬ，ｂＢＬ
は、ＶCC／２に初期化される。
【００２４】以上のようにこの実施の形態によれば、ビ
ット線データをデータ線に転送した後、時間をおかずデ
ータ線センスアンプを活性化して、ビット線センスアン
プとデータ線センスアンプにより同時にデータ信号増幅
を行うようにしている。データ線センスアンプはビット
線センスアンプに比べて駆動能力を十分大きいものとす
ることができる。従って、ビット線データをデータ線に
転送するとほぼ同時にデータ線センスアンプを活性化す
ることにより、データ破壊を生じることなく、高速読み
出しが行われる。
ット線データをデータ線に転送した後、時間をおかずデ
ータ線センスアンプを活性化して、ビット線センスアン
プとデータ線センスアンプにより同時にデータ信号増幅
を行うようにしている。データ線センスアンプはビット
線センスアンプに比べて駆動能力を十分大きいものとす
ることができる。従って、ビット線データをデータ線に
転送するとほぼ同時にデータ線センスアンプを活性化す
ることにより、データ破壊を生じることなく、高速読み
出しが行われる。
【００２５】ＤＲＡＭには通常、一つのロウアドレスを
入力して複数カラムのデータをシリアルに読み出す機能
が備えられる。図５は、その様な機能を持つＤＲＡＭの
データ読み出しの動作波形を示している。図５では、時
刻ｔ１０にワード線ＷＬが立ち上がり、その後ワード線
ＷＬが“Ｈ”の状態でカラム選択線ＣＳＬが順次、＃０
〜＃３まで選択される例を示している。
入力して複数カラムのデータをシリアルに読み出す機能
が備えられる。図５は、その様な機能を持つＤＲＡＭの
データ読み出しの動作波形を示している。図５では、時
刻ｔ１０にワード線ＷＬが立ち上がり、その後ワード線
ＷＬが“Ｈ”の状態でカラム選択線ＣＳＬが順次、＃０
〜＃３まで選択される例を示している。
【００２６】ワード線ＷＬが立ち上がった後、まず時刻
ｔ１１にビット線センスアンプの活性化信号ＳＡＥ１が
立ち上がる。続いて、時刻ｔ１２に＃０のカラム選択線
ＣＳＬが立ち上がり、そのカラムのビット線データがデ
ータ線ＤＱに転送される。このカラム選択に対して殆ど
時間をおくことなく、データ線センスアンプの活性化信
号ＳＡＥ２が立ち上がる。これにより、＃０のカラム選
択線ＣＳＬで選択されるビット線データが、先の実施例
と同様にデータ線センスアンプとビット線センスアンプ
により同時に増幅される。
ｔ１１にビット線センスアンプの活性化信号ＳＡＥ１が
立ち上がる。続いて、時刻ｔ１２に＃０のカラム選択線
ＣＳＬが立ち上がり、そのカラムのビット線データがデ
ータ線ＤＱに転送される。このカラム選択に対して殆ど
時間をおくことなく、データ線センスアンプの活性化信
号ＳＡＥ２が立ち上がる。これにより、＃０のカラム選
択線ＣＳＬで選択されるビット線データが、先の実施例
と同様にデータ線センスアンプとビット線センスアンプ
により同時に増幅される。
【００２７】その間、非選択の他のカラム＃１〜＃３の
ビット線ＢＬでは、ビット線センスアンプのみによりゆ
っくりとデータが増幅される。そして、カラム切替が行
われる前の時刻ｔ１３にデータ線センスアンプの活性化
信号ＳＡＥ２は“Ｌ”となり、次のカラム選択が行われ
るまでの間に、データ線ＤＱがイコライズされる。そし
て、時刻ｔ１４に次のカラム選択線ＣＳＬが立ち上が
る。これにより、カラム＃１のビット線データがイコラ
イズされたデータ線ＤＱに転送され、前のサイクルと同
様に、データ線センスアンプとビット線センスアンプに
より同時に増幅される。以下、同様の動作が繰り返され
る。＃０〜＃３の全てのカラム選択が終わるまで、ビッ
ト線センスアンプの活性化信号ＳＡＥ１は“Ｈ”のまま
保持される。
ビット線ＢＬでは、ビット線センスアンプのみによりゆ
っくりとデータが増幅される。そして、カラム切替が行
われる前の時刻ｔ１３にデータ線センスアンプの活性化
信号ＳＡＥ２は“Ｌ”となり、次のカラム選択が行われ
るまでの間に、データ線ＤＱがイコライズされる。そし
て、時刻ｔ１４に次のカラム選択線ＣＳＬが立ち上が
る。これにより、カラム＃１のビット線データがイコラ
イズされたデータ線ＤＱに転送され、前のサイクルと同
様に、データ線センスアンプとビット線センスアンプに
より同時に増幅される。以下、同様の動作が繰り返され
る。＃０〜＃３の全てのカラム選択が終わるまで、ビッ
ト線センスアンプの活性化信号ＳＡＥ１は“Ｈ”のまま
保持される。
【００２８】この実施の形態によっても、特に最初に選
択されたカラムについてビット線センスアンプとデータ
線センスアンプの協働により、高速のデータ読み出しが
可能になる。
択されたカラムについてビット線センスアンプとデータ
線センスアンプの協働により、高速のデータ読み出しが
可能になる。
【００２９】図６は、別の実施の形態におけるＤＲＡＭ
の出力バッファ６の構成である。図３と対応する部分に
は図３と同一符号を付して詳細な説明は省く。図３と異
なりこの実施の形態では、データ線センスアンプ６１を
データ線対ＤＱ，ｂＤＱから切り離すためのＮＭＯＳト
ランジスタＱＮ２１，ＱＮ２２がデータ線対ＤＱ，ｂＤ
ＱとセンスノードＡ，Ｂの間に設けられている。
の出力バッファ６の構成である。図３と対応する部分に
は図３と同一符号を付して詳細な説明は省く。図３と異
なりこの実施の形態では、データ線センスアンプ６１を
データ線対ＤＱ，ｂＤＱから切り離すためのＮＭＯＳト
ランジスタＱＮ２１，ＱＮ２２がデータ線対ＤＱ，ｂＤ
ＱとセンスノードＡ，Ｂの間に設けられている。
【００３０】但し、ＮＭＯＳトランジスタＱＮ２１，Ｑ
Ｎ２２は、従来のようにデータ読み出し時にデータ線セ
ンスアンプ６１とデータ線対ＤＱ，ｂＤＱとを切り離す
ために用いられるものではない。データ読み出しの動作
においては、ＮＭＯＳトランジスタＱＮ２１，ＱＮ２２
はオン状態に保たれ、先の実施の形態と同様にデータ線
センスアンプ６１とビット線センスアンプが協働してセ
ルデータの検知増幅とリストアを行う。
Ｎ２２は、従来のようにデータ読み出し時にデータ線セ
ンスアンプ６１とデータ線対ＤＱ，ｂＤＱとを切り離す
ために用いられるものではない。データ読み出しの動作
においては、ＮＭＯＳトランジスタＱＮ２１，ＱＮ２２
はオン状態に保たれ、先の実施の形態と同様にデータ線
センスアンプ６１とビット線センスアンプが協働してセ
ルデータの検知増幅とリストアを行う。
【００３１】ＮＭＯＳトランジスタＱＮ２１，ＱＮ２２
がオフにされるのは、データ線センスアンプ６１と入力
バッファ６３との間を切り離す必要がある場合である。
即ち、データ線センスアンプ６１に読み出されたデータ
を保持しながら、入力バッファ６３から書き込みデータ
をデータ線対ＤＱ，ｂＤＱに送り込む場合には、データ
線センスアンプ６１の保持データを破壊しないように、
ＮＭＯＳトランジスタＱＮ２１，ＱＮ２２をオフにす
る。
がオフにされるのは、データ線センスアンプ６１と入力
バッファ６３との間を切り離す必要がある場合である。
即ち、データ線センスアンプ６１に読み出されたデータ
を保持しながら、入力バッファ６３から書き込みデータ
をデータ線対ＤＱ，ｂＤＱに送り込む場合には、データ
線センスアンプ６１の保持データを破壊しないように、
ＮＭＯＳトランジスタＱＮ２１，ＱＮ２２をオフにす
る。
【００３２】この実施の形態によっても、データ読み出
しの際にはデータ線センスアンプとデータ線対が切り離
されることなく、データ線センスアンプとビット線セン
スアンプが協働してデータの検知増幅が行われるので、
高速のデータ読み出しが可能となる。
しの際にはデータ線センスアンプとデータ線対が切り離
されることなく、データ線センスアンプとビット線セン
スアンプが協働してデータの検知増幅が行われるので、
高速のデータ読み出しが可能となる。
【００３３】
【発明の効果】以上述べたようにこの発明によれば、ビ
ット線センスアンプとデータ線センスアンプを同時に活
性化してデータセンスを行うことにより、高速のデータ
読み出しを可能としたＤＲＡＭが得られる。
ット線センスアンプとデータ線センスアンプを同時に活
性化してデータセンスを行うことにより、高速のデータ
読み出しを可能としたＤＲＡＭが得られる。
【図１】この発明の一実施の形態によるＤＲＡＭの構成
を示す図である。
を示す図である。
【図２】同実施の形態のＤＲＡＭのメモリセルアレイと
その周辺の具体構成を示す図である。
その周辺の具体構成を示す図である。
【図３】同実施の形態のＤＲＡＭのデータバッファ部の
具体構成を示す図である。
具体構成を示す図である。
【図４】同実施の形態のＤＲＡＭのデータ読み出し動作
を示す波形図である。
を示す波形図である。
【図５】別の実施の形態によるＤＲＡＭのデータ読み出
し動作を示す波形図である。
し動作を示す波形図である。
【図６】別の実施の形態によるＤＲＡＭのデータバッフ
ァ部の構成を示す図である。
ァ部の構成を示す図である。
１…メモリセルアレイ、２…センスアンプ回路、３…ロ
ウデコーダ、４…カラムデコーダ、５…カラム選択ゲー
ト、６…データバッファ、７…アドレスバッファ、２１
…ビット線センスアンプ、２２…ビット線イコライズ回
路、６１…データ線センスアンプ、６２…データ線イコ
ライズ回路。
ウデコーダ、４…カラムデコーダ、５…カラム選択ゲー
ト、６…データバッファ、７…アドレスバッファ、２１
…ビット線センスアンプ、２２…ビット線イコライズ回
路、６１…データ線センスアンプ、６２…データ線イコ
ライズ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 貴司 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 吉谷 裕 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 川瀬 智和 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 Ｆターム(参考） 5B024 AA13 BA09 BA21 CA11
Claims (2)
- 【請求項１】 複数本ずつのビット線とワード線が交差
して配設されて、各交差部にダイナミック型のメモリセ
ルが配置されたメモリセルアレイと、 このメモリセルアレイのワード線を選択駆動するロウデ
コーダと、 前記メモリセルアレイのビット線に接続されて第１のセ
ンスアンプ活性化信号により活性化され、前記ロウデコ
ーダにより選択されたワード線により駆動されて前記複
数のビット線に読み出されるデータを検知増幅するビッ
ト線センスアンプと、 前記第１のセンスアンプ活性化信号に遅れて発生される
カラム選択信号により駆動されて、前記メモリセルアレ
イの選択されたビット線を対応するデータ線に接続する
カラム選択ゲートと、 前記データ線に接続され前記カラム選択信号に遅れて発
生される第２のセンスアンプ活性化信号により活性化さ
れ、前記ビット線センスアンプと共に前記ビット線及び
データ線に読み出されたデータを検知増幅するデータ線
センスアンプとを備えたことを特徴とする半導体記憶装
置。 - 【請求項２】 前記選択されたワード線により駆動され
て複数のビット線に読み出されるデータのうち、前記カ
ラム選択ゲートにより選択されたデータは、前記ビット
線センスアンプと前記データ線センスアンプにより同時
に検知増幅されて対応するメモリセルに再書き込みさ
れ、 前記選択されたワード線により駆動されて複数のビット
線に読み出されるデータのうち、前記カラム選択ゲート
により選択されないデータは、前記ビット線センスアン
プのみにより検知増幅されて対応するメモリセルに再書
き込みされることを特徴とする請求項１記載の半導体記
憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11095551A JP2000293984A (ja) | 1999-04-01 | 1999-04-01 | 半導体記憶装置 |
| KR1020000016820A KR100344688B1 (ko) | 1999-04-01 | 2000-03-31 | 반도체 기억 장치 |
| TW089106098A TW480703B (en) | 1999-04-01 | 2000-03-31 | Semiconductor memory device |
| US09/542,544 US6262922B1 (en) | 1999-04-01 | 2000-04-03 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11095551A JP2000293984A (ja) | 1999-04-01 | 1999-04-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000293984A true JP2000293984A (ja) | 2000-10-20 |
Family
ID=14140724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11095551A Pending JP2000293984A (ja) | 1999-04-01 | 1999-04-01 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6262922B1 (ja) |
| JP (1) | JP2000293984A (ja) |
| KR (1) | KR100344688B1 (ja) |
| TW (1) | TW480703B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100817063B1 (ko) | 2006-09-29 | 2008-03-27 | 삼성전자주식회사 | 메모리 장치의 배치 구조 및 배치 방법 |
| US7376027B1 (en) * | 2006-11-07 | 2008-05-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | DRAM concurrent writing and sensing scheme |
| KR102190868B1 (ko) * | 2014-09-17 | 2020-12-15 | 삼성전자주식회사 | 비트라인 연결 배선 저항 차를 보상하는 반도체 메모리 장치 |
| CN107452418A (zh) * | 2016-06-01 | 2017-12-08 | 华邦电子股份有限公司 | 半导体存储器装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793009B2 (ja) | 1984-12-13 | 1995-10-09 | 株式会社東芝 | 半導体記憶装置 |
| JP2825291B2 (ja) * | 1989-11-13 | 1998-11-18 | 株式会社東芝 | 半導体記憶装置 |
| JPH05144253A (ja) | 1991-11-20 | 1993-06-11 | Sanyo Electric Co Ltd | 半導体メモリ |
| US5555212A (en) * | 1994-09-19 | 1996-09-10 | Kabushiki Kaisha Toshiba | Method and apparatus for redundancy word line replacement in a semiconductor memory device |
| JP3160477B2 (ja) * | 1994-09-30 | 2001-04-25 | 株式会社東芝 | 半導体メモリ及びそれに用いられるパルス信号発生回路 |
-
1999
- 1999-04-01 JP JP11095551A patent/JP2000293984A/ja active Pending
-
2000
- 2000-03-31 KR KR1020000016820A patent/KR100344688B1/ko not_active Expired - Fee Related
- 2000-03-31 TW TW089106098A patent/TW480703B/zh not_active IP Right Cessation
- 2000-04-03 US US09/542,544 patent/US6262922B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6262922B1 (en) | 2001-07-17 |
| KR100344688B1 (ko) | 2002-07-25 |
| TW480703B (en) | 2002-03-21 |
| KR20010020702A (ko) | 2001-03-15 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070424 |
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