JPH06103806B2 - 電力増幅器の保護回路 - Google Patents
電力増幅器の保護回路Info
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- JPH06103806B2 JPH06103806B2 JP2191620A JP19162090A JPH06103806B2 JP H06103806 B2 JPH06103806 B2 JP H06103806B2 JP 2191620 A JP2191620 A JP 2191620A JP 19162090 A JP19162090 A JP 19162090A JP H06103806 B2 JPH06103806 B2 JP H06103806B2
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Description
この発明は、増幅素子を安全動作領域で動作させ、増幅
素子の破壊を防止する電力増幅器の保護回路に関する。
素子の破壊を防止する電力増幅器の保護回路に関する。
従来、電力増幅器の保護には、例えば、第４図に示すよ
うに、垂下特性を利用して素子電流Idを動作限界（ａは
その限界直線）に制限する方式や第５に示すように、い
わゆる「フ」の字特性を利用し、素子動作領域を動作限
界とする直線ｂで制限する方式がある。第４図及び第５
図において、ｐは安全動作限界を示す。
うに、垂下特性を利用して素子電流Idを動作限界（ａは
その限界直線）に制限する方式や第５に示すように、い
わゆる「フ」の字特性を利用し、素子動作領域を動作限
界とする直線ｂで制限する方式がある。第４図及び第５
図において、ｐは安全動作限界を示す。
前者の方式では、第４図に示すように、斜線部(c)が無
駄であり、斜線部(d)は安全動作領域限界を超えるため
危険である。 また、後者の方式では、安全動作領域限界内でも保護機
能の作用により、第５図に示すように、斜線部(e)が無
駄領域となる。 そこで、この発明は、安全動作領域を拡大するととも
に、無駄領域を削減した電力増幅器の保護回路の提供を
目的とする。
駄であり、斜線部(d)は安全動作領域限界を超えるため
危険である。 また、後者の方式では、安全動作領域限界内でも保護機
能の作用により、第５図に示すように、斜線部(e)が無
駄領域となる。 そこで、この発明は、安全動作領域を拡大するととも
に、無駄領域を削減した電力増幅器の保護回路の提供を
目的とする。
即ち、この発明の電力増幅器の保護回路は、定電流電力
増幅器（定電流増幅器６）において、その出力段に設置
された増幅素子（MOS−FET61、62）の端子間電圧（素子
電圧Vds）を検出する電圧検出手段（検出増幅器10）
と、この電圧検出手段の出力信号を入力とし、その出力
信号を分母とする割算結果を表す出力を発生する演算手
段（割算器12）と、前記定電流電力増幅器の前段に設置
されて前記定電流電力増幅器に対する入力信号を第１の
入力（Ａ）、前記演算手段の演算結果を第２の入力
（Ｂ）とし、第１の入力の振幅が第２の入力の振幅より
小さいときはその第１の入力をその振幅で前記定電流電
力増幅器に入力し、第１の入力の振幅が第２の入力の振
幅より大きいときはその第１の入力を前記第２の入力の
振幅に抑圧した後、前記定電流電力増幅器に入力して前
記電力増幅器の出力を制限する出力制限手段（クリッパ
回路４）とを備えてなるものである。
増幅器（定電流増幅器６）において、その出力段に設置
された増幅素子（MOS−FET61、62）の端子間電圧（素子
電圧Vds）を検出する電圧検出手段（検出増幅器10）
と、この電圧検出手段の出力信号を入力とし、その出力
信号を分母とする割算結果を表す出力を発生する演算手
段（割算器12）と、前記定電流電力増幅器の前段に設置
されて前記定電流電力増幅器に対する入力信号を第１の
入力（Ａ）、前記演算手段の演算結果を第２の入力
（Ｂ）とし、第１の入力の振幅が第２の入力の振幅より
小さいときはその第１の入力をその振幅で前記定電流電
力増幅器に入力し、第１の入力の振幅が第２の入力の振
幅より大きいときはその第１の入力を前記第２の入力の
振幅に抑圧した後、前記定電流電力増幅器に入力して前
記電力増幅器の出力を制限する出力制限手段（クリッパ
回路４）とを備えてなるものである。
この発明の電力増幅器の保護回路では、電力増幅器の増
幅素子における消費電力を検出し、その消費電力が前記
増幅素子の安全動作領域値を超える場合に、電力増幅器
の出力を制限し、電力増幅器を常に安全動作領域で動作
させる。即ち、この電力増幅器の保護回路が設置された
ことにより、電力増幅器にはその安全動作領域内の最大
出力が得られる。 また、この電力増幅器の保護回路では、電力増幅器の増
幅素子の端子間電圧を監視し、その端子間電圧と保護す
べき増幅素子に設定される係数を用いて、電力増幅器に
入力すべき入力信号の振幅が定められる。したがって、
増幅素子の消費電力の瞬時値が素子毎に定められた限界
値を超えぬよう制限されるので、増幅素子は破壊から保
護されるとともに、その増幅素子が持つ能力を最大限に
利用することが可能になる。
幅素子における消費電力を検出し、その消費電力が前記
増幅素子の安全動作領域値を超える場合に、電力増幅器
の出力を制限し、電力増幅器を常に安全動作領域で動作
させる。即ち、この電力増幅器の保護回路が設置された
ことにより、電力増幅器にはその安全動作領域内の最大
出力が得られる。 また、この電力増幅器の保護回路では、電力増幅器の増
幅素子の端子間電圧を監視し、その端子間電圧と保護す
べき増幅素子に設定される係数を用いて、電力増幅器に
入力すべき入力信号の振幅が定められる。したがって、
増幅素子の消費電力の瞬時値が素子毎に定められた限界
値を超えぬよう制限されるので、増幅素子は破壊から保
護されるとともに、その増幅素子が持つ能力を最大限に
利用することが可能になる。
以下、この発明を図面に示した実施例を参照して詳細に
説明する。 第１図は、この発明の電力増幅器の保護回路の実施例を
示す。 入力端子２には増幅すべき入力信号Iiが加えられ、この
入力信号Iiは出力制限手段として設置されたクリッパ回
路４を通して保護すべき電力増幅器として定電流増幅器
６に加えられる。定電流増幅器６の最終出力段には、増
幅素子としてトランジスタであるMOS−FET61、62が設置
されている。この実施例では、MOS−FET61、62はプッシ
ュプル増幅器を構成しており、入力信号Iiが正の場合に
はMOS−FET61、入力信号Iiが負の場合にはMOS−FET62が
選択的に動作する。そして、定電流増幅器６では、出力
端子８から取り出される出力電流が入力電圧に比例する
入出力特性を備えており、Ｇはそのコンダクタンスを示
す。 この定電流増幅器６には、増幅素子における消費電力を
検出する検出手段が設置されており、その一例としてMO
S−FET61のドレイン・ソース間には、そのドレイン・ソ
ース間電圧、即ち、消費電力のファクタとして素子電圧
を検出する電力検出手段として検出増幅器10が接続さ
れ、MOS−FET61の素子電圧Vdsが検出される。この検出
増幅器10には、その増幅利得をk1とすれば、電力電圧k1
・Vdsが得られることになる。 この検出増幅器10の出力側には、素子電圧Vdsにおける
素子電流Idの最大値を演算する演算手段として割算器12
が設置されている。この割算器12では、第１の入力Ｘに
は係数k2、第２の入力Ｙには検出増幅器10の出力電圧k1
・Vdsが加えられ、第１の入力Ｘを分子、第２の入力Ｙ
を分母にした演算（＝X/Y）を行い、演算結果として出
力Ｚが得られる。 定電流増幅器６の前段部には、増幅素子の消費電力に応
じて定電流増幅器６の出力を制限する出力制限手段とし
てクリッパ回路４が設置され、割算器12の出力Ｚは、こ
のクリッパ回路４の第２の入力Ｂに加えられる。クリッ
パ回路４の第１の入力Ａには増幅すべき入力信号Iiが設
定され、このクリッパ回路４は、入力Ａ、Ｂの振幅を比
較し、両者の振幅の大小関係がＡ＜Ｂの場合には、入力
Ａを出力Ｃに送出し、両者の振幅の大小関係がＡ＞Ｂの
場合には、Ｂ＝Ｃになるように入力Ａの振幅を制限する
機能を備えている。そして、このクリッパ回路４の出力
Ｃは、定電流増幅器６に増幅すべき入力として加えられ
ている。 次に、この電力増幅器の保護回路の動作を説明する。 先ず、入力信号Iiが正である場合には、入力信号Iiがク
リッパ回路４を通して定電流増幅器６に加えられると、
入力信号Iiに応じてMOS−FET61が動作する。この結果、
MOS−FET61のドレイン・ソース間には、素子電圧Vdsが
発生し、検出増幅器10で検出される。この検出増幅器10
の増幅利得k1によって、その出力電圧はk1・Vdsとな
り、これが割算器12の第２の入力Ｙとなる。 割算器12では、第１及び第２の入力Ｘ、Ｙの割算が行わ
れ、演算結果としての出力Ｚは、 となる。但し、ｋ＝k2／k1で与えられる係数である。即
ち、この出力Ｚは、特定の素子電圧Vdsにおける電子電
流Idの許容最大値を表す。 この出力Ｚは、クリッパ回路４に加えられて入力Ａの入
力信号Iiと比較され、両者の振幅の大小関係が求められ
る。即ち、クリッパ回路４では、両者の振幅の大小関係
がＡ＜Ｂの場合には、入力Ａを出力Ｃに送出するので、
振幅の制限を受けることなく、入力信号Iiが定電流増幅
器６に加えられる。また、両者の振幅の大小関係がＡ＞
Ｂの場合には、Ｂ＝Ｃになるように入力Ａの振幅が制限
され、この場合、入力信号Iiは振幅が抑圧された入力信
号Ii′に変更されて定電流増幅器６に加えられる。 この振幅制限が行われているときには、Ｂ＝Ｃであるか
ら、MOS−FET61から出力端子８に流れる素子電流Idよ
り、 即ち、 Vds・Id＝ｋ・Ｇ ・・・(3) が成立する。 式(3)において、Vds・Idは、MOS−FET61の消費電力Pdで
あり、ｋ・Ｇは定数であるから、ｋ・Ｇを適当に選定す
ることで、第２図に示すように、消費電力Pdの瞬時値を
MOS−FET61の安全動作領域の限界に制限することができ
ることが分かる。 これは、MOS−FET61の素子電圧Vdsと、MOS−FET61に流
れる素子電流Idを検出し、消費電力Vds・Idが一定値、
即ち、安全動作領域値を超える場合、その一定値の範囲
内になるよう入力の振幅を制限し、その結果として定電
流増幅器６の出力を制限することとなる。なお、第２図
に示す動作特性において、最大電流Id max及び最大電
圧Vd maxの各値は従来の保護方式を以て制限すること
ができる。 したがって、この電力増幅器の保護回路によれば、MOS
−FET61が持つ能力を安全動作領域内で最大限活用する
ことができる。即ち、増幅素子の制限条件範囲と同じ条
件の動作制限回路を実現することにより、素子のもつ能
力を最大に利用することを可能にしており、少ない素子
数で大きな電力を扱うことができる。例えば、この発明
の電力増幅器の保護回路を用いれば、モータ等の負荷を
扱う電力増幅器では、その起動時の過負荷に対する能力
を大きくできる利点がある。 また、増幅器の入力Iiが負の場合には、増幅器６の出力
電流Idの向きが図示の場合と反転することとなり、入力
信号Iiが正の場合に動作するMOS−FET61に代わって、MO
S−FET62が動作する。そこで、MOS−FET62のドレイン・
ソース間電圧を前述の場合と同様に、図示しない検出増
幅器を以て検出し、その検出出力を図示しない割算器に
より演算を行えば、式(1)に示した割算器12の演算結果
の負の演算結果を示す出力が得ることができる。この演
算結果をクリッパ回路４の他の入力端子Ｂ′に加える。
クリッパ回路４は、入力信号Iiが正の場合に代わって、
入力信号Iiが負の場合、|A|＜|B′｜のときには入力Ａ
を出力Ｃに送出し、|A|＞|B′｜のときには、Ｃ＝Ｂ′
となるように電力増幅器６の入力を制限することによ
り、入力信号Iiが正の場合と同様に、入力信号Iiが負の
場合にも定電流増幅器６の増幅素子62の保護を図ること
が出来る。 次に、第３図は、第１図に示した電力増幅器の保護回路
におけるクリッパ回路４の実施例を示す。 クリッパ回路４には、３つの入力端子4A、4B及び4B′が
設けられており、各入力端子4A、4B及び4B′に対する各
入力Ａ、Ｂ及びＢ′は、各入力Ａ、Ｂ及びＢ′に対応し
てそれぞれゲイン１のバッファアンプ402、404、406が
設置されている。バッファアンプ404の入力部には保護
回路として保護抵抗408が直列に接続されているととも
に、接地側をアノードとしたダイオード410が接続され
ており、バッファアンプ406の入力部には保護回路とし
て保護抵抗412が直列に接続されているとともに、接地
側をカソードとしたダイオード414が接続されている。 各バッファアンプ402、404、406の各出力側は、バッフ
ァアンプ404の出力側をカソードとしたダイオード416、
バッファアンプ404の出力側に保護抵抗418、バッファア
ンプ406の出力側をアノードしたダイオード420を介して
結合され、その結合点422の出力を取り出す出力手段と
してゲイン１の出力バッファアンプ424が設置されてい
る。このバッファアンプ424の出力側にはクリッパ回路
４の出力を取り出す出力端子4Cが設けられている。 このような構成によれば、入力信号Iiはバッファアンプ
402の出力として保護抵抗418を経て結合点422に現れ
る。入力信号Iiが正の場合は、入力Ｂに従ってバッファ
アンプ404の出力がＡ＜Ｂ即ち、|A|＜|B|の条件を満足
する限りダイオード416は非導通となり、入力Ａがその
ままの値で出力バッファアンプ424に加えられ、出力端
子4Cの出力Ｃに入力Ａが現れる。ところが、入力Ａ、Ｂ
の大小関係が|A|＞|B|となると、ダイオード416が導通
し、このダイオード416の電圧降下を無視するとすれ
ば、結合点20の電位は、入力Ｂのそれに等しくなる。 他方、入力信号Iiが負の場合には、入力Ａ、Ｂの大小関
係、即ち、|A|＜|B|の条件はＡ＞Ｂと等しくなる。この
条件が成り立つ限り、ダイオード420は非導通となる。
また、|A|＞|B|の時はＡ＜Ｂとなるから、ダイオード42
0が導通し、結合点422の電位は入力Ｂ′の電位に設置さ
れることになる。保護抵抗408及びダイオード410は入力
端子4Bの電位が負になった場合、ダイオード416が誤っ
て導通することを防止するものである。入力端子4B′側
の保護抵抗412及びダイオード414も、同様の働きをす
る。 なお、実施例では、保護すべき増幅素子としてMOS−FET
を用いたが、この発明はバイポーラトランジスタを用い
た場合にも適用できる。 また、保護すべき増幅素子をプッシュプル回路で構成し
た場合について説明したが、シングル回路にも適用でき
る。 また、この発明の電力増幅器の保護回路は、従来の保護
方式と併用してもよく、そのようにすれば、従来方式の
欠点が大幅に改善でき、増幅素子の保護機能をより高め
ることができる。
説明する。 第１図は、この発明の電力増幅器の保護回路の実施例を
示す。 入力端子２には増幅すべき入力信号Iiが加えられ、この
入力信号Iiは出力制限手段として設置されたクリッパ回
路４を通して保護すべき電力増幅器として定電流増幅器
６に加えられる。定電流増幅器６の最終出力段には、増
幅素子としてトランジスタであるMOS−FET61、62が設置
されている。この実施例では、MOS−FET61、62はプッシ
ュプル増幅器を構成しており、入力信号Iiが正の場合に
はMOS−FET61、入力信号Iiが負の場合にはMOS−FET62が
選択的に動作する。そして、定電流増幅器６では、出力
端子８から取り出される出力電流が入力電圧に比例する
入出力特性を備えており、Ｇはそのコンダクタンスを示
す。 この定電流増幅器６には、増幅素子における消費電力を
検出する検出手段が設置されており、その一例としてMO
S−FET61のドレイン・ソース間には、そのドレイン・ソ
ース間電圧、即ち、消費電力のファクタとして素子電圧
を検出する電力検出手段として検出増幅器10が接続さ
れ、MOS−FET61の素子電圧Vdsが検出される。この検出
増幅器10には、その増幅利得をk1とすれば、電力電圧k1
・Vdsが得られることになる。 この検出増幅器10の出力側には、素子電圧Vdsにおける
素子電流Idの最大値を演算する演算手段として割算器12
が設置されている。この割算器12では、第１の入力Ｘに
は係数k2、第２の入力Ｙには検出増幅器10の出力電圧k1
・Vdsが加えられ、第１の入力Ｘを分子、第２の入力Ｙ
を分母にした演算（＝X/Y）を行い、演算結果として出
力Ｚが得られる。 定電流増幅器６の前段部には、増幅素子の消費電力に応
じて定電流増幅器６の出力を制限する出力制限手段とし
てクリッパ回路４が設置され、割算器12の出力Ｚは、こ
のクリッパ回路４の第２の入力Ｂに加えられる。クリッ
パ回路４の第１の入力Ａには増幅すべき入力信号Iiが設
定され、このクリッパ回路４は、入力Ａ、Ｂの振幅を比
較し、両者の振幅の大小関係がＡ＜Ｂの場合には、入力
Ａを出力Ｃに送出し、両者の振幅の大小関係がＡ＞Ｂの
場合には、Ｂ＝Ｃになるように入力Ａの振幅を制限する
機能を備えている。そして、このクリッパ回路４の出力
Ｃは、定電流増幅器６に増幅すべき入力として加えられ
ている。 次に、この電力増幅器の保護回路の動作を説明する。 先ず、入力信号Iiが正である場合には、入力信号Iiがク
リッパ回路４を通して定電流増幅器６に加えられると、
入力信号Iiに応じてMOS−FET61が動作する。この結果、
MOS−FET61のドレイン・ソース間には、素子電圧Vdsが
発生し、検出増幅器10で検出される。この検出増幅器10
の増幅利得k1によって、その出力電圧はk1・Vdsとな
り、これが割算器12の第２の入力Ｙとなる。 割算器12では、第１及び第２の入力Ｘ、Ｙの割算が行わ
れ、演算結果としての出力Ｚは、 となる。但し、ｋ＝k2／k1で与えられる係数である。即
ち、この出力Ｚは、特定の素子電圧Vdsにおける電子電
流Idの許容最大値を表す。 この出力Ｚは、クリッパ回路４に加えられて入力Ａの入
力信号Iiと比較され、両者の振幅の大小関係が求められ
る。即ち、クリッパ回路４では、両者の振幅の大小関係
がＡ＜Ｂの場合には、入力Ａを出力Ｃに送出するので、
振幅の制限を受けることなく、入力信号Iiが定電流増幅
器６に加えられる。また、両者の振幅の大小関係がＡ＞
Ｂの場合には、Ｂ＝Ｃになるように入力Ａの振幅が制限
され、この場合、入力信号Iiは振幅が抑圧された入力信
号Ii′に変更されて定電流増幅器６に加えられる。 この振幅制限が行われているときには、Ｂ＝Ｃであるか
ら、MOS−FET61から出力端子８に流れる素子電流Idよ
り、 即ち、 Vds・Id＝ｋ・Ｇ ・・・(3) が成立する。 式(3)において、Vds・Idは、MOS−FET61の消費電力Pdで
あり、ｋ・Ｇは定数であるから、ｋ・Ｇを適当に選定す
ることで、第２図に示すように、消費電力Pdの瞬時値を
MOS−FET61の安全動作領域の限界に制限することができ
ることが分かる。 これは、MOS−FET61の素子電圧Vdsと、MOS−FET61に流
れる素子電流Idを検出し、消費電力Vds・Idが一定値、
即ち、安全動作領域値を超える場合、その一定値の範囲
内になるよう入力の振幅を制限し、その結果として定電
流増幅器６の出力を制限することとなる。なお、第２図
に示す動作特性において、最大電流Id max及び最大電
圧Vd maxの各値は従来の保護方式を以て制限すること
ができる。 したがって、この電力増幅器の保護回路によれば、MOS
−FET61が持つ能力を安全動作領域内で最大限活用する
ことができる。即ち、増幅素子の制限条件範囲と同じ条
件の動作制限回路を実現することにより、素子のもつ能
力を最大に利用することを可能にしており、少ない素子
数で大きな電力を扱うことができる。例えば、この発明
の電力増幅器の保護回路を用いれば、モータ等の負荷を
扱う電力増幅器では、その起動時の過負荷に対する能力
を大きくできる利点がある。 また、増幅器の入力Iiが負の場合には、増幅器６の出力
電流Idの向きが図示の場合と反転することとなり、入力
信号Iiが正の場合に動作するMOS−FET61に代わって、MO
S−FET62が動作する。そこで、MOS−FET62のドレイン・
ソース間電圧を前述の場合と同様に、図示しない検出増
幅器を以て検出し、その検出出力を図示しない割算器に
より演算を行えば、式(1)に示した割算器12の演算結果
の負の演算結果を示す出力が得ることができる。この演
算結果をクリッパ回路４の他の入力端子Ｂ′に加える。
クリッパ回路４は、入力信号Iiが正の場合に代わって、
入力信号Iiが負の場合、|A|＜|B′｜のときには入力Ａ
を出力Ｃに送出し、|A|＞|B′｜のときには、Ｃ＝Ｂ′
となるように電力増幅器６の入力を制限することによ
り、入力信号Iiが正の場合と同様に、入力信号Iiが負の
場合にも定電流増幅器６の増幅素子62の保護を図ること
が出来る。 次に、第３図は、第１図に示した電力増幅器の保護回路
におけるクリッパ回路４の実施例を示す。 クリッパ回路４には、３つの入力端子4A、4B及び4B′が
設けられており、各入力端子4A、4B及び4B′に対する各
入力Ａ、Ｂ及びＢ′は、各入力Ａ、Ｂ及びＢ′に対応し
てそれぞれゲイン１のバッファアンプ402、404、406が
設置されている。バッファアンプ404の入力部には保護
回路として保護抵抗408が直列に接続されているととも
に、接地側をアノードとしたダイオード410が接続され
ており、バッファアンプ406の入力部には保護回路とし
て保護抵抗412が直列に接続されているとともに、接地
側をカソードとしたダイオード414が接続されている。 各バッファアンプ402、404、406の各出力側は、バッフ
ァアンプ404の出力側をカソードとしたダイオード416、
バッファアンプ404の出力側に保護抵抗418、バッファア
ンプ406の出力側をアノードしたダイオード420を介して
結合され、その結合点422の出力を取り出す出力手段と
してゲイン１の出力バッファアンプ424が設置されてい
る。このバッファアンプ424の出力側にはクリッパ回路
４の出力を取り出す出力端子4Cが設けられている。 このような構成によれば、入力信号Iiはバッファアンプ
402の出力として保護抵抗418を経て結合点422に現れ
る。入力信号Iiが正の場合は、入力Ｂに従ってバッファ
アンプ404の出力がＡ＜Ｂ即ち、|A|＜|B|の条件を満足
する限りダイオード416は非導通となり、入力Ａがその
ままの値で出力バッファアンプ424に加えられ、出力端
子4Cの出力Ｃに入力Ａが現れる。ところが、入力Ａ、Ｂ
の大小関係が|A|＞|B|となると、ダイオード416が導通
し、このダイオード416の電圧降下を無視するとすれ
ば、結合点20の電位は、入力Ｂのそれに等しくなる。 他方、入力信号Iiが負の場合には、入力Ａ、Ｂの大小関
係、即ち、|A|＜|B|の条件はＡ＞Ｂと等しくなる。この
条件が成り立つ限り、ダイオード420は非導通となる。
また、|A|＞|B|の時はＡ＜Ｂとなるから、ダイオード42
0が導通し、結合点422の電位は入力Ｂ′の電位に設置さ
れることになる。保護抵抗408及びダイオード410は入力
端子4Bの電位が負になった場合、ダイオード416が誤っ
て導通することを防止するものである。入力端子4B′側
の保護抵抗412及びダイオード414も、同様の働きをす
る。 なお、実施例では、保護すべき増幅素子としてMOS−FET
を用いたが、この発明はバイポーラトランジスタを用い
た場合にも適用できる。 また、保護すべき増幅素子をプッシュプル回路で構成し
た場合について説明したが、シングル回路にも適用でき
る。 また、この発明の電力増幅器の保護回路は、従来の保護
方式と併用してもよく、そのようにすれば、従来方式の
欠点が大幅に改善でき、増幅素子の保護機能をより高め
ることができる。
以上説明したようように、この発明によれば、電力増幅
器の増幅素子の動作領域を安全動作領域限界に一致させ
て増幅動作を行うことできるので、無駄領域をなくする
ことができるとともに、増幅素子を破壊から確実に保護
し、しかも、その増幅素子が持つ能力を最大限に利用し
て効率的な動作を実現することができる。
器の増幅素子の動作領域を安全動作領域限界に一致させ
て増幅動作を行うことできるので、無駄領域をなくする
ことができるとともに、増幅素子を破壊から確実に保護
し、しかも、その増幅素子が持つ能力を最大限に利用し
て効率的な動作を実現することができる。
第１図はこの発明の電力増幅器の保護回路の実施例を示
す回路図、 第２図は第１図に示した電力増幅器の保護回路の動作特
性を示す図、 第３図は第１図に示した電力増幅器の保護回路における
クリッパ回路の実施例を示す回路図、 第４図及び第５図は電力増幅器の保護回路における従来
の方式を示す図である。 ４……クリッパ回路（出力制限手段） ６……定電流増幅器（電力増幅器） ７……定電圧増幅器（電力増幅器） 10……検出増幅器（電圧検出手段） 11……検出増幅器（電流検出手段） 12……割算器（演算手段） 13……掛算器（演算手段） 14……比較増幅器 61、62、71、72……MOS−FET（増幅素子） Vds……素子電圧（端子間電圧）
す回路図、 第２図は第１図に示した電力増幅器の保護回路の動作特
性を示す図、 第３図は第１図に示した電力増幅器の保護回路における
クリッパ回路の実施例を示す回路図、 第４図及び第５図は電力増幅器の保護回路における従来
の方式を示す図である。 ４……クリッパ回路（出力制限手段） ６……定電流増幅器（電力増幅器） ７……定電圧増幅器（電力増幅器） 10……検出増幅器（電圧検出手段） 11……検出増幅器（電流検出手段） 12……割算器（演算手段） 13……掛算器（演算手段） 14……比較増幅器 61、62、71、72……MOS−FET（増幅素子） Vds……素子電圧（端子間電圧）
フロントページの続き (72)発明者 阿部 文吾 神奈川県横浜市港北区綱島東６丁目３番20 号 株式会社エヌエフ回路設計ブロック横 浜工場内 (56)参考文献 特開 昭57−37912（ＪＰ，Ａ) 特開 昭57−109409（ＪＰ，Ａ) 特開 昭60−112303（ＪＰ，Ａ) 特開 昭57−129008（ＪＰ，Ａ) 実開 昭56−39715（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】定電流電力増幅器において、その出力段に
設置された増幅素子の端子間電圧を検出する電圧検出手
段と、 この電圧検出手段の出力信号を入力とし、その出力信号
を分母とする割算結果を表す出力を発生する演算手段
と、 前記定電流電力増幅器の前段に設置されて前記定電流電
力増幅器に対する入力信号を第１の入力、前記演算手段
の演算結果を第２の入力とし、第１の入力の振幅が第２
の入力の振幅より小さいときはその第１の入力をその振
幅で前記定電流電力増幅器に入力し、第１の入力の振幅
が第２の入力の振幅より大きいときはその第１の入力を
前記第２の入力の振幅に抑圧した後、前記定電流電力増
幅器に入力して前記定電流電力増幅器の出力を制限する
出力制限手段と、 を備えてなることを特徴とする電力増幅器の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191620A JPH06103806B2 (ja) | 1990-07-19 | 1990-07-19 | 電力増幅器の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191620A JPH06103806B2 (ja) | 1990-07-19 | 1990-07-19 | 電力増幅器の保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0479505A JPH0479505A (ja) | 1992-03-12 |
| JPH06103806B2 true JPH06103806B2 (ja) | 1994-12-14 |
Family
ID=16277669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2191620A Expired - Lifetime JPH06103806B2 (ja) | 1990-07-19 | 1990-07-19 | 電力増幅器の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103806B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP5091195B2 (ja) * | 2009-06-17 | 2012-12-05 | 日本電信電話株式会社 | 高周波電力増幅回路およびその設計方法 |
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|---|---|---|---|---|
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| JPS57109409A (en) * | 1980-12-26 | 1982-07-07 | Hitachi Ltd | Low frequency power amplifying circuit |
-
1990
- 1990-07-19 JP JP2191620A patent/JPH06103806B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0479505A (ja) | 1992-03-12 |
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