JPH06103863B2

JPH06103863B2 - デ−タ多重化制御装置

Info

Publication number: JPH06103863B2
Application number: JP14963087A
Authority: JP
Inventors: 秀典青柳
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-06-16
Filing date: 1987-06-16
Publication date: 1994-12-14
Anticipated expiration: 2009-12-14
Also published as: JPS63313931A

Description

【発明の詳細な説明】［産業上の利用分野］この発明はディジタルデータの多重化制御装置に関する
ものである。

［従来の技術］第９図は、例えばCCITT勧告G.704に示された伝送速度1.
544MBPS,24マルチフレーム構成のフレームフォーマット
を示す図であり、図において、（１）は１ビット／フレ
ームのＦビット、（２）は各々８ビット／フレームを割
り当て、64KBPSの容量を持つT_S1〜T_S24までの24チャン
ネルのデータチャネルである。第10図は、第９図に示し
た伝送フレームに9600BPS同期データが多重化される様
子を示す図で、（３）は9600BPS同期データ信号、
（４）は9600BPSの同期データ信号列（３）を６ビット
毎にまとめ、６ビット当りＦビット、Ｓビット各１ビッ
ト合計２ビットを付加してエンベロープを構成し、速度
を8/6倍の12.8KBPSとしたエンベロープ信号、（５）は
エンベローブ信号（４）を５チャンネル分エンベロープ
単位に多重化し、64KBPSの信号列として構成したデータ
信号列、（６）は64KBPSのデータ信号列（５）を1.544M
BPSのT_S（タイムスロット）に挿入して多重化を行った
伝送フレームである。また第11図は以上のようにデータ
を多重化する際の送信側における装置の構成を示す図で
あり、「新データ伝送システム」（第２刷）（産業図書
（株）版）P.186〜187に示された01 MUX及びDO MUXの送
信部を抜粋したものである。

図において、（７）は端末からインタフエースしたデー
タを多重化タイミングに合わせて出力するための速度変
換バッファ、（８）は速度変換バッファ（７）に蓄積さ
れた複数チャンネルのデータを多重化する多重化制御
部、（９）は64KBPSエンベロープ信号（４）中のＦ′ビ
ットによるマルチフレームパターンを多重化するための
マルチフレーム生成部、（10）は多重化データを一時的
に記憶し、回線クロックに同期させて送信するためのエ
ラスティックバッファ、（11）は伝送データ信号列中に
付加するフレーム同期パターンのＦビットを生成し、付
加するためのフレーム同期パタン生成部である。

次に動作について説明すると、伝送フレーム長は193ビ
ットであり、この伝送フレーム長は１ビットのＦビット
（１）とT_S1（２）〜T_S24（２）から成る各８ビットの
タイムスロットT_S24チャンネルに分割される。

伝送速度は1.544MBPSであるから、193ビット中の１ビッ
ト毎に割当てられた伝送容量は、となる。従ってＦビット（１）及び各T_S（２）の割当て
られる伝送容量は、Ｆビット ;8KBPS×１＝8KBPS 各T_S ;8KBPS×８＝64KBPS として付与され、各T_S（２）には64KBPSを基本伝送容量
としてデータが多重化される。また、Ｆビット（１）は
多重化伝送系内部で使用される情報で、伝送フレーム毎
の区切りを示すフレーム同期符号等に用いられ、端末か
らのデータ多重化に用いることはない。

各T_S（２）に対して9600BPS同期データ信号（３）が多
重化される様子を第10図及び11図より説明する。

回線クロックと同期した9600BPS同期データ信号（３）
の端末データは、回線クロックに同期した9600Hzクロッ
クによってサンプリングされて速度変換バッファ（７）
に取り込まれる。

この9600BPS同期データ信号（３）は速度変換バッファ
（７）から多重化制御部（８）に制御されつつバースト
的に読み出される。多重化制御部（８）は各速度変換バ
ッファ（３）に対して６ビット幅のゲート信号を出力
し、このゲート信号により読み出された６ビット毎のデ
ータの前後にはマルチフレーム生成部（９）にて生成さ
れた各ビットのＦ′ビット、Ｓ′ビット計２ビットが多
重化制御部（８）からのマルチフレーム多重化タイミン
グ信号に合わせて付加される。このＦ′ビット、Ｓ′ビ
ットで囲まれた各８ビットのデータ信号列は速度を8/6
倍に変換されて12.8KBPSのエンベロープ信号列（４）と
なる。このエンベロープ信号列（４）は連続したエンベ
ロープ列として後段の速度変換バッファ（７）に書き込
まれる。

然して、速度変換バッファ（７）に続く多重化制御部
（８）がエンベロープ信号（４）を５チャンネル分多重
化する多重化ゲート信号を順次出力し、これに同期させ
て12.8KBPSのエンベロープ信号（４）が５チャンネル多
重化され、64KBPSデータ信号列（５）とされて64KBPSの
伝送容量をもつ１つのT_S（２）へ多重化されてエラステ
ィックバッファ（10）に書き込まれる。一方エラスティ
ックバッファ（10）に入力された送信データは伝送路と
のタイミング整合を受けたのち、193ビットの伝送フレ
ーム毎の区切りとしてフレーム同期ビットであるＦビッ
ト（１）が付加されて伝送路へ送出される。なお、64KB
PSデータ信号列（５）中の各Ｆ′ビットはCCITT勧告X.5
0での20マルチフレームパターンとしてビットパターン
が割り付けられる。

他の速度の信号も前記と同様にして64KBPSを基本として
伝送フレーム中に多重化される。

なお、受信側では上記の如く多重化されて伝送されてく
るデータを、フレーム同期を取ることにより64KBPSのデ
ータ信号列（５）として、さらにはマルチフレーム同期
を取ることにより端末データ速度に一致した9600BPSデ
ータ（３）として多重分離が行なわれる。

次に速度変換バッファ（７）の構成例を第12図に基づい
て説明する。

書き込みゲート信号が書き込み制御部（7b）に入力され
ると、FIFO（First-In,First-Out）メモリ（7a）に対し
て書き込み信号が出力されて各チャンネルデータが所定
のビット数FIFOメモリ（7a）にとりこまりる。このとき
同時に蓄積量検出部（7b）がカウントアップ動作を行
い、FIFOメモリ（7a）に書き込まれたビット数をカウン
トする。蓄積量検出部（7b）にて一定数以上のデータが
FIFOメモリ（7a）に蓄積したと判定とれると多重化タイ
ミングに一致した多重化ゲート信号が読出し制御部（7
c）に供給され、これを受けた読出し制御部（7c）が読
出し信号をFIFOメモリ（7a）に出力することで多重化デ
ータが次段に出力される。

蓄積量検出部（7b）においては、FIFOメモリ（7a）のデ
ータ量が一定量以上蓄積されて初めて、読出し可信号が
出力するために、定量に満たない場合、前段の処理クロ
ックの長周期ジッタ等により出力側でのビットスリップ
が発生しにくくなるように処置される。

［発明が解決しようとする問題点］従来の多重化装置はデータ多重化フォーマットとの関係
により、以上のように構成されており、処理タイミング
の異なる２段の多重化処理が必要であり、バースト状に
多重化されたデータを平滑化する速度変換バッファを２
段縦続接続して回路規模を大きくせざるを得ず、また、
1200BPS×Ｎ系列のデータ速度を64KBPS系列に整合させ
るために、エンベロープを構成することから、タイムス
ロット（TS）内におけるデータビットが実際に占有する
場合の75％（6/8倍）以下になってしまい、多重化効率
が低下する問題点があった。

本発明は、上記問題点を解決するためになされたもの
で、多重化処理をより簡素化するとともに多重化効率の
向上を図ったデータ多重化制御装置を得ることを目的と
している。

［問題点を解決するための手段］この発明に係るデータ多重化装置は、多重化する速度と
整合を取りやすいビット長の伝送フレームフォーマット
を持つデータ列に対し、各伝送フレーム中に存在するマ
ルチフレーム同期ビットの生成と各データチャネルの多
重化処理を同一回路にて統一的に行い、このマルチフレ
ーム内を必要に応じて更に小マルチフレーム化し、小マ
ルチフレームの区切り時点でのスタッフビットの付加処
理を種々のデータ速度に対して統一的に行うようにした
ものである。

［作用］この発明は、多重化される各種データ速度に対する複数
の小マルチフレーム周期の最小公倍数タイミングによ
り、各速度のインターフェースクロックと小マルチフレ
ームの区切りの位相同期化が統一的に行われ、簡易な構
成の速度変化バッファにてスタッフビットの付加を行う
ことを可能とする。

［実施例］以下第１図ないし第８図に示す実施例に基づいて本発明
を説明する。尚、従来と同一又は相当部分には同一符号
を付して本発明の特徴を中心に説明する。第１図は320
ビット長から成る伝送フレームフォーマットを示す図で
あり、図中（12）は“1",“0"交番パターンをフレーム
毎に挿入する１ビットのフレーム同期ビットF_A，（13）
はヘッダ情報、（14）は制御データリンク、（15）はマ
ルチフレーム同期を取る１ビットのフレーム同期ビット
F_B，（16）はＮチャネル設けられた多重化チャネル中の
各チャネルのフレーム当りに設定されるタイムスロッ
ト、（17）は誤り訂正符号の検査語ECCである。然して
伝送フレーム中の１ビットに割り当てられた伝送容量は
Ｃ＝T_S/320［BPS］によって求められるT_Sは伝送速度［B
PS］を表している。これに従って64KBPS×Ｎ（Ｎ＝１〜
６）の伝送速度に対する１ビット／フレーム当たりの割
り当て容量を求めると第２図に示したようになる。同図
は64KBPS×Ｎ（Ｎ＝１〜６）とし、伝送フレーム長320
ビットの伝送フレーム周期と１ビット当たりの回線容量
の対応を示すもので、更に56KBPSの場合、伝送フレーム
長を320×7/8＝280ビットとして場合を示している。こ
こで56KBPSの伝送速度については、１ビット／フレーム
の割り当て容量を64KBPS×Ｎ系列と同様になるよう伝送
フレーム長を280ヒットとしている。これから１ビット
／フレーム当りの割り当て容量は200×Ｎ（Ｎ＝１〜
６）［BPS］となり、通常用いられる端末とのインター
フェース速度である1200,2400,4800,7200,9600,19.2K,4
8K［BPS］等の1200BPS系列や音声PCMに用いられる32K,6
4K［BPS］等のデータ速度と割り当て容量との関係は必
ずしも全てが整数比となるわけではないが、２フレーム
毎、３フレーム毎、５フレーム毎の単位で考えると整数
比となることが分る。

このときの関係は次式で表される。

ここでＹは端末インタフェース速度、ｎは１伝送フレー
ムに多重されるビット数、ｃは１ビット／フレーム当り
の割り当て伝送容量、ｍはスタッフビットを付加する場
合のマルチフレーム周期、ｒはマルチフレーム周期中に
多重化割り当てのあるビット数中の有効ビット数（ｎ×
ｍ−スタフビット数）を意味する。

然して、データの多重化は第３図に示した実施例装置に
よって達成される。同図において、（７）は各端末イン
タフェースデータを蓄積する速度変換バッファ、（８）
は端末からインタフエースしたデータを所定のビット数
ずつ多重化する多重化制御部、（10）は多重化送信デー
タを一時的に記憶するエラスティックバッファ、（11）
は伝送フレーム中のフレーム同期ビットF_A（12）を生
成、付加するフレーム同期パタン生成部、（18）は伝送
フレーム中のフレーム同期ビットF_Bパターンを生成する
マルチフレームパタン生成部、（19）はフレーム同期ビ
ットF_B（15）により確立したマルチフレームに相当する
マルチフレームパルス及びこのマルチフレーム内を更に
小マルチフレームに区切る信号を生成するマルチフレー
ムパルス生成部、（20）は伝送路からのジッタを含んだ
送信用クロックのジッタ成分を平滑化し、この送信用ク
ロックと一定の同期関係を持つインタフェース用基準ク
ロック及びフレーム同期信号を生成するクロック生成
部、（21）はインタフェース用基準クロックを分周して
各種速度のインタフエースクロックを生成する端末イン
タフエースクロック生成部、（22）は小マルチフレーム
の周期で端末インタフエースクロック生成部（21）を初
期化させる分周リセット回である。

然して、端末からインタフエースされた送信データは、
端末インタフエースクロック生成部（21）において生成
された各端末のインタフエースクロックにより速度変換
バッファ（７）に取込まれる。ここで送信用クロックは
回線クロックに同期させるためクロック生成部（20）に
おいて回線クロックとの一定の同期関係を持つインタフ
ェース用基準クロックが端末インタフエースクロック生
成部（21）において所定の分周が行なわれて1200Hz,240
0Hz等の端末インタフエースクロックに用いられる。次
に、速度変換バッファ（７）に取込まれた各端末インタ
フェースデータは多重化制御部（８）から受けた多重化
ゲート信号によりスタッフィング処理を受けて順次所定
のビット数分ずつ多重化される。多重化制御部（８）は
ヘッダ情報Ｈ（13）、制御データリンクＣ（14）、フレ
ーム周期ビットF_B（15）、データチャンネル用タイムス
ロットCH₁〜CH_N（16）等に対する多重化ゲート信号を出
力し、各データチャネルの多重化がバースト的に行なわ
れ、ヘッダ情報Ｈ（13）、制御データリンクＣ（14）、
フレーム同期ビットF_B（15）、タイムスロットCH₁〜CH_N
（16）の各データがエラスティックバッファ（10）に書
込まれる。一方エラスティックバッファ（10）に301ビ
ット単位に書込まれたデータはその先頭にフレーム同期
パターン生成部（11）において生成されたフレーム周期
ビットF_A（12）及び検査言語ECC（17）が付加されて回
線クロック（64KBPS×Ｎ）に同期して送信される。ま
た、小マルチフレームパルス生成部（19）はクロック生
成部（20）から出力されるフレーム同期信号に基づきこ
れを分周して、2,3,5等の小マルチフレームパルスを出
力する。この時マルチフレームパルス生成部（18）で
は、2,3,5マルチフレームの最小公倍数である30マルチ
フレームパターンを生成し、多重化制御部（８）からく
るフレーム同期ビットF_B（15）の多重化ゲート信号に合
わせて多重化する。次に上記実施例装置の各構成要素に
ついて以下に詳述する。第４図は速度変換バッファ
（７）の構成を示す図であり、同図において、（7e）は
２面で構成され、読出し／書込みを見かけ上同時に行う
ダブルメモリ、（7f）はダブルメモリ（7e）に対する書
込みアドレスを指定する書込みアドレスカウンタ、（7
g）はダブルメモリ（7e）に対する読出しアドレスを指
定する読出しアドレスカウンタ、（7h）はダブルメモリ
（7e）の読出し／書込みを切り換えるリード／ライトバ
ンクセレクト部、（7i）はダブルメモリ（7e）いずれか
一方の読出しデータを外部に出力するセレクタである。
然して端末インターフェースデータが速度変換バッファ
（７）に入力すると、このデータはメモリ♯１（7e）、
メモリ♯２（7e）に付与される。するとメモリ（7e），
（7e）は端末インタフェースクロックに同期して連続的
にデータを取込む。この時メモリ（7e）には書込みアド
レスカウンタ（7f）から所定の書込みアドレスが付与さ
れる。２面あるメモリ♯１（7e）、メモリ♯２（7e）の
いずれにデータが書込まれるかはリードツ／ライトバン
クセレクト部（7h）からの指示によって決まり、書込み
が指定されている方のメモリ（7e）に対してのみ書込み
アドレスと書込み信号が付与される。一方、リード／ラ
イトバンクセレクト部（7h）により読出しが指定されて
いる方のメモリ（7e）から読出しアドレスカウンタ（7
g）に多重化ゲート信号が入力されている期間中多重化
クロックに同期して所定のビット数分データの読出しが
行なわれる。読出しデータはメモリ♯１（7e）側とメモ
リ♯２（7e）側の２系統存在するので、リード／ライト
バンクセレクト部（7h）からの指示によってセレクタ
（7i）がいずれか一方のデータのみを後段に出力する。
またリード／ライトバンクレセレクト部（7h）は、回線
速度と端末インタフェース速度によって決まる小マルチ
フレーム周期のパルスにより書込みと読出しを相互に切
り換える。この速度交換バッファ（７）の動作を示した
ものが第５図で、同図は３伝送フレーム毎にスタッフビ
ットを付加する場合のスタッフィング動作を示してい
る。つまり、端末から端末インタフェースクロックによ
りインタフェースされたデータは３伝送フレーム毎に書
込みと読出しが切り換る速度変換バッファ（７）にＭビ
ット単位に書込まれる。速度変換バッファ（７）が書込
みから読出しに切り換った後、データは多重化ゲート信
号のタイミングでバースト状にｍビットずつ読出され、
この読出しの期間中に読出されたデータｍ×３ビットの
中には端末インタフェースデータ以外の不定データｎビ
ットも含まれている。このｎビットをスタッフィングビ
ットとして端末データとともに多重化を行う。スタッフ
ィングビットの不定データｎビットは受信側において同
様に構成された速度変換バッファ（７）より端末にデー
タを引き渡す際に端末インタフェースクロック数が３伝
送フレーム内にＭ＝ｍ×３−ｎ個のクロック数となるよ
うに選んでインタフェースすることによりスタッフビッ
トのデスタッフィングが行われる。このようにして送信
側でスタッフィング、受信側でデスタッフィングを確実
に行なうには、小マルチフレームパルス毎のダブルメモ
リ（7e）の切り換りタイミングと書込み、読出し用クロ
ックとの位相が揃っている必要がある。

次に速度変換バッファ（７）に端末インターフェースを
付与する端末インターフェースクロック生成部（21）及
び該端末インターフェースクロック生成部（21）を初期
化させる分周リセット回路（22）を第６図に基づいて詳
述する。同図中、（21a）は各種端末インターフェース
クロックを分周出力する独立に配置された分周カウン
タ、（22a）はR/Sフリップフロップ、（22b）はＤ型フ
リップフロップである。然して速度変換バッファ（７）
における書き込み、読み出し用クロックの位相の同期を
とる複数の分周カウンタ（21a）は、それぞれ一定の分
周比でインターフェース基準クロックを分周し、所定の
端末インターフェースクロックを出力する。また、小マ
ルチフレームパルスはRSフリップフロップ（22a）をセ
ットし、リセット要求信号を作る。このリセット要求信
号はインターフェース用基準クロックによってサンプリ
ングされてインターフェース用基準クロックと同期した
リセット信号となる。このリセット信号により、複数の
分周カウンタ（21a）が初期パターンにロードされ直し
て再度分周を始める。リセット信号は後段のＤ形フリッ
プフロップ（22b）にて再度サンプリングされ、RSフリ
ップフロップ（22a）をリセットすることでリセット要
求信号を解除する。尚、インターフェース用基準クロッ
クは、例えば5.76MHzという値を用いるので小マルチフ
レームパルスのタイミングと端末インターフェースクロ
ックの位相がずれたとしても170nsec（1/5.76MHz）程度
が最大であり、これは端末インターフェースクロックが
64KHzであったとしてもたかだか１％程度のジッタにし
かならず、実用上問題にならない。

速度変換バッファ（７）は更に第７図に示した多重化制
御部（８）からの多重化ゲート信号を受けて多重化され
る。この多重化制御部（８）を同図に基づいて説明する
と、（8a）は多重化を行うタイムスロット番号をカウン
トするスロット番号カウンタ、（8b）はタイムスロット
毎の多重ビット長を供給する多重ビット長記録部、（8
c）はタイムスロット毎の多重ビット長を計数する多重
ビット長カウンタ、（8d）は所定のビット長分の多重化
が終了したかどうかを検出する比較器、（8e）はＮ本の
多重中スロット番号信号に基づいてＭ本の多重ゲート信
号を順次出力するデコーダ、（8f）は多重ゲート信号の
出力制御を行うゲートである。然して、伝送フレームの
区切りを示すフレーム同期信号によりリセットされたス
ロット番号カウンタ（8a）は多重中のタイムスロット番
号を示すＮ本の信号をスロット番号“0"として出力す
る。同時に、このフレーム同期信号によって多重ビット
長カウンタ（8c）もリセットされ、カウント値として
“0"を出力することでスロット番号０での多重は未だ実
行されていないことを示す状態となる。多重ビット長記
録部（8b）ではスロット番号カウンタ（8a）から出力さ
れるＮ本のスロット番号信号に対して当該タイムスロッ
トにおける多重化ビット長がいくらであるかを比較器
（8d）に出力する。多重処理が開始されて多重ビット長
カウンタ（8c）がカウントを始めると、多重ビット長記
録部（8d）からの出力と多重ビット長カウンタ（8c）か
らの出力を受けた比較器（8d）は双方が一致するまで両
信号を監視する。多重処理が続行して比較器（8d）はへ
の両入力信号が一致すると、比較器（8d）は一致信号出
力を多重ビット長カウンタ（8c）とスロット番号カウン
タ（8a）へ引き渡し、当該タイムスロットに対する多重
が終了したことを通知する。この比較器（8d）からの一
致信号出力は多重ビット長カウンタ（8c）をリセットす
るとともにスロット番号カウンタ（8a）を１だけカウン
トアップさせ、次のタイムスロットに対する多重処理を
起動する。この動作を順次行うことによりスロット番号
カウンタ（8a）からの多重中スロット番号信号Ｎ本はそ
れぞれ所定のビット長に対応した時間だけ各パタンを保
持する。一方、Ｎ→Ｍデコーダ（8e）ではＮ本の入力信
号パタンに対応して、Ｍ本ある出力信号の内１本のみを
有効とするように動作する。このＮ本の入力信号はスロ
ット番号カウンタ（8a）からの多重中スロット番号信号
であるため、Ｎ→Ｍデコーダ（8e）からの出力信号はそ
のまま多重ゲート信号として使用可能となる。しかし、
自局の送信伝送フレーム同期が確立していない状態では
多重処理は元来無意味であるため、Ｎ→Ｍデコーダ（8
e）はフレーム同期確立信号が入力されるまではＭ本の
出力信号をすべて無効とするように動作する。一度フレ
ーム同期確立信号が入力されるとＭ本の出力信号は順次
有効となって外部へ引き渡されるが対局との同期が確立
するまではフレーム同期ビットF_B多重ゲート信号以外を
動作させないようゲート（8f）が閉じる。このようにし
て一連の動作により各部への多重ゲート信号が所定のビ
ット長分ずつ順次出力される。

また、マルチフレームパターン生成部（18）及びマルチ
フレームパルス生成部（19）は第８図に示した如く構成
されている。同図において、（18a）はフレーム同期信
号を分周する30分周カウンタ、（19a）は５分周カウン
タ、（19b）は３分周カウンタ、（19c）は２分周カウン
タ、（19d）は回線速度と多重化端末データ速度との組
合せに基づいて分周リセット回路（22）用小マルチフレ
ームパルスを出力するセレクタ、（18b）は30マルチフ
レームパタンを出力するマルチフレームパターン記憶
部、（18c）はＤ形フリツプフロップ、（18d）はフレー
ム同期信号を3CLK分遅延させるディレイ、（18e）はF_B
ビット（15）の多重化タイミングに合わせて開くゲート
である。然して、分周リセット信号によりリセットされ
た５分周カウンタ（19a）、３分周カウンタ（19b）、２
分周カウンタ（19c）はそれぞれフレーム同期信号を5/3
/2分周する。これら各分周カウンターの出力はフレーム
同期信号との積（AND処理）がとられてフレーム同期信
号と同じ時間幅の信号として形成され、それぞれ5/3/2
マルチフレームパルスとなって各部に出力される。

一方、セレクタ（19d）にてそのときの回線速度、多重
化フォーマットに対応した5/3/2マルチフレームパルス
及びフレーム同期信号（１マルチフレームパルスに相
当）のうち実際に使用されるものの最小公倍数になる小
マルチフレームパルスを選択し、分周リセット回路用小
マルチフレームパルスとして出力する。

また、分周リセット信号によリセットされた30分周カウ
ンタ（18a）はフレーム同期信号をカウントしそのカウ
ンタの出力はマルチフレームパターン記憶部（18b）に
入力されマルチフレームパタン記憶部（18b）は入力さ
れたカウンタ値に対応するマルチフレームパターンを出
力する。出力されたマルチフレームパターンはフレーム
同期信号をディレイ（18b）により３クロック遅らせた
パルスによりラッチされてゲート（18e）を通る。この
ゲート（18e）はF_Bビットの多重化ゲート信号により開
けられ、F_Bの多重化タイミングに合わせてフレーム同期
ビットF_B（15）パターンが多重化されることになる。

尚、上記実施例ではビットスタッフィングを行なう際に
速度変換バッファ（７）に書込まれた端末インターフェ
ースデータよりもスタッフィングビット数分だけ余分な
データを読出して多重化する方法をとったが、多重化す
る際に必要なスタッフィングビットを生成する部分を設
けて、これを多重化データに付加する構成としてもよ
く、また、分周リセット回路（22）は１つのRSフリップ
フロップ（22a）と２つのＤ形フリップフロップ（22b）
により、インターフェース用基準クロックに同期したリ
セット信号を作るようにしたが、インターフェース用基
準クロックの周期より充分長い（例えば５倍）幅の小マ
ルチフレームパルスを生成することでＤ形フリップフロ
ップ２個とAND回路による微分器を構成してもよい。

［発明の効果］以上、この発明によれば、速度変換処理と多重化処理を
各々１段で済むように構成したので、回路規模を小さく
することができ、それに伴ない保守、調整が容易に行な
えるとともに、数マルチフレーム単位で必要に応じてビ
ットスタッフ処理を行うことができるため殆どのデータ
速度100％の多重化効率を達成することができ、特定の
データ速度と回線速度との組合わせでしか多重化効率が
低下しないという効果がある。

【図面の簡単な説明】

第１図はこの発明に係るデータ多重化制御装置が取扱う
データ多重化フォーマットの一実施例を示す伝送フレー
ム構成図、第２図は第１図に示す伝送フレーム構成にお
ける伝送速度と１ビット／フレームの伝送容量等を示し
た図、第３図はこの発明のデータ多重化制御装置の一実
施例装置を示す内部構成図、第４図は速度変換バッファ
の構成図、第５図は速度変換バッファの動作タイミング
図、第６図は端末インターフェース用クロック生成部と
分周リセット回路を示す構成図、第７図は多重化制御部
を示す構成図、第８図は小マルチフレームパルス生成部
及びマルチフレームパターン生成部を示す構成図、第９
図は従来のデータ多重化制御装置が取ってきた伝送フレ
ーム構成を示す図、第10図は従来の多重化処理例を示す
フレーム構成図、第11図は従来のデータ多重化制御装置
の内部を示す構成図、第12図は従来の速度変換バッファ
の構成図である。図において、（７）は速度変換バッファ、（９）はマル
チフレーム生成部、（7a）はFIFOメモリ、（7b）は書込
み制御部、（7c）は読出し制御部、（18）はマルチフレ
ームパターン生成部、（19）はマルチフレームパルス生
成部、（21）は端末インターフエースクロック生成部で
ある。尚、各図中、同一符号は同一又は相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】64KBPS×Ｎ（Ｎは１以上の整数）の伝送速
度を持つ回線における固定長伝送フレームくり返しが整数となるようなＰビットの固定長伝送フレームを持
つ多重化データフレームの多重化制御回路に対し、Ｐビ
ットの固定長伝送フレームＫフレーム毎のマルチフレー
ム生成部と、このマルチフレーム生成部から出力される
Ｋマルチフレーム信号及びＫフレーム内をさらに小さく
区切る小マルチフレームパルスを生成するフレームパル
ス生成部と、この小マルチフレームパルスによって交互
に切りかわる端末インタフェースデータ入力用ダブルバ
ッファを持つデータ多重化制御装置。
【請求項２】前記小マルチフレームパルスにより小マル
チフレームの区切りと端末インタフェース用クロックと
を位相同期化する端末インタフエース用クロック信号生
成部を持つ特許請求範囲第１項記載のデータ多重化制御
装置。
【請求項３】伝送フレーム中のマルチフレーム同期ビッ
ト生成とデータの多重化を、一回の多重化処理にて統一
的に処理する特許請求範囲第１項記載のデータ多重化制
御装置。
【請求項４】請求範囲第１項の固定長伝送フレーム長Ｐ
の値を320ビット×Ｍ（Ｍは１以上の整数）とした特許
請求範囲第１項記載のデータ多重化制御装置。