JPH04261239A - デジタルｔｄｍデータストリームをポインタ処理する方法およびシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データのデジタル伝送
に関し、詳細には、同期式デジタル階層（以下ＳＤＨと
称す）により伝送されるデータのデジタル伝送に関する
。

【０００２】

【従来の技術】１９６０年代および１９７０年代の初期
に２４チャンネルおよび３０チャンネルのＰＣＭシステ
ムが導入された直後に、４つのかかるシステムの直列ビ
ットストリームを１ビットストリームに組み合わせてる
のに時分割多重化を用いて伝送をより経済的にしていた
。これは、２次のデジタル多重化として知られることと
なった。その後の開発により、順次多くのデータストリ
ームが組み合わされるにつれて３次、４次および５次の
マルチプレクサが開発された。これらのマルチプレクサ
は、階層的に使用され、経済的な伝送が可能な最高のビ
ットレートとなるよう通話、データまたは他のトラフィ
ックを組立てていた。

【０００３】階層内各レベルでは、マルチプレクサ／デ
ィマルチプレクサ（以下ＭＵＸと称す）により数個のビ
ットストリーム（支流として知られる）が組み合わされ
たり、分離されたりする。階層内でのステップは、ＭＵ
Ｘのコストと伝送コストの経済的バランスおよびトラフ
ィックプラニングをフレキシブルにできるよう選択され
ていた。

【０００４】１９８０年代の中頃以来、ステップ数が多
く、本質的に同期的なネットワークに基づく新しいＭＵ
Ｘ階層を定義しようとする動きがあった。光ファイバの
バンド幅特性は、鋼線ケーブルと高周波信号を使用した
場合に比較して、伝送コストとＭＵＸのコストのバラス
を大きく変えてしまい、ステップサイズを大きくするこ
とにより、全体のコストを小さくすることができた。更
に、同期作動は、より簡単な多重化によりビットレート
を極めて大きくし、かつ新しいスイッチングサービスと
共にスイッチングコストをより低くできることが期待さ
れている。

【０００５】しかしながら、ＳＨＤは、厳密に同期的で
ない環境内で作動させなければならない。真に同期式の
ネットワークは、すべて接続された当事者が同一クロッ
クを使用していることが前提となっている。実際には、
各区域の作動オーソリティーが、自己のクロックの安全
性を管理することが必要であるので、安定度が高いが若
干のドリフトが存在し得る数個のマスタークロックが生
じることになる。従って、マルチプレクサへのすべての
入力信号が真に同期するのではない。従って、通常多重
化されたデータストリームから成るデータストリームは
、ネットワークのノードすなわちスイッチに達したとき
に、自己のライン周波数を有する入信データストリーム
のレートを受信ノードのレートに合わせるようジャステ
ィフィケーションが必要である。

【０００６】もう一つの問題は、伝送路の伝播遅延時間
がわずかに変化するため、公称上同期式のネットワーク
ではマルチプレクサへの入力にドリフトが生じ得ること
である。これらの変化は例えば、ケーブル温度の変化、
および静止衛星の日差移動により生じ得る。

【０００７】従って、マルチプレクサは、近時間的であ
る支流入力信号を受け入れなければならない。またマル
チプレクサは、これらの入力信号にビットインターリー
ブを実施するだけでなく、ディマルチプレクサで元の支
流信号の再構成を行うことができるようにしなければな
らない。従って、支流がインターリーブされる前に、こ
れらは真に同期させなければならない。この動作は、ジ
ャスティフィケイションにより実施される。ジャスティ
フィケイションとは、支流のソース周波数をトラフィッ
クすなわちキャリア周波数に同期させるプロセスを意味
し、支流入力信号から生じ、ソースクロックとして知ら
れるクロックを用いて別個の先入れ先出し（ＦＩＦＯ）
バッファメモリに支流ごとの入力データを先ず書込む。 次のデータは、キャリアクロックとして知られる共通の
読み出しクロックによりすべてのメモリから並行に読み
出される。メモリのオーバフローを防止するため、読み
出し、すなわちキャリアクロックを最高の予想入力クロ
ックよりも高速でアレンジする。メモリが空になるのを
防止するため、個々の支流ごとに読み出しクロックから
一つのパルスを時々除き、メモリからデータビットが読
み出されないようにする。この代わりに、伝送路の受信
端側でマルチプレクサにより除かれることになるダミー
ビットを送る。この操作は、ポジティーブジャスティフ
ィケイションとして知られている。ネガティーブジャス
ティフィケーションは、ポジティーブジャスティフィケ
イションの逆であり、エラスチックメモリへの読み出し
クロックが常にメモリのオーバフローを防止するのに充
分高速でないときに用いられる方法である。メモリから
時々エキストラデータビットを除き、スペアタイムスロ
ット中に送る。ポジティーブおよびネガティーブジャス
ティフィケーションのいずれも同一のマルチプレクサで
使用でき、これらを組み合わせたプロセスは、ポジティ
ーブ／ゼロ／ネガティーブジャスティフィケーションと
称される。ジャスティフィケーションは、シングルビッ
トの挿入または除去に限定する必要はない。マルチビッ
トステップでも実施できる。ＳＤＨは、バイト（８ビッ
ト）に基づくので、ジャスティフィケイションは、８ビ
ットのステップで実施される。

【０００８】ポジティーブ／ゼロ／ネガティーブジャス
ティフィケイションは、ＳＤＨに対して提案されたジャ
スティフィケイションプロセスである。ＳＤＨでは、ネ
ットワークがある期間中同期式または同期式にみえると
き、あるかなりの期間中ジャスティフィケーションは生
じない。１日より長い数字と同じように１秒よりも長い
数字が可能である。このジャスティフィケイションは、
データポインタと称されるものにより制御され、この目
的のためのデータポインタの利用は、ポインタ処理と称
される。ジャスティフィケーションが生じると、８ビッ
トより大きいかまたは８ビットより小さいビットを特定
期間に送られる。この効果は、ポジティーブまたはネガ
ティーブジャスティフィケイションを有していた最後の
２０８４Ｋｂｉｔ／ｓの支流出力が発生すると、ほぼ４
マイクロ秒の位相ジャンプが生じる。しかしながら、ジ
ッターまたはドリフトに関する国際電信電話諮問委員会
（ＣＣＩＴＴ）勧告第３章第１表に記載の仕様は越えら
れる１．５ビット（７３２ｎｓ）の位相シフトの低周波
数限界を規定している。従って、ＳＤＨネットワークの
ユーザは、ドリフトとしてジャスティフィケイションに
より導入された位相シフトを処理することになる。かか
るドリフトは、ＣＣＩＴＴ勧告によれば平滑化できるが
、最小時間は、サイン状の過度現象を伴う５０秒の大き
さである。

【０００９】しかしながら、ドリフト条件を計算するに
は、端末から端末までのトラフィックリンク上に最大数
８ビットの位相ビットを考慮するには不充分である。ネ
ットワークのクロック基準からのリンク上のドリフトも
加えなければならない。これらのリンクをＳＤＨにより
搬送する場合、位相ステップ数の３倍が生じる。これは
、各端でのノードは、クロック基準リンク上の位相ステ
ップのためクロック移動させているので、トラフィック
リンク上により多くの位相ステップを挿入できる。これ
により、１８マイクロ秒よりも長いドリフトが生じ得る
が、このことは送信データ中にスリップがスタートし、
データロスと伝送劣化が生じることを意味する。

【００１０】キャリア周波数に第１極性のレギュラージ
ャスティフィケイションを強行し、次にソース周波数と
キャリア周波数との間に相対的ドリフトがなければ前記
レギュラージャスティフィケイションと同じレートで逆
極性のジャスティフィケイションを発生し、ソース周波
数とキャリア周波数との間にドリフトがあれば、これに
応答して逆極性の前記ジャスティフィケイションの発生
レートを増減するというこの問題を解決する方法もこれ
までに提案されている。

【００１１】しかしながら、リジャスティフィケイショ
ンの問題に対する別の解決案が好ましい。この解決法は
、リジャスティフィケイション中に従うアルゴリズムの
性質に集中したものである。

【００１２】従って、本発明は、ノードでバッファメモ
リに入力データストリームを格納し、この入力データス
トリームのライン基準信号を用いてバッファメモリ内の
フレームの基準ワードのロケーションを表示するデータ
ポインタをフレームごとにデータストリームから抽出す
ることから成り、特定のライン周波数を有し、各々基準
ワードを有するフレームから成る、伝送中のデータスト
リームをジャスティファイするよう同期式ＳＤＨ伝送ネ
ットワークのノードでデジタルＴＤＭデータストリーム
をポインタ処理するための方法であって、ライン基準信
号および周波数がこのライン基準信号の倍数であるライ
ンクロックを用いて入力データストリームからタイミン
グポインタを抽出し、ノード基準信号およびノードクロ
ックを用いて抽出したタイミングポインタを基準値に変
換し、この基準値を用いてノードタイミングポインタを
発生し、このノードタイミングポインタを読み出しアド
レスおよびデータポインタと比較し、バッファメモリか
ら読み出したデータストリームを上記比較結果に従って
ジャスティファイすることを特徴とするポインタ処理方
法を提供する。

【００１３】本発明は、上記方法を実施する装置をも提
供する。従って、データポインタ値を変えることなく生
じるタイミングポインタ値の変化と同じようにタイミン
グポインタ値を変えることなくデータポインタ値が変わ
り得る。本発明の理解をより容易とするため、添附図面
を参照して例により本発明の実施態様について説明する
。

【００１４】

【実施例】最も知られているヨーロッパ同期式ＭＵＸは
、３０本のスピーチチャンネルを２Ｍｂｉｔ／ｓでＰＣ
Ｍ（パルスコード変調）に組立てるのに使用されるもの
である。このフレーム構造は、ＣＣＩＴＴ勧告Ｇ７０４
により定められている。チャンネルのすべてがコード化
処理のために同じ２Ｍｂｉｔ／ｓのクロックを用いてい
る。このシステムのかぎとなる特徴は、互いに同期する
基本モジュールである。各基本モジュールは、伝送支持
サービスを後で附加するためおよびマルチプレクサオー
バヘッドを附加するためフレームストラクチュア内残さ
れたスペースを有する。これらのモジュールは、１２５
マイクロ秒の時間に基づいている。これにより、適当な
フレームメモリが追加されれば、６４Ｋｂｉｔ／ｓまで
のクロス接続が可能となっている。

【００１５】本明細書の導入部で述べたように、ＳＤＨ
では、マルチプレクサへの入力信号のドリフトのために
種々の問題が生じる。マルチプレクサとスイッチの長い
チェインでは、措置を取らないと全遅延時間が許容でき
ないものとなりやすい。デジタルスイッチの作動では蓄
積と遅延は固有のものであるが、ＭＵＸが入力信号のド
リフトの方向および程度の詳細を伝送できる能力を有し
ていることを条件に同期式ＭＵＸ内での蓄積と遅延を最
小にできる。これを実施するため提案されている方法は
、ペイロードポインタシステムである。このシステムで
は、「ポインタ」バイトがマルチプレクサのフレームの
開始点に関連している。これらポインタバイトは、基準
ワード（フレーム内のフレーム整合ワードまたはトラフ
ィックブロックの開始点）がフレーム内のどこにあるか
を示し、ポインタはトラフィックのドリフトに関連する
クロックと共に値を変える。

【００１６】添附図面中の第１図を参照すると、本図は
代表的ＭＵＸの一部を示す。入力データライン１，１ａ
，…１ｎで示され、これらラインはそれぞれＳＤＨライ
ンターミネータ２，２ａ，…２ｎでそれぞれ終端してい
る。これらに対応して出力データライン３，３ａ，…３
ｎがあり、ターミネータ２…２ｎの各々は、三重スイッ
チコア４，４ａ，４ｂに接続されている。先の記述から
明らかなように、入力ラインの各々はそのライン基準に
より決定されるレート（スイッチのレートとは異なって
よい）を有するが、ライン基準とスイッチ基準信号は同
一であることが理想的である。第１図は、ＳＤＨ伝送ネ
ットワーク内のノードの一例にすぎないと解すべきで、
一般的な条件では各入力データストリームはライン基準
信号を有し、ノードはノード基準信号を有する。

【００１７】第１図のうちのＡ部分は、ＳＤＨラインタ
ーミネータ２ｎの拡大図であり、他のターミネータもこ
れに同一であると解すべきである。入力ライン１ｎおよ
び出力ライン３ｎは、光インターフェース５により終端
され、入力ラインはスイッチコア４ａ，４ｂおよび４ｃ
の３つの同一部分に接続された三重化／不一致チェッカ
７に接続されたリジャスティファイア回路６によりリジ
ャスティファイされる。このラインターミネータは、プ
ロセッサ（図示せず）により制御される制御回路８も含
む。後述するリジャスティファイア回路６の詳部を別に
すれば、この装置配列自体は完全に従来のものである。

【００１８】次に添附図面のうちの第２図を参照すると
、本図は既知のペイロードすなわちデータポインタと本
発明の要旨である附加ポインタとの間の関係を示す。 この附加ポインタにはタイミングポインタなる名称が与
えられている。第２図はライン基準信号を示す。これは
８ＫＨｚの基準信号であり、１５５．５２ＭＨｚのライ
ンクロックと１９．４４ＭＨｚのラインバイトクロック
を発生するよう乗算される。これは一つのフレームのう
ちの９列のうちの最初の列のうちの２７０のうちの最初
のバイトがラインインターフェースに達したとき生じる
ものと考えることができる。リジャスティファイアによ
りラインからＳＴＭ−１が受信されると、ＶＣ４データ
ポインタはＳＯＨ（セクションオーバーヘッド）から抽
出し、有効化できる。データポインタは、第２図では値
（ｒ）であり、この値からフレーム内の基準ワードの位
置を計算できる。

【００１９】有効にされたデータポインタが一旦抽出さ
れて、ＶＣ４ワードがバッファに書き込まれなが受信さ
れることにポインタの値ｒをディクリメントできる。各
ワードを書き込むアドレスは、ポインタのディクリメン
トされた値から決定される。ライン基準信号は、連続す
る８ＫＨｚの基準マーカーの間の時間により定められる
。現在のＳＤＨ規格により定められるデータポインタは
ＶＣ４ペイロードに対し、７８３個の可能な値を有する
。従って、ｒの値に対し、第２図に示すようなデータラ
イン基準信号は、ライン基準信号より１２５／７８３マ
イクロ秒にｒ回生じる。データライン基準信号は、基準
ワードがラインからリジャスティファイヤにより受信さ
れる回数にほぼ等しい回数だけ生じる。この基準ワード
は、データポインタが関係したＶＣ４の最初のワード、
時々はバイトとなる。従って、バッファのロケーション
ゼロに常に基準ワードを書き込みできる。

【００２０】これはデータポインタの機能にすぎない。 バッファからの抽出は、相補的プロセスに従う。バッフ
ァのアドレス指定してＶＣ４ペイロードのためのワード
を抽出するのに読み出しバッファアドレスカウンタ（７
８３のフルレンジ）を使用する。各ワードが抽出される
につれて、カウンタがディクリメントされる。

【００２１】第２図に示すスイッチ基準信号時にカウン
タが読み出され、この値（Ｒ）がデータポインタとして
使用される。すなわち、この値は出力ペイロード中の基
準ワードのロケーションを示す。スイッチ基準信号はス
イッチ内でライン基準信号に等価的であり、本発明に係
るスイッチ基準信号とライン信号との間の生じ得る位相
ドリフトを取り扱う。スイッチ基準信号は８ＫＨｚの基
準信号であり、１５５．５２ＭＨｚのスイッチ出力クロ
ックおよびより利用性のある１９．４４ＭＨｚのスイッ
チバイトクロックを生じるよう乗算される。このスイッ
チ基準信号は、再生したＳＨＤストリームのうちの最初
の列（９列のうちの一つ）の（２７０個のうちの）最初
のバイトがリジャスティファイヤインターフェースを離
れるとき生じるものと考えることができる。読み出しバ
ッファアドレスカウンタがゼロのとき、バッファから基
準ワードが読み出される。これにより、書き込みデータ
ポインタと読み出しデータポインタとが同期されること
が保証される。基準ワードは、ＳＤＨフォーマットの２
４３０バイトのうちの３つのバイトにより送られる。

【００２２】読み出しバッファアドレスカウンタがほぼ
ゼロに達する時間に対応するデータスイッチ基準信号が
生じる。データスイッチ基準信号は、８ＫＨｚの基準信
号であり、この信号は基準バイトがリジャスティファイ
ヤをほぼ離間する時間に生じる。現在のＳＤＨ規格によ
り定められるポインタは、ＶＣ４ペイロードに対し７８
３個の生じ得る値を有する。このデータポインタの値が
Ｒであれば、データライン基準信号はスイッチ基準信号
のＲ×１２５／７８５マイクロ秒の後に生じる。

【００２３】本発明によれば、リジャスティフィケイシ
ョン法は更に別のポインタも用いる。このポインタは、
タイミングポインタと称される。このタイミングライン
基準信号は８ＫＨｚの基準信号であり、基準バイトがラ
インからリジャスティファイヤによりほぼ受信される時
間に生じる。

【００２４】タイミングポインタは、ＡＵ４，ＡＵ３お
よびＴＵ３に対しＨ３バイトで送られるように意図され
ている。タイミングポインタは、ＴＵ２，ＴＵ１２およ
びＴＵ１１に対してはＶ３バイトで送られ、タイミング
ポインタは１３ビットで送られる。従って、一つのポイ
ンタを送るのに２バイトが必要となる。

【００２５】Ｈ３フィールドはＡＵ４に対し２４ビット
を有するが、他のすへてのペイロードコンフィギュレー
ションは８ビットしか有していないＨ３およびＶ３フィ
ールドを利用する。従って、一つの完全なタイミングポ
インタを送るには、２つの連続するＨ３またはＶ３バイ
トが必要である。

【００２６】当然ながら、ジャスティフィケイション中
はＨ３およびＶ３バイトが使用されるが、ピークジャス
ティフィケイションレート時でも、ジャスティフィケイ
ションには２５％のＶ３バイトしか使用できない。共通
フォーマットの維持するため、ＡＵ４に対するＨ３フィ
ールドのコラム７内の８ビットしか使用されない。Ｈ３
またはＶ３バイトのうちの最高位のビットは、残りのビ
ットがタイミングポインタのうちの下位の７ビットを構
成するのかまたは上位の６ビットを構成するかを示すイ
ンジケータとなる。

【００２７】現在のＳＤＨ規格により定められていない
タイミングポインタは、ＶＣ４ペイロードに対し、６４
８０個の可能な値を有する。このタイミングポンタの値
がｇであれば、タイミング基準信号は、タイミングライ
ン基準信号の（ｇ×１２５／６４８０）マイクロ秒の後
に生じる。タイミングポインタはデータポインタと同じ
ようにＳＯＨから抽出され、有効化された現在のディス
クリプション中の値により定義される。

【００２８】有効とされたタイミングポインタが一旦抽
出されると、ポインタの値（ｇ）はゼロに達するまで１
９．２９ｎｓごとにディクリメントできる。このディク
リメントの開始点は、ライン基準信号に対応する。ディ
クリメントがゼロに達する時間は、タイミングライン基
準信号に対応する。ゼロ状態に達するとすぐにタイミン
グライン基準信号に「状態変化」が強制される。この「
状態変化」は５１．８４ＫＨｚのスイッチクロックによ
りサンプリングされるので、１９．２９ｎｓまでのサン
プリングエラーが生じ得る。この「状態変化」は、スイ
ッチ基準信号時にゼロからのカウントを開始するカウン
タの値（ｇ′）を凍結するのに使用される。これにより
、スイッチ基準信号に関連するタイミングライン基準信
号が生じる。

【００２９】リジャスティファイヤの目的は、位相ひず
みを最小にすることになければならないので、タイミン
グライン基準信号とタイミングスイッチ基準信号との間
の遅延を一定にすることが目的でなければならない。こ
の遅延は、このＳＯＨフォーマットジッターの作用をカ
バーするのに充分な大きさでなければならない。従って
、タイミングライン基準信号よりも遅い１９．２９ｎｓ
の定数（ｃ）を有するタイミングスイッチ基準信号を発
生できる。このタイミングスイッチポインタ（Ｇ）は、
カウンタ上の凍結された値（ｇ′）にｃを加えることに
より発生される。従って、タイミングスイッチ基準信号
は、サンプリングエラーにより生じた最大＋１９．２９
ｎｓの位相ひずみを有してタイミングライン基準信号か
ら生じたものである。次にこの再生されたタイミングス
イッチポインタは出力されるＶＣ４Ｈ３バイトに連続し
て再挿入することができる。

【００３０】第３図は、代表的なタイミングポインタフ
ォーマットを示す。次に第４図を参照する。この図は先
に述べかつ第１図のジャスティファイヤ回路６に対応す
るデータポインタおよびタイミングポインタを利用する
実施態様を示すブロック図である。

【００３１】本図では、入力データストリームはライン
基準信号１１および５１．８４ＭＨｚクロック１２に沿
って番号１０で示されている。この入力データストリー
ムは、データバッファ１３に書き込まれ、一方データポ
インタはライン基準信号１１およびラインクロック１２
の制御によりデータポインタ抽出回路１４内で抽出され
る。このタイミングポインタは、タイミング基準信号発
生器１５に供給されるが、ここにはライン基準信号１１
およびラインクロック１２も供給されている。タイミン
グ基準信号発生器１５の出力は、５１．８５ＭＨｚのス
イッチクロック１７に接続されたタイミング転送回路１
６に供給される。

【００３２】タイミング転送回路１６からの出力端は、
タイミングポインタ発生器１８に接続され、このタイミ
ングポインタ発生器１８には８ＫＨｚスイッチ基準信号
１７および５１．８４ＭＨｚスイッチクロック１９が供
給されている。スイッチクロック１７およびスイッチ基
準信号１９の双方は、読み出しアドレスおよびデータポ
インタ発生器２０に供給され、この発生器２０はデータ
バッファ１３に読み出しアドレスを与え、出力データス
トリーム２１を発生する。読み出しデータポインタとス
イッチタイミングポインタはコンパレータおよびジャス
ティフィケイション制御回路２２により比較され、これ
ら２つのポインタの間の差異は読み出しアドレスおよび
データポインタ発生器２０に表示され、発生器２０はジ
ャスティフィケイションによりスイッチデータポインタ
を補正する。

【００３３】タイミングスイッチポインタを等価的デー
タスイッチポインタに数学的に変換し、この等価的ポイ
ンタをデータバッファ１３からのデータバイトの読み出
しに使用する実際のデータスイッチポインタとを比較す
ると、実際のデータスイッチポインタが正しい値である
か否かを判別できる。この実際のデータスイッチポイン
タは、適当なポジティーブまたはネガティーブジャステ
ィフィケイションシーケンスを実行するかまたはパワー
オン時のエラーが大きいときには新ポインタ表示シーケ
ンスを実行することにより調節できる。これらシーケン
スは、ＳＤＨ勧告によりすでに定められている。

【００３４】タイミングポインタは、ペイロードの位相
基準を表示しているだけであるので、ポインタフィール
ドのネガティーブジャスティフィケイションすなわち変
造のため時々喪失するタイミングポインタはクリティカ
ルでない。一時期に通常１回（または２回）のインクリ
メント（またはディクリメント）しか可能としない機構
により、簡単なフィルタリング法を用いて変造された受
信タイミングポインタを無視することができるようにな
っている。

【００３５】内部作動、イニシアライゼイションおよび
回復のため、ポインタ値へ大きく変化することが可能で
ある。３回連続して新しい値が受信され、３つの値が適
当なインクリメントおよびディクリメント条件に合致し
ていると、新しい値が認められる。

【００３６】タイミングポインタの使用により、ポイン
タ処理ノードで誘導された位相ひずみは１９．２９ナノ
秒まで限定できる。タイミングポインタを有していない
装置と内部作動するとき、ポインタ処理は大きな位相ひ
ずみを発生する。しかしながら、タイミングポインタは
次のポインタ処理ノードへ送られるので、入力タイミン
グポインタの使用を条件として次のノードではわずか１
９．２９ナノ秒の位相ひずみが生じるにすぎない。

【００３７】ネットワーク全体でタイミングポインタを
使用するとき、対応するＣＣＩＴＴ勧告に合致したディ
シンクロナイザの設計が可能である。タイミングポイン
タを使用しないとき、ディシンクロナイザは、Ｇ．８２
３により可能である１．５ＵＩより大きい値およびＧ．
８２４により可能である２ＵＩより大きい値を生じる。 ビットリーキングは、位相ひずみとドリフトを生じるの
で、許容できる方法ではない。装置がタイミングポイン
タを受信しないときは、ビットリーキングを使用し、装
置のユーザーは、その結果生じる位相ひずみを受け入れ
なければならない。

【図面の簡単な説明】

【図１】ＩＳＯＮネットワークノードを示す略図である
。

【図２】タイミング基準を示す略図である。

【図３】タイミングフォーマットを示す略図である。

【図４】本発明に係るリジャスティフィケイション回路
のブロック図である。

【符号の説明】

１０　　　　入力データストリーム １１　　　　ライン基準信号 １２　　　　５１．８４ＭＨｚクロック１３　　　　デ
ータバッファ １４　　　　データポインタ抽出回路 １５　　　　タイミング基準信号発生器１６　　　　タ
イミング転送回路 １７　　　　５１．８４ＭＨｚスイッチクロック１８　
　　　タイミングポインタ発生器１９　　　　５１．８
４ＭＨｚスイッチクロック２０　　　　読み出しアドレ
スおよびデータポインタ発生器２１　　　　出力データ
ストリーム

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　ノードでバッファメモリに入力データ
   ストリームを格納し、この入力データストリームのライ
   ン基準信号を用いてバッファメモリ内のフレームの基準
   ワードのロケーションを表示するデータポインタをフレ
   ームごとにデータストリームから抽出することから成り
   、特定のライン周波数を有し、各々基準ワードを有する
   フレームから成る、伝送中のデータストリームをジャス
   ティファイするよう同期式ＳＤＨ伝送ネットワークのノ
   ードでデジタルＴＤＭデータストリームをポインタ処理
   するための方法であって、ライン基準信号および周波数
   がこのライン基準信号の倍数であるラインクロックを用
   いて入力データストリームからタイミングポインタを抽
   出し、ノード基準信号およびノードクロックを用いて抽
   出したタイミングポインタを基準値に変換し、この基準
   値を用いてノードタイミングポインタを発生し、このノ
   ードタイミングポインタを読み出しアドレスおよびデー
   タポインタと比較し、バッファメモリから読み出したデ
   ータストリームを上記比較結果に従ってジャスティファ
   イすることを特徴とするポインタ処理方法。
2. 【請求項２】　　ノードクロックの周波数は、ノード周
   波数の倍数であることを特徴とする請求項１の方法。
3. 【請求項３】　　ノードクロックとノード基準信号との
   間の周波数の関係は、ラインクロックとライン基準信号
   との間の周波数の関係と同じであることを特徴とする請
   求項２に記載の方法。
4. 【請求項４】　　データストリームからデータポインタ
   を抽出するための手段と、各基準ワードのロケーション
   を表示するデータポインタと共にデータストリームを格
   納するバッファと、バッファから入力データストリーム
   を読み出すことができるようにノード基準信号を用いて
   読み出しアドレスおよび読み出しデータポインタを発生
   する手段とから成り、特定のライン周波数を有し、各々
   基準ワードを有するフレームから成る、伝送中のデータ
   ストリームをジャスティファイするよう同期式ＳＤＨ伝
   送ネットワークのノードでデジタルＴＤＭデータストリ
   ームをポインタ処理するためのシステムであって、入力
   データストリームからタイミングポインタを抽出するた
   めの手段と、周波数がライン基準信号の周波数の倍数で
   あるラインクロックを使用して抽出したタイミングポイ
   ンタからタイミング基準信号を発生するタイミング基準
   信号発生器と、ノードクロックを利用して読み出しタイ
   ミングポインタを発生するためのタイミングポインタ発
   生器と、読み出しデータポインタと読み出しタイミング
   ポインタとを比較するための比較器と、前記比較器の出
   力に従いバッファからの出力データストリームをジャス
   ティファイするための手段とから成るポインタ処理シス
   テム。