JPH06104387A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06104387A JPH06104387A JP24927092A JP24927092A JPH06104387A JP H06104387 A JPH06104387 A JP H06104387A JP 24927092 A JP24927092 A JP 24927092A JP 24927092 A JP24927092 A JP 24927092A JP H06104387 A JPH06104387 A JP H06104387A
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- JP
- Japan
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- fet
- region
- bipolar transistor
- forming
- drain
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明はわずかな工程追加でＢｉＣＭＯＳＬ
ＳＩを実現可能な半導体装置の製造方法を提供する。 【構成】 通常のＣＭＯＳＬＳＩにＪ−ＦＥＴとバイポ
ーラトランジスタとを混載する場合に、実質的にバイポ
ーラトランジスタ用のベース領域（Ｊ−ＦＥＴ用のチャ
ネル領域）を形成する工程を追加するだけでよく、Ｊ−
ＦＥＴのソース、ドレイン、ゲート及びバイポーラトラ
ンジスタのエミッタ、コレクタ、ベースをＭＯＳＦＥＴ
のソース、ドレインと同時に形成することで、ＢｉＣＭ
ＯＳＬＳＩを容易に実現することができる。
ＳＩを実現可能な半導体装置の製造方法を提供する。 【構成】 通常のＣＭＯＳＬＳＩにＪ−ＦＥＴとバイポ
ーラトランジスタとを混載する場合に、実質的にバイポ
ーラトランジスタ用のベース領域（Ｊ−ＦＥＴ用のチャ
ネル領域）を形成する工程を追加するだけでよく、Ｊ−
ＦＥＴのソース、ドレイン、ゲート及びバイポーラトラ
ンジスタのエミッタ、コレクタ、ベースをＭＯＳＦＥＴ
のソース、ドレインと同時に形成することで、ＢｉＣＭ
ＯＳＬＳＩを容易に実現することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するもので、特にＣＭＯＳＬＳＩと同一基板上にＪ−
ＦＥＴやバイポーラトランジスタを混載するＢｉＣＭＯ
ＳＬＳＩ等に使用されるものである。
関するもので、特にＣＭＯＳＬＳＩと同一基板上にＪ−
ＦＥＴやバイポーラトランジスタを混載するＢｉＣＭＯ
ＳＬＳＩ等に使用されるものである。
【０００２】
【従来の技術】従来、ＣＭＯＳＬＳＩにおいて、Ｊ（ジ
ャンクション）−ＦＥＴや、バイポーラトランジスタを
ＣＭＯＳＬＳＩと同一基板上に混載してなるＢｉＣＭＯ
ＳＬＳＩは、ＣＭＯＳＦＥＴの製造プロセスのほかにそ
れぞれ、Ｊ−ＦＥＴやバイポーラトランジスタを形成す
るための工程を追加していた。
ャンクション）−ＦＥＴや、バイポーラトランジスタを
ＣＭＯＳＬＳＩと同一基板上に混載してなるＢｉＣＭＯ
ＳＬＳＩは、ＣＭＯＳＦＥＴの製造プロセスのほかにそ
れぞれ、Ｊ−ＦＥＴやバイポーラトランジスタを形成す
るための工程を追加していた。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
たような従来のＢｉＣＭＯＳＬＳＩの製造工程では、Ｃ
ＭＯＳＦＥＴの製造プロセスに加えてＪ−ＦＥＴやバイ
ポーラトランジスタを形成する工程を追加する必要があ
るので、全体としての工程の増加が多過ぎるという問題
があった。
たような従来のＢｉＣＭＯＳＬＳＩの製造工程では、Ｃ
ＭＯＳＦＥＴの製造プロセスに加えてＪ−ＦＥＴやバイ
ポーラトランジスタを形成する工程を追加する必要があ
るので、全体としての工程の増加が多過ぎるという問題
があった。
【０００４】そこで、本発明は以上のような点に鑑みて
なされたもので、ＣＭＯＳＬＳＩ上でＣＭＯＳＦＥＴの
ほかにＪ−ＦＥＴやバイポーラトランジスタを同一基板
上に混載することをわずかな工程追加で実現可能とした
半導体装置の製造方法を提供することを目的とする。
なされたもので、ＣＭＯＳＬＳＩ上でＣＭＯＳＦＥＴの
ほかにＪ−ＦＥＴやバイポーラトランジスタを同一基板
上に混載することをわずかな工程追加で実現可能とした
半導体装置の製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、同一半導体基板上に形成されるＰＭＯＳＦＥ
ＴとＮＭＯＳＦＥＴとからなるＣＭＯＳＦＥＴに対し、
Ｊ−ＦＥＴ及びバイポーラトランジスタの少なくとも一
方を混載してなる半導体装置の製造方法において、上記
半導体基板上に形成される上記Ｊ−ＦＥＴ及びバイポー
ラトランジスタの少なくとも一方のウエル領域にチャネ
ルまたはベース領域を形成する工程と、上記半導体基板
上に形成される上記ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴ
領域にそれぞれゲート電極を形成する工程と、
造方法は、同一半導体基板上に形成されるＰＭＯＳＦＥ
ＴとＮＭＯＳＦＥＴとからなるＣＭＯＳＦＥＴに対し、
Ｊ−ＦＥＴ及びバイポーラトランジスタの少なくとも一
方を混載してなる半導体装置の製造方法において、上記
半導体基板上に形成される上記Ｊ−ＦＥＴ及びバイポー
ラトランジスタの少なくとも一方のウエル領域にチャネ
ルまたはベース領域を形成する工程と、上記半導体基板
上に形成される上記ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴ
領域にそれぞれゲート電極を形成する工程と、
【０００６】上記半導体基板上に形成される上記ＰＭＯ
ＳＦＥＴ及びＮＭＯＳＦＥＴの各ウエル領域に対するソ
ース、ドレイン電極の形成及び上記Ｊ−ＦＥＴ及びバイ
ポーラトランジスタの少なくとも一方のウエル領域に対
するソース、ドレイン、ゲート電極またはエミッタ、コ
レクタ、ベース電極の形成とを同時に行う工程とを具備
してなることを特徴とする。
ＳＦＥＴ及びＮＭＯＳＦＥＴの各ウエル領域に対するソ
ース、ドレイン電極の形成及び上記Ｊ−ＦＥＴ及びバイ
ポーラトランジスタの少なくとも一方のウエル領域に対
するソース、ドレイン、ゲート電極またはエミッタ、コ
レクタ、ベース電極の形成とを同時に行う工程とを具備
してなることを特徴とする。
【０００７】
【作用】以上のような半導体装置の製造方法によれば、
通常のＣＭＯＳＬＳＩにＪ−ＦＥＴとバイポーラトラン
ジスタの少なくとも一方を混載する場合に、実質的にウ
エル領域にバイポーラトランジスタ用のベース領域（Ｊ
−ＦＥＴ用のチャネル領域）を形成する工程を追加する
だけでよく、Ｊ−ＦＥＴのソース、ドレイン、ゲート及
びバイポーラトランジスタのエミッタ、コレクタ、ベー
スをＭＯＳＦＥＴのソース、ドレインと同時に形成する
ことで、これを容易に実現することができる。
通常のＣＭＯＳＬＳＩにＪ−ＦＥＴとバイポーラトラン
ジスタの少なくとも一方を混載する場合に、実質的にウ
エル領域にバイポーラトランジスタ用のベース領域（Ｊ
−ＦＥＴ用のチャネル領域）を形成する工程を追加する
だけでよく、Ｊ−ＦＥＴのソース、ドレイン、ゲート及
びバイポーラトランジスタのエミッタ、コレクタ、ベー
スをＭＯＳＦＥＴのソース、ドレインと同時に形成する
ことで、これを容易に実現することができる。
【０００８】
【実施例】以下図面を参照して本発明の一実施例につき
説明する。
説明する。
【０００９】図１（ａ）において、１はＳｉからなる半
導体基板（Ｐ−Ｓｕｂ）である。先ず、この半導体基板
１上にＣＭＯＳＦＥＴのためのＰ−ＭＯＳＦＥＴ領域２
及びＮ−ＭＯＳＦＥＴ領域３並びにＣＭＯＳＦＥＴと混
載すべくＰ−Ｊ（ジャンクション）−ＦＥＴ領域４とＮ
ＰＮバイポーラトランジスタ領域５を設定するために、
Ｎウエル領域６，７，８を形成すると共に、ＳｉＯ2 か
らなる素子分離用フィールド酸化膜９，１０，１１，１
２，１３，１４，１５等を形成することにより、ウエル
形成工程及び素子分離工程が行われる。
導体基板（Ｐ−Ｓｕｂ）である。先ず、この半導体基板
１上にＣＭＯＳＦＥＴのためのＰ−ＭＯＳＦＥＴ領域２
及びＮ−ＭＯＳＦＥＴ領域３並びにＣＭＯＳＦＥＴと混
載すべくＰ−Ｊ（ジャンクション）−ＦＥＴ領域４とＮ
ＰＮバイポーラトランジスタ領域５を設定するために、
Ｎウエル領域６，７，８を形成すると共に、ＳｉＯ2 か
らなる素子分離用フィールド酸化膜９，１０，１１，１
２，１３，１４，１５等を形成することにより、ウエル
形成工程及び素子分離工程が行われる。
【００１０】次に、図１（ｂ）に示すように、素子分離
用フィールド酸化膜９〜１５のうち図示左寄りの酸化膜
９〜１２の部分と図示右中央の酸化膜１３，１４の部分
を覆うようにレジスト１６を形成した後で、矢印で示す
ようにＰ−Ｊ−ＦＥＴ領域４及びＮＰＮバイポーラトラ
ンジスタ領域５にＢ+ イオンを注入して図２（ａ）に示
すようなＰ−Ｊ−ＦＥＴ用チャネル１７ａ及びＮＰＮバ
イポーラトランジスタ用ベース領域１７ｂを同時に形成
する工程が行われる。
用フィールド酸化膜９〜１５のうち図示左寄りの酸化膜
９〜１２の部分と図示右中央の酸化膜１３，１４の部分
を覆うようにレジスト１６を形成した後で、矢印で示す
ようにＰ−Ｊ−ＦＥＴ領域４及びＮＰＮバイポーラトラ
ンジスタ領域５にＢ+ イオンを注入して図２（ａ）に示
すようなＰ−Ｊ−ＦＥＴ用チャネル１７ａ及びＮＰＮバ
イポーラトランジスタ用ベース領域１７ｂを同時に形成
する工程が行われる。
【００１１】次に、図２（ａ）に示すようにＰ−ＭＯＳ
ＦＥＴ領域２及びＮＭＯＳＦＥＴ領域３にそれぞれポリ
シリコンからなるゲート電極１８，１９を形成する工程
が行われる。
ＦＥＴ領域２及びＮＭＯＳＦＥＴ領域３にそれぞれポリ
シリコンからなるゲート電極１８，１９を形成する工程
が行われる。
【００１２】次に、図２（ｂ）に示すように、Ｎ−ＭＯ
ＳＦＥＴ用ソース／ドレイン電極、Ｐ−Ｊ−ＦＥＴ用ゲ
ート電極及びＮＰＮバイポーラトランジスタ用エミッタ
／コレクタ電極を形成するために、図示斜線を施した所
定部分にそれぞれをレジスト２０を形成した後で、矢印
で示すようにＮ−ＭＯＳＦＥＴ領域３、Ｐ−Ｊ−ＦＥＴ
領域４及びＮＰＮバイポーラトランジスタ領域５にＰ+
またＡｓ+ イオンを注入することにより、図３（ａ）に
示すようなＮ−ＭＯＳＦＥＴ用ソース／ドレイン電極２
１ａ，２１ｂ，Ｐ−Ｊ−ＦＥＴ用ゲート電極２２ａ，２
２ｂ及びＮＰＮバイポーラトランジスタ用エミッタ／コ
レクタ電極２３ａ，２３ｂを同時に形成する工程が行わ
れる。
ＳＦＥＴ用ソース／ドレイン電極、Ｐ−Ｊ−ＦＥＴ用ゲ
ート電極及びＮＰＮバイポーラトランジスタ用エミッタ
／コレクタ電極を形成するために、図示斜線を施した所
定部分にそれぞれをレジスト２０を形成した後で、矢印
で示すようにＮ−ＭＯＳＦＥＴ領域３、Ｐ−Ｊ−ＦＥＴ
領域４及びＮＰＮバイポーラトランジスタ領域５にＰ+
またＡｓ+ イオンを注入することにより、図３（ａ）に
示すようなＮ−ＭＯＳＦＥＴ用ソース／ドレイン電極２
１ａ，２１ｂ，Ｐ−Ｊ−ＦＥＴ用ゲート電極２２ａ，２
２ｂ及びＮＰＮバイポーラトランジスタ用エミッタ／コ
レクタ電極２３ａ，２３ｂを同時に形成する工程が行わ
れる。
【００１３】次に、図３（ａ）に示すように、Ｐ−ＭＯ
ＳＦＥＴ用ソース／ドレイン電極Ｐ−Ｊ−ＦＥＴ用ソー
ス／ドレイン電極及びＮＰＮバイポーラトランジスタ用
ベース電極を形成するために、図示斜線を施した所定部
分にそれぞれレジスト２４を形成した後で、矢印で示す
ようにＰ−ＭＯＳ領域２、Ｐ−Ｊ−ＦＥＴ領域４、ＮＰ
Ｎバイポーラトランジスタ領域５にＢ+ イオンを注入す
ることにより、図３（ｂ）に示すようなＰ−ＭＯＳＦＥ
Ｔ用ソース／ドレイン電極２５ａ，２５ｂ，Ｐ−Ｊ−Ｆ
ＥＴ用ソース／ドレイン電極２６ａ，２６ｂ及びＮＰＮ
バイポーラトランジスタ用ベース電極２７を同時に形成
する工程が行われる。
ＳＦＥＴ用ソース／ドレイン電極Ｐ−Ｊ−ＦＥＴ用ソー
ス／ドレイン電極及びＮＰＮバイポーラトランジスタ用
ベース電極を形成するために、図示斜線を施した所定部
分にそれぞれレジスト２４を形成した後で、矢印で示す
ようにＰ−ＭＯＳ領域２、Ｐ−Ｊ−ＦＥＴ領域４、ＮＰ
Ｎバイポーラトランジスタ領域５にＢ+ イオンを注入す
ることにより、図３（ｂ）に示すようなＰ−ＭＯＳＦＥ
Ｔ用ソース／ドレイン電極２５ａ，２５ｂ，Ｐ−Ｊ−Ｆ
ＥＴ用ソース／ドレイン電極２６ａ，２６ｂ及びＮＰＮ
バイポーラトランジスタ用ベース電極２７を同時に形成
する工程が行われる。
【００１４】次に、図３（ｂ）に示すように各電極に図
示のような配線を施して、同一基板上にＣＭＯＳＦＥＴ
とＰ−Ｊ−ＦＥＴ及びＮＰＮバイポーラトランジスタと
が混載されたいわゆるＢｉＣＭＯＳＬＳＩが完成され
る。
示のような配線を施して、同一基板上にＣＭＯＳＦＥＴ
とＰ−Ｊ−ＦＥＴ及びＮＰＮバイポーラトランジスタと
が混載されたいわゆるＢｉＣＭＯＳＬＳＩが完成され
る。
【００１５】以上のような実施例を要約すると、本発明
は、半導体基板上に形成されるＮチャネルＭＯＳＦＥＴ
とＰチャネルＭＯＳＦＥＴによって構成されるＣＭＯＳ
ＦＥＴ集積回路の製造方法において、ウエル領域中でこ
れと同じ導電型の高濃度不純物領域（たとえばウエルコ
ンタクト領域）やこれと逆導電型の高濃度不純物領域
（たとえばソース、ドレイン領域）のいずれか又は両方
を含むウエルと逆導電型の不純物拡散領域を形成するこ
とを特徴とする。
は、半導体基板上に形成されるＮチャネルＭＯＳＦＥＴ
とＰチャネルＭＯＳＦＥＴによって構成されるＣＭＯＳ
ＦＥＴ集積回路の製造方法において、ウエル領域中でこ
れと同じ導電型の高濃度不純物領域（たとえばウエルコ
ンタクト領域）やこれと逆導電型の高濃度不純物領域
（たとえばソース、ドレイン領域）のいずれか又は両方
を含むウエルと逆導電型の不純物拡散領域を形成するこ
とを特徴とする。
【００１６】そして、特に上記拡散領域をＪ−ＦＥＴの
チャネル領域とし、それのソースとドレインをウエル領
域中に、ゲートをウエルとウエルコンタクトで形成する
ことによりＮ及びＰチャネルＭＯＳＦＥＴとＪ−ＦＥＴ
とを混載することを特徴とする。
チャネル領域とし、それのソースとドレインをウエル領
域中に、ゲートをウエルとウエルコンタクトで形成する
ことによりＮ及びＰチャネルＭＯＳＦＥＴとＪ−ＦＥＴ
とを混載することを特徴とする。
【００１７】また、上記拡散領域をバイポーラトランジ
スタのベースとし、コレクタをウエル、エミッタをウエ
ルコンタクトで形成することにより、Ｎ及びＰチャネル
ＭＯＳＦＥＴとバイポーラトランジスタを混載すること
を特徴とする。
スタのベースとし、コレクタをウエル、エミッタをウエ
ルコンタクトで形成することにより、Ｎ及びＰチャネル
ＭＯＳＦＥＴとバイポーラトランジスタを混載すること
を特徴とする。
【００１８】なお、以上の実施例ではＰ型基板を用いる
場合を示したが、Ｎ型基板を用いるようにしてもよい。
すなわち、Ｎ型基板を用いる場合は上述のＮウエルに代
えてＰウエルを形成することにより、ＣＭＯＳＦＥＴ，
Ｎ−Ｊ−ＦＥＴ及びＰＮＰバイポーラトランジスタとが
同一基板上に混載されるＢｉＣＭＯＳＬＳＩを実現する
ことができる。
場合を示したが、Ｎ型基板を用いるようにしてもよい。
すなわち、Ｎ型基板を用いる場合は上述のＮウエルに代
えてＰウエルを形成することにより、ＣＭＯＳＦＥＴ，
Ｎ−Ｊ−ＦＥＴ及びＰＮＰバイポーラトランジスタとが
同一基板上に混載されるＢｉＣＭＯＳＬＳＩを実現する
ことができる。
【００１９】ところで、以上のようなＢｉＣＭＯＳの製
造方法によれば、通常のＣＭＯＳＬＳＩにＪ−ＦＥＴと
バイポーラトランジスタとを混載する場合に、実質的に
バイポーラトランジスタ用のベース領域（Ｊ−ＦＥＴ用
のチャネル領域）を形成する工程を追加するだけでよ
く、Ｊ−ＦＥＴのソース、ドレイン、ゲート及びバイポ
ーラトランジスタのエミッタ、コレクタ、ベースをＭＯ
ＳＦＥＴのソース、ドレインと同時に形成することで、
これを容易に実現することができる。
造方法によれば、通常のＣＭＯＳＬＳＩにＪ−ＦＥＴと
バイポーラトランジスタとを混載する場合に、実質的に
バイポーラトランジスタ用のベース領域（Ｊ−ＦＥＴ用
のチャネル領域）を形成する工程を追加するだけでよ
く、Ｊ−ＦＥＴのソース、ドレイン、ゲート及びバイポ
ーラトランジスタのエミッタ、コレクタ、ベースをＭＯ
ＳＦＥＴのソース、ドレインと同時に形成することで、
これを容易に実現することができる。
【００２０】
【発明の効果】従って、以上詳述したように本発明によ
れば、ＣＭＯＳＬＳＩ上でＭＯＳＦＥＴのほかにＪ−Ｆ
ＥＴやバイポーラトランジスタを同一基板上に混載する
ことをわずかな工程追加で実現可能とした極めて良好な
る半導体装置の製造方法を提供することができる。
れば、ＣＭＯＳＬＳＩ上でＭＯＳＦＥＴのほかにＪ−Ｆ
ＥＴやバイポーラトランジスタを同一基板上に混載する
ことをわずかな工程追加で実現可能とした極めて良好な
る半導体装置の製造方法を提供することができる。
【図１】本発明の一実施例を示す工程説明図。
【図２】本発明の一実施例を示す工程説明図。
【図３】本発明の一実施例を示す工程説明図。
１…半導体基板、 ２…Ｐ−ＭＯＳＦＥＴ領域、 ３…Ｎ−ＭＯＳＦＥＴ領域、 ４…Ｐ−Ｊ−ＦＥＴ領域、 ５…ＮＰＮバイポーラトランジスタ領域、 １７ａ…Ｐ−Ｊ−ＦＥＴ用チャネル、 １７ｂ…ＮＰＮバイポーラトランジスタ用ベース領域。
Claims (1)
- 【請求項１】 同一半導体基板上に形成されるＰＭＯＳ
ＦＥＴとＮＭＯＳＦＥＴとからなるＣＭＯＳＦＥＴに対
し、Ｊ−ＦＥＴ及びバイポーラトランジスタの少なくと
も一方を混載してなる半導体装置の製造方法において、 上記半導体基板上に形成される上記Ｊ−ＦＥＴ及びバイ
ポーラトランジスタの少なくとも一方のウエル領域にチ
ャネルまたはベース領域を形成する工程と、 上記半導体基板上に形成される上記ＰＭＯＳＦＥＴ及び
ＮＭＯＳＦＥＴ領域にそれぞれゲート電極を形成する工
程と、 上記半導体基板上に形成される上記ＰＭＯＳＦＥＴ及び
ＮＭＯＳＦＥＴ領域に対するソース、ドレイン電極の形
成及びＪ−ＦＥＴ及びバイポーラトランジスタの少なく
とも一方の領域に対するソース、ドレイン、ゲート電極
またはエミッタ、コレクタ、ベース電極の形成とを同時
に行う工程とを具備してなることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24927092A JPH06104387A (ja) | 1992-09-18 | 1992-09-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24927092A JPH06104387A (ja) | 1992-09-18 | 1992-09-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104387A true JPH06104387A (ja) | 1994-04-15 |
Family
ID=17190474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24927092A Pending JPH06104387A (ja) | 1992-09-18 | 1992-09-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104387A (ja) |
-
1992
- 1992-09-18 JP JP24927092A patent/JPH06104387A/ja active Pending
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