JPH0316166A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0316166A JPH0316166A JP8545890A JP8545890A JPH0316166A JP H0316166 A JPH0316166 A JP H0316166A JP 8545890 A JP8545890 A JP 8545890A JP 8545890 A JP8545890 A JP 8545890A JP H0316166 A JPH0316166 A JP H0316166A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体集積回路装置に関し、特に同一基板上
にバイポーラトランジスタと相浦型電界効果トランジス
タ（以下ＣＭＯＳトランジスタという。）とを形成した
、いわゆるＢｉ−ＣＭＯＳトランジスタに関する。
にバイポーラトランジスタと相浦型電界効果トランジス
タ（以下ＣＭＯＳトランジスタという。）とを形成した
、いわゆるＢｉ−ＣＭＯＳトランジスタに関する。
この種のＢｉ−ＣＭＯＳトランジスタの従来の製造方法
は第１図（Ａ）ないし（Ｇ）に示す通りである。
は第１図（Ａ）ないし（Ｇ）に示す通りである。
即ち、
（Ａ）Ｐ型シリコン基板１０に第１のマスク１ｌを用い
てＮ゜型埋込層ｌ２を拡散する。
てＮ゜型埋込層ｌ２を拡散する。
（Ｂ）基板ｌＯ上にＮ型のエピタキシャル層１３を或長
させる。
させる。
（Ｃ）開口２０を有する第２のマスク２ｌを用いてＰ型
拡散を行ない、バイボーラ素子を分離するためのＰ゛型
の分離領域１４を形成する。
拡散を行ない、バイボーラ素子を分離するためのＰ゛型
の分離領域１４を形成する。
（Ｄ）次いで、開口３０を有する第３のマスク３ｌを用
いてＮチャンネルＭＯＳ｝ランジスタ用のＰ−ウェル１
５をＰ型拡散により形成する。このとき分離領域ｌ４の
Ｐ゜層も拡散が進み、基板１０に到達し分離が完成する
。
いてＮチャンネルＭＯＳ｝ランジスタ用のＰ−ウェル１
５をＰ型拡散により形成する。このとき分離領域ｌ４の
Ｐ゜層も拡散が進み、基板１０に到達し分離が完成する
。
（ｅ）次いで第４のマスク４１を用いてパイポーラ素子
のベース領域１６、ＣＭＯＳ素子のＰチャンネルＭＯＳ
｝ランジスタのソース・ドレイン領域１７ａ，１７ｂＳ
ＮチャンネルＭＯＳトランジスタのＰ′″チャンネルス
トッパ１８等を形成するためのＮ゛型拡散を行なう。
のベース領域１６、ＣＭＯＳ素子のＰチャンネルＭＯＳ
｝ランジスタのソース・ドレイン領域１７ａ，１７ｂＳ
ＮチャンネルＭＯＳトランジスタのＰ′″チャンネルス
トッパ１８等を形成するためのＮ゛型拡散を行なう。
（Ｆ）その後第５のマスク５１を用いてバイポーラ素子
のエミッタ領域ｌ９、ＣＭＯＳ素子のＮチャンネルＭＯ
Ｓトランジスタのンース，ドレイン領域２０ａ，２０ｂ
．ＰチャンネルＭＯＳトランジスタのチャンネルストッ
パ２２を形成するためのＮ゜型拡散を行なう。
のエミッタ領域ｌ９、ＣＭＯＳ素子のＮチャンネルＭＯ
Ｓトランジスタのンース，ドレイン領域２０ａ，２０ｂ
．ＰチャンネルＭＯＳトランジスタのチャンネルストッ
パ２２を形成するためのＮ゜型拡散を行なう。
（Ｇ）そしてＣＭＯＳ素子の各ＭＯＳトランジスタのゲ
ートとなる部分にゲート酸化膜を形成し、コンタクトホ
トリソン，Ａｆｆ配線等の工程を経てＢｉ−ＣＭＯＳ構
造が完戊される。
ートとなる部分にゲート酸化膜を形成し、コンタクトホ
トリソン，Ａｆｆ配線等の工程を経てＢｉ−ＣＭＯＳ構
造が完戊される。
上述のように従来の製造方法においては、バイボーラ素
子用の分離領域を形成するための工程（第１図Ｃ）とウ
ェルを形成するための工程（第１図Ｄ）とを必要として
おり、また上記各工程に別個のマスク２１と３ｌとを用
意しなければならなかった。
子用の分離領域を形成するための工程（第１図Ｃ）とウ
ェルを形成するための工程（第１図Ｄ）とを必要として
おり、また上記各工程に別個のマスク２１と３ｌとを用
意しなければならなかった。
さらに、Ｂｉ−ＣＭＯＳトランジスタにおいては、寄生
トランジスタのラッチアップを防止する必要があり、従
来は、このラッチアノプを防止するため寄生トランジス
タのエミッタ，コレクタ，べ一ス各領域の濃度プロファ
イルをパラメータに入れた各寄生トランジスタのスケー
ルディメンションを決定しなければならず設計的にも困
難な問題を含んでいた。
トランジスタのラッチアップを防止する必要があり、従
来は、このラッチアノプを防止するため寄生トランジス
タのエミッタ，コレクタ，べ一ス各領域の濃度プロファ
イルをパラメータに入れた各寄生トランジスタのスケー
ルディメンションを決定しなければならず設計的にも困
難な問題を含んでいた。
この発明は上述の事情に鑑みてなされたもので、Ｂｉ−
ＣＭＯＳトランジスタにおいて、バイポーラトランジス
タの分離とＣＭＯＳトランジスタのウェルの形戎とを１
つのマスクによって１つの工程で行なうことにより、従
来の製造方広に比してマスク数と工程数とを低減できる
とともに寄生トランジスタによるラソチアソブを効果的
に防止できるＢｉ−ＣＭＯＳトランジスタを提供するこ
とを目的とするものである。
ＣＭＯＳトランジスタにおいて、バイポーラトランジス
タの分離とＣＭＯＳトランジスタのウェルの形戎とを１
つのマスクによって１つの工程で行なうことにより、従
来の製造方広に比してマスク数と工程数とを低減できる
とともに寄生トランジスタによるラソチアソブを効果的
に防止できるＢｉ−ＣＭＯＳトランジスタを提供するこ
とを目的とするものである。
以下にこの発明の一実施例を図面とともに説明する。
第２図（ａ）ないし（ｆ）は本発明の一実施例に係るＢ
ｉ−ＣＭＯＳトランジスタの製造方法を工程順に示すも
のである。
ｉ−ＣＭＯＳトランジスタの製造方法を工程順に示すも
のである。
（ａ） たとえばｒｌｏＯＪ方位でｆＯＩ５／ｃ−の
不純物濃度を有するＰ型半導体にてなる基体１００にＳ
ｉ Ｏ ｔ膜にてなる第１のマスク６１の開口６２，
６３を介してリンを選択拡散して、たとえば不純物濃度
３ Ｘ Ｉ Ｏ １ｇ／ｃｍ３のＮ゛型埋込層１０２，
１０３を形成する。
不純物濃度を有するＰ型半導体にてなる基体１００にＳ
ｉ Ｏ ｔ膜にてなる第１のマスク６１の開口６２，
６３を介してリンを選択拡散して、たとえば不純物濃度
３ Ｘ Ｉ Ｏ １ｇ／ｃｍ３のＮ゛型埋込層１０２，
１０３を形成する。
（ｂ） 次にマスク６ｌを除去した後、基体ｌ００上
にたとえばボロンを用いて５〜ＩＯＸＩＯ”／ｃｍ’の
不純物濃度で、Ｐ型半導体層１０４を膜厚６〜ｌＯμで
エピタキシャル成長法により形或する。
にたとえばボロンを用いて５〜ＩＯＸＩＯ”／ｃｍ’の
不純物濃度で、Ｐ型半導体層１０４を膜厚６〜ｌＯμで
エピタキシャル成長法により形或する。
（Ｃ） このＰ型半導体層１０４に第２のマスク７ｌ
を用いて開口７２．７３を介して、リンイオンを６０Ｋ
ｅＶで４ Ｘ Ｉ Ｏ ”／ｃｍ３で注入し、さらにた
とえば１５時間拡散して、埋込層１０２，１０３上にバ
イボーラ素子側のＮウェル１０５，ＣＭＯＳ側のＮウェ
ル１０６を形成する。Ｎウェル１０５はバイポーラ・ト
ランジスタのコレク夕領域となる。
を用いて開口７２．７３を介して、リンイオンを６０Ｋ
ｅＶで４ Ｘ Ｉ Ｏ ”／ｃｍ３で注入し、さらにた
とえば１５時間拡散して、埋込層１０２，１０３上にバ
イボーラ素子側のＮウェル１０５，ＣＭＯＳ側のＮウェ
ル１０６を形成する。Ｎウェル１０５はバイポーラ・ト
ランジスタのコレク夕領域となる。
Ｎウェル１０５はエピタキシャル或長層であるＰ型半導
体１０４によって分離される。
体１０４によって分離される。
（ｄ） 次に第３のマスク８１の開口８２ａ，８２ｂ
，８ ２ｃ’， ８ ２ｄ， ８ ２ｅを介して、ボロ
ンを用いて不純物濃度５〜８Ｘ１０１／ｃｌＴｌ３のＰ
゛型の半導体層を拡散により形成して、バイポーラ素子
側のＮウェル１０５にバイポーラトランジスタのベース
領域１０７を形成するとともに、Ｃ Ｍ ＯＳトランジ
スタ側のＮウェル１０６にはＰチャンネルＭＯＳトラン
ジスタのソース１０８とドレイン１０９ならびにＮウェ
ル１０６に隣接したＰ型領域１１０には、この領域１１
０の表面の導電型が反転するのを防止するチャンネルス
トツバ１１１，１１２を形成する。
，８ ２ｃ’， ８ ２ｄ， ８ ２ｅを介して、ボロ
ンを用いて不純物濃度５〜８Ｘ１０１／ｃｌＴｌ３のＰ
゛型の半導体層を拡散により形成して、バイポーラ素子
側のＮウェル１０５にバイポーラトランジスタのベース
領域１０７を形成するとともに、Ｃ Ｍ ＯＳトランジ
スタ側のＮウェル１０６にはＰチャンネルＭＯＳトラン
ジスタのソース１０８とドレイン１０９ならびにＮウェ
ル１０６に隣接したＰ型領域１１０には、この領域１１
０の表面の導電型が反転するのを防止するチャンネルス
トツバ１１１，１１２を形成する。
（ｅ） 次に第４のマスク９１の開口９２ａ，９２ｂ
，９２ｃ，９２ｄを介して、リンを用いて不純物濃度１
０”／ｃｍ３のＮ゛型半導体層を拡散により形成して、
バイポーラトランジスタのエミｌ夕領域１１３を形成す
るとともに、Ｐ型領域１１０において、チャンネルスト
ッパ１１１，１１２の内側にＮチャンネルＭＯＳトラン
ジスタのソース１１４とドレイン１１５を形成する。ま
たバイボーラ素子側のＮウェル１０５には接続電極との
オーミックコンタクトを改善するためのＮ゛領域１１６
を形或する。
，９２ｃ，９２ｄを介して、リンを用いて不純物濃度１
０”／ｃｍ３のＮ゛型半導体層を拡散により形成して、
バイポーラトランジスタのエミｌ夕領域１１３を形成す
るとともに、Ｐ型領域１１０において、チャンネルスト
ッパ１１１，１１２の内側にＮチャンネルＭＯＳトラン
ジスタのソース１１４とドレイン１１５を形成する。ま
たバイボーラ素子側のＮウェル１０５には接続電極との
オーミックコンタクトを改善するためのＮ゛領域１１６
を形或する。
（ｆ） その後公知の方法により、ＰＭＯＳトランジ
スタ側のドレイン１０９とソース１０８に跨るゲートＳ
ｉＯ，層１１７を形或して、その上にゲート電極１１８
を形成する一方、ＮＭＯＳトランジスタ側のドレイン１
１５とソース１１４とに跨るゲートＳｘＯｔ層１１９を
形成して、その上にゲート電極１２０を形成する。
スタ側のドレイン１０９とソース１０８に跨るゲートＳ
ｉＯ，層１１７を形或して、その上にゲート電極１１８
を形成する一方、ＮＭＯＳトランジスタ側のドレイン１
１５とソース１１４とに跨るゲートＳｘＯｔ層１１９を
形成して、その上にゲート電極１２０を形成する。
さらに各ＭＯＳトランジスタのソースとドレインならび
にバイポーラトランジスタのコレクタ，ベース，エミッ
タに電極１２０ないし１２６を形成する。
にバイポーラトランジスタのコレクタ，ベース，エミッ
タに電極１２０ないし１２６を形成する。
上述のようにして、Ｎウェル１０５にてなるコレクタと
ベース１０７とエミッタ１１３とによってバイポーラト
ランジスタが構成され、またＳｉＯ，層１１７をゲート
絶縁膜、電極１１８をゲート電極とし、ソース１０８，
ドレイン１０９とその間のＮ型領域をチャンネルとする
ＰチャンネルＭＯＳ｝ランジスタおよびＳｉｎ，層１１
９をゲート絶縁膜、電極１２０をゲート電極とし、ソー
ス１１４とドレイン１１５とその間のＰ型領域をチャン
ネルとするＮチャンネルＭＯＳトランジスタが構成され
る。またバイポーラトランジスタはエピタキシャル或長
層であるＰ型半導体層１０４によって分離されている。
ベース１０７とエミッタ１１３とによってバイポーラト
ランジスタが構成され、またＳｉＯ，層１１７をゲート
絶縁膜、電極１１８をゲート電極とし、ソース１０８，
ドレイン１０９とその間のＮ型領域をチャンネルとする
ＰチャンネルＭＯＳ｝ランジスタおよびＳｉｎ，層１１
９をゲート絶縁膜、電極１２０をゲート電極とし、ソー
ス１１４とドレイン１１５とその間のＰ型領域をチャン
ネルとするＮチャンネルＭＯＳトランジスタが構成され
る。またバイポーラトランジスタはエピタキシャル或長
層であるＰ型半導体層１０４によって分離されている。
なお、この発明においてはＮ゛埋込層１０３を第３図の
ように形成してもよい。
ように形成してもよい。
また第６図に示すようにＰチャンネルＭＯＳトランジス
タとＮチャンネルＭＯＳトランジスタのそれぞれの下に
互いに分離したＮ゜層１０３ａ，１０３ｂを設けてもよ
い。このようにするとラノチアップの防止効果を向上で
きる。
タとＮチャンネルＭＯＳトランジスタのそれぞれの下に
互いに分離したＮ゜層１０３ａ，１０３ｂを設けてもよ
い。このようにするとラノチアップの防止効果を向上で
きる。
以上の説明から判るように、この発明によればＢｉ−Ｃ
ＭＯＳトランジスタの製造方法において、バイポーラ素
子の分離とＣＭＯＳトランジスタ用のウェルの形或とを
ただ１つのマスク（実施例では第２のマスク７１）を用
いた１つの工程（第２図Ｃ）によってなされる。これに
対して従来の製造方法においてはバイボーラ素子の分離
領域の形或とＣＭＯＳトランジスタのウェル形成は別個
の工程で行なわれ、それぞれ別個のマスク（前述の例で
は第２のマスク２１と第３のマスク３１）が必要であっ
た。
ＭＯＳトランジスタの製造方法において、バイポーラ素
子の分離とＣＭＯＳトランジスタ用のウェルの形或とを
ただ１つのマスク（実施例では第２のマスク７１）を用
いた１つの工程（第２図Ｃ）によってなされる。これに
対して従来の製造方法においてはバイボーラ素子の分離
領域の形或とＣＭＯＳトランジスタのウェル形成は別個
の工程で行なわれ、それぞれ別個のマスク（前述の例で
は第２のマスク２１と第３のマスク３１）が必要であっ
た。
この比較から明らかなように、この発明によればＢｉ−
ＣＭＯＳトランジスタの製造時に要するマスク数を従来
の方法に比して少なくすることが出来、工程も簡単とな
り、安価にかつ容易にＢｉ−ＣＭＯＳトランジスタを製
造出来る。
ＣＭＯＳトランジスタの製造時に要するマスク数を従来
の方法に比して少なくすることが出来、工程も簡単とな
り、安価にかつ容易にＢｉ−ＣＭＯＳトランジスタを製
造出来る。
また、この発明によればＣＭＯＳトランジスタにおける
、いわゆるラッチアノブを有効に防止することが出来る
。
、いわゆるラッチアノブを有効に防止することが出来る
。
即ちこの発明のＣＭＯＳトランジスタにおいてはＮ−Ｍ
ＯＳのドレイン領域１１４とＰ型のエピタキシャル層１
０４とＮ゜埋込層１０３とで形成される第１の寄生トラ
ンジスタの断面図は第４図のようになり、そのベース領
域はエピタキシャル層で形成されるために、この第１の
寄生トランジスタのｈＦＥが小さくなり、またベース幅
Ｗ１も大きくなるのでさらにｈｒ＋！が小さくなり、ラ
ッチアップの防止に効果的である。なお第３図の実施例
のようにＮＭＯＳ領域の下方にＮ６埋込層のない場合は
ベース幅はさらに大きくなる。
ＯＳのドレイン領域１１４とＰ型のエピタキシャル層１
０４とＮ゜埋込層１０３とで形成される第１の寄生トラ
ンジスタの断面図は第４図のようになり、そのベース領
域はエピタキシャル層で形成されるために、この第１の
寄生トランジスタのｈＦＥが小さくなり、またベース幅
Ｗ１も大きくなるのでさらにｈｒ＋！が小さくなり、ラ
ッチアップの防止に効果的である。なお第３図の実施例
のようにＮＭＯＳ領域の下方にＮ６埋込層のない場合は
ベース幅はさらに大きくなる。
またＰＭＯＳのドレイン領域１０８とＮウェル１０６と
Ｎ゜埋込層１０３とで形成される第２の寄生トランジス
タの断面図は第５図のようになり、そのベース領域にＮ
゛層が入っているのでｈＦｌｌは小さくなり、ラッチア
ップが防止される。
Ｎ゜埋込層１０３とで形成される第２の寄生トランジス
タの断面図は第５図のようになり、そのベース領域にＮ
゛層が入っているのでｈＦｌｌは小さくなり、ラッチア
ップが防止される。
第１図（Ａ）ないし（Ｇ）はＢｉ−ＣＭＯＳトランジス
タの従来の製造方法の一例を工程順に示す断面図、第２
図（ａ）ないし（ｒ）はこの発明に係るＢｉ−ＣＭＯＳ
トランジスタの製造方法の一実施例を工程順に示す断面
図、第３図はこの発明の他の実施例を示す断面図、第４
図と第５図はこの発明の実施例において形成される寄生
トランジスタの構造の概略を示す断面図、第６図は他の
実施例を示す断面図である。 ６ｌ・・・・・・第１のマスク ７１・・・・・・第２のマスク ８１・・・・・・第３のマスク ９ｌ・・・・・・第４のマスク １００・・・・・・基体 １０２．１０３・・・・・・埋込層 １０４・・・・・・Ｐ型半導体層（エピタキシャル成長
層） １０５・・・・・・バイポーラ素子側のＮウェル１０６
・・・・・・ＣＭＯＳ素子側のＮウェル１０７・・・・
・・ベース領域 １０８・・・・・・ソース １０９・・・・・・ドレイン ｌｌＯ・・・・・・Ｐ型領域 １１１，１１２・・・・・・チャンネルストツパ１１３
・・・・・・エミッタ領域 １１４・・・・・・ソース １１５・・・・・・ドレイン １１６・・・・・・Ｎゝ領域 １１７．１１９・・・・・・ゲートＳｉｎ，層１１８，
１２０・・・・・・ゲート電極。
タの従来の製造方法の一例を工程順に示す断面図、第２
図（ａ）ないし（ｒ）はこの発明に係るＢｉ−ＣＭＯＳ
トランジスタの製造方法の一実施例を工程順に示す断面
図、第３図はこの発明の他の実施例を示す断面図、第４
図と第５図はこの発明の実施例において形成される寄生
トランジスタの構造の概略を示す断面図、第６図は他の
実施例を示す断面図である。 ６ｌ・・・・・・第１のマスク ７１・・・・・・第２のマスク ８１・・・・・・第３のマスク ９ｌ・・・・・・第４のマスク １００・・・・・・基体 １０２．１０３・・・・・・埋込層 １０４・・・・・・Ｐ型半導体層（エピタキシャル成長
層） １０５・・・・・・バイポーラ素子側のＮウェル１０６
・・・・・・ＣＭＯＳ素子側のＮウェル１０７・・・・
・・ベース領域 １０８・・・・・・ソース １０９・・・・・・ドレイン ｌｌＯ・・・・・・Ｐ型領域 １１１，１１２・・・・・・チャンネルストツパ１１３
・・・・・・エミッタ領域 １１４・・・・・・ソース １１５・・・・・・ドレイン １１６・・・・・・Ｎゝ領域 １１７．１１９・・・・・・ゲートＳｉｎ，層１１８，
１２０・・・・・・ゲート電極。
Claims (1)
- （１）第１導電型の半導体にてなる基板と、基板に形成
された第２導電型の埋込層と、上記基板上に形成された
第１導電型のエピタキシャル層と、該エピタキシャル層
において埋込層上に形成されたバイポーラトランジスタ
とＣＭＯＳトランジスタと、前記各埋込層上でエピタキ
シャル層内に第２導電型の不純物を前記埋込層まで到達
させて形成したバイポーラトランジスタのウェルとＣＭ
ＯＳトランジスタのウェルとを備え、前記埋込層はバイ
ポーラトランジスタ及びＣＭＯＳトランジスタのＰチャ
ンネルトランジスタとＮチャンネルトランジスタのそれ
ぞれの領域の下方に存在するようにしたことを特徴とす
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8545890A JPH0316166A (ja) | 1990-03-31 | 1990-03-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8545890A JPH0316166A (ja) | 1990-03-31 | 1990-03-31 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7351980A Division JPS56169359A (en) | 1980-05-30 | 1980-05-30 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0316166A true JPH0316166A (ja) | 1991-01-24 |
Family
ID=13859440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8545890A Pending JPH0316166A (ja) | 1990-03-31 | 1990-03-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0316166A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8837998B2 (en) | 2008-10-02 | 2014-09-16 | Ricoh Company, Ltd. | Fixing device with guide member having multiple spurs and image forming apparatus incorporating same |
-
1990
- 1990-03-31 JP JP8545890A patent/JPH0316166A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8837998B2 (en) | 2008-10-02 | 2014-09-16 | Ricoh Company, Ltd. | Fixing device with guide member having multiple spurs and image forming apparatus incorporating same |
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