JPH06104721A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】内部抵抗が比較的高い電源に接続される電源端
子と内部抵抗が比較的低い電源に接続される電源端子と
の電位関係を逆転させて使用する場合でも、上記２つの
電源端子間に電源保護用の素子を接続することが可能に
なり、上記内部抵抗が比較的高い電源に接続される電源
端子に印加されたサージを吸収する能力を高めることが
可能になるＩＣを提供する。 【構成】半導体基板上に形成され、所定の電源電位が供
給される第１電源端子１１と、前記半導体基板上に形成
され、前記第１電源端子よりもそれぞれ低いあるいは高
い電源電位が供給される第２電源端子１２および第３電
源端子１３と、前記半導体基板上に形成され、上記第２
電源端子および第３電源端子の間に接続され、ゲートお
よび基板領域が前記第１電源端子に接続されている電源
保護用のＭＯＳトランジスタＰ０とを具備することを特
徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路（Ｉ
Ｃ）に係り、特に３種類以上の独立した電源配線を有す
るＩＣの電源保護回路に関する。

【０００２】

【従来の技術】ＩＣは、回路基板等への実装後の動作状
態であっても外部接続端子から静電気等に起因するサー
ジが混入するおそれがある。ここで、サージとは、通常
動作時の信号電圧もしくは信号電流に対して急激に値が
変化するような過電圧もしくは過電流と定義される。Ｉ
Ｃ内部では、上記サージの混入によりトリガー電流が発
生し、半導体基板内部の寄生トランジスタがオン状態に
なって電源間に大きな貫通電流が流れ続けるというラッ
チアップ現象が発生する。さらに、比較的大きなサージ
が混入した場合には、サージによって外部端子周辺のＩ
Ｃ内部回路が破壊されることもある。

【０００３】これらの不具合に対して、従来、３種類の
独立した電源配線を有するＩＣにおいては、図１３の
（ａ）あるいは（ｂ）に示すような電源保護回路を設け
る等の対策を施している。

【０００４】図１３の（ａ）および（ｂ）のＩＣにおい
て、第１電源端子１１には高電位の電源電位ＶDDが供給
され、第２電源端子１２および第３電源端子１３にはそ
れぞれ対応して低電位の電源電位ＶSS１およびＶSS２が
供給される。上記３種類の独立した電源端子に対応して
３種類の独立した電源配線１〜３がレイアウトされてい
る。

【０００５】そして、図１３の（ａ）のＩＣにおいて
は、信号入力端子１４と第１電源端子１１との間には、
Ｐチャネル絶縁ゲート型トランジスタ（ＰＭＯＳトラン
ジスタ）Ｐ１が挿入され、信号入力端子１４と第２電源
端子１２との間には、ＮチャネルＭＯＳトランジスタ
（ＮＭＯＳトランジスタ）Ｎ１が挿入されている。さら
に、第１電源端子１１と第２電源端子１２との間には、
ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタ
Ｎ２が互いに並列に接続され、第１電源端子１１と第３
電源端子１３との間には、ＰＭＯＳトランジスタＰ３お
よびＮＭＯＳトランジスタＮ３が互いに並列に接続さ
れ、第２電源端子１２と第３電源端子１３との間には、
ＰＭＯＳトランジスタＰ６およびＮＭＯＳトランジスタ
Ｎ６が互いに並列に接続されている。なお、１５は信号
入力端子１４の信号入力をＩＣ内部回路へ取り込むため
の入力バッファ回路である。

【０００６】これらの電源保護用のトランジスタＰ１、
Ｐ２、Ｐ３、Ｐ６およびＮ１、Ｎ２、Ｎ３、Ｎ６は、Ｉ
Ｃの通常動作時にはオフ状態となるように、それぞれの
ゲート・ソース・基板領域相互が接続されている。ま
た、これらのトランジスタは、それぞれ対応して接続さ
れている端子からサージが混入すると、それぞれに寄生
するバイポーラ・トランジスタ（図示せず）やソース・
ドレイン拡散層間のパンチスルー、あるいは、ＭＯＳト
ランジスタ自体のオン動作によって、ソース・ドレイン
間が見掛け上オン状態になり、サージを電源端子に吸収
（サージによる電源電位の変動を抑制）する。これによ
り、サージがＩＣ内部に広がらないようにし、ラッチア
ップ現象の発生や外部端子周辺のＩＣ内部回路の破壊を
防止することが可能になっている。

【０００７】即ち、図１３の（ａ）のＩＣにおいて、入
力端子に印加されたサージは、トランジスタＰ１、Ｎ１
をオン状態にして第１電源端子１１および第２電源端子
１２に吸収される。第１電源端子１１に印加されたサー
ジは、トランジスタＰ２、Ｎ２およびトランジスタＰ
３、Ｎ３をオン状態にして第２電源端子１２および第３
電源端子１３に吸収される。第２電源端子１２に印加さ
れたサージは、トランジスタＰ２、Ｎ２およびトランジ
スタＰ６、Ｎ６をオン状態にして第１電源端子１１およ
び第３電源端子１３に吸収される。第３電源端子１３に
印加されたサージは、トランジスタＰ３、Ｎ３およびト
ランジスタＰ６、Ｎ６をオン状態にして第１電源端子１
１および第２電源端子１２に吸収される。

【０００８】一方、図１３の（ｂ）のＩＣにおいては、
第２電源端子１２と第３電源端子１３との間にＰＭＯＳ
トランジスタＰ６およびＮＭＯＳトランジスタＮ６が互
いに並列に接続されている。この場合、トランジスタＰ
６のゲートは第１電源端子１１に接続されている。

【０００９】ところで、前記電源端子に接続される電源
の内部抵抗が高いと、サージによる電源電位の変動を瞬
時に吸収することができず、ラッチアップ現象等の発生
率を小さく抑えることができなくなる。

【００１０】即ち、図１３の（ａ）および（ｂ）に示し
たように、３種類以上の独立した電源配線がレイアウト
されたＩＣでは、２つの電源端子（例えば第１電源端子
１１および第２電源端子１２）に直接に接続される外部
電源の電源電位ＶDD、ＶSS１から、残りの電源端子（こ
こでは第３電源端子１３）の電源電位ＶSS２をＩＣ外部
あるいは同一ＩＣ上に設けられた昇圧電源回路（図示せ
ず）あるいは降圧電源回路（図示せず）によって生成す
るシステム構成がよく用いられる。

【００１１】この昇圧電源回路あるいは降圧電源回路
は、通常は、元になる電源電圧から容量結合あるいは抵
抗分割により昇圧電圧あるいは降圧電圧を生成するもの
であり、その内部抵抗は元になる電源の内部抵抗と比べ
て１００倍〜１０００倍以上にもなる。この昇圧電源回
路あるいは降圧電源回路の内部抵抗は、通常の動作状態
における消費電流により設定されるが、サージによって
生じる瞬間的な過電流は通常動作時の消費電流と比べて
非常に多い。

【００１２】このため、昇圧電源回路あるいは降圧電源
回路をサージ吸収用電源として使用すると、サージを十
分に吸収できず、ラッチアップ現象等が発生し易くな
る。また、昇圧電源回路あるいは降圧電源回路から電源
が供給される電源端子に直接にサージが印加された場合
には、この電源端子に寄生するサイリスタを構成するバ
イポーラ・トランジスタ自体がオンするので、ラッチア
ップ現象がさらに発生し易くなる。

【００１３】そこで、前記したように第３電源端子１３
に印加されたサージを第１電源端子１１に吸収するため
に、第３電源端子１３と第１電源端子１１との間にそれ
ぞれのゲート・ソース・基板領域相互が接続されている
トランジスタＰ３およびトランジスタＮ３が接続され、
第３電源端子に印加されたサージを第２電源端子１２に
吸収するために、第３電源端子１３と第２電源端子１２
との間にそれぞれのゲート・ソース相互が接続されてい
るトランジスタＰ６およびトランジスタＮ６が接続され
ている。

【００１４】一方、内部抵抗が比較的高い電源に接続さ
れる第３電源端子１３の電源電位ＶSS２をユーザーが任
意に設定したい場合、特に上記第３電源端子１３の電源
電位ＶSS２と内部抵抗が比較的低い電源に接続される第
２電源端子１２の電源電位ＶSS１との電位関係を逆転さ
せて使用しようとすると、前記トランジスタＰ６および
トランジスタＮ６が通常動作時にオン状態になってしま
う場合には、トランジスタＰ６およびトランジスタＮ６
を省略する必要がある。

【００１５】しかし、トランジスタＰ６およびトランジ
スタＮ６が省略されると、第３電源端子１３に印加され
たサージを吸収する経路は、第１電源端子１１との間に
接続されているトランジスタＰ３およびトランジスタＮ
３に限定されてしまうので、サージ吸収能力が弱くなる
という問題がある。

【００１６】なお、電源電位ＶSS１およびＶSS２がそれ
ぞれ電源電位ＶDDより低電位の場合に、上記トランジス
タＰ６およびトランジスタＮ６をオフ状態にするための
条件は、 ＶSS１≧ＶSS２ あるいは ｜Ｖthp ｜＞｜ＶSS１−ＶSS２｜，かつ，Ｖthn ＞ＶSS
２−ＶSS１ である。ここで、Ｖthp はトランジスタＰ６の閾値電
圧、Ｖthn はトランジスタＮ６の閾値電圧である。

【００１７】上記｜Ｖthp ｜およびＶthn は、通常、
１．０Ｖ程度であり、ＶSS２とＶSS１との電位関係の逆
転は１Ｖ程度は許されるが、上記電位関係が逆転した場
合のトランジスタＮ６はフォワードダイオードを形成す
るので、トランジスタＮ６の基板領域（Ｐウェル領域）
からドレイン（Ｎ型不純物領域）へ順方向のリーク電流
が流れる。この順方向のリーク電流の発生を防止するた
めには、ＶSS２をＶSS１と同等以下に設定せざるを得な
い。

【００１８】

【発明が解決しようとする課題】上記したように従来の
３種類以上の独立した電源配線がレイアウトされたＩＣ
は、内部抵抗が比較的高い電源に接続される電源端子と
内部抵抗が比較的低い電源に接続される電源端子との電
位関係を逆転させて使用する場合を考慮すると、上記２
つの電源端子間に電源保護用のＭＯＳトランジスタを接
続することを省略する必要があり、上記内部抵抗が比較
的高い電源に接続される電源端子に印加されたサージを
吸収する能力が弱くなるという問題があった。

【００１９】本発明は上記の問題点を解決すべくなされ
たもので、内部抵抗が比較的高い電源に接続される電源
端子と内部抵抗が比較的低い電源に接続される電源端子
との電位関係を逆転させて使用する場合でも、上記２つ
の電源端子間に電源保護用のＭＯＳトランジスタを接続
することが可能になり、上記内部抵抗が比較的高い電源
に接続される電源端子に印加されたサージを吸収する能
力を高めることが可能になる半導体集積回路を提供する
ことを目的とする。

【００２０】

【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板上に形成され、所定の電源電位が供給さ
れ、第１の第１電源端子と、前記半導体基板上に形成さ
れ、前記第１電源端子とは異なる電源電位がそれぞれ供
給される第２電源端子および第３電源端子と、前記半導
体基板上に形成され、上記第２電源端子および第３電源
端子の間にソース・ドレイン間が接続され、ゲートおよ
び基板領域が前記第１電源端子に接続されている電源保
護用のＭＯＳトランジスタとを具備することを特徴とす
る。

【００２１】

【作用】第２電源端子と第３電源端子との間に接続され
ている電源保護用のＭＯＳトランジスタのゲート電極
に、第２電源端子の電源電位もしくは第３電源端子の電
源電位より高いあるいは低い第１電源端子の電源電位が
印加されることにより、第２電源端子と第３電源端子と
の電位関係によって通常動作時に上記ＰＭＯＳトランジ
スタがオン状態になることはなく、即ち、第２電源端子
と第３電源端子との電位差に関係なく、第２電源端子も
しくは第３電源端子の一方に印加されたサージを他方か
ら逃がすことが可能になり、耐サージ特性を高めること
が可能になる。

【００２２】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るＩＣの
電源保護回路を示している。

【００２３】このＩＣにおいて、第１電源端子１１、第
２電源端子１２および第３電源端子１３が設けられてい
る。第１電源端子１１には電源電位ＶDD（例えば＋５
Ｖ）が供給され、第２電源端子１２には電源電位ＶDDよ
り低電位の電源電位ＶSS１（例えば０Ｖ）が供給され、
第３電源端子１３には電源電位ＶDDより低電位の電源電
位ＶSS２（例えば−５Ｖ）が供給される。上記各電源端
子は、例えばそれぞれ外部接続端子であり、この３種類
の独立した電源端子に対応して３種類の独立した電源配
線１〜３がレイアウトされている。

【００２４】上記第２電源端子１２と第３電源端子１３
との間には、エンハンスメント型のＰＭＯＳトランジス
タＰ０のソース・コレクタ間が接続されており、このト
ランジスタのゲート電極および基板領域（サブストレー
ト、バックゲート）は前記第１電源端子１１に接続され
ている。図２の（ａ）および（ｂ）は、図１中のＰＭＯ
ＳトランジスタＰ０の相異なる具体的な構造を示す断面
図である。

【００２５】図２の（ａ）および（ｂ）において、２１
はＮ型半導体基板、２２および２３は上記Ｎ型基板２１
の表層部に選択的に形成されたＰ+ 型不純物領域からな
るＰＭＯＳトランジスタＰ０のソース領域およびドレイ
ン領域、２８は上記ソース・ドレイン間の基板領域（チ
ャネル領域）の表面に形成されたゲート絶縁膜、２４は
ゲート絶縁膜２８上に形成されたゲート電極である。２
５は前記Ｎ型基板２１の表層部に選択的に形成されたＮ
+ 型不純物領域からなる基板バイアス印加領域であり、
電源電位ＶDDが印加される。上記基板内には、図２の
（ａ）中に示すように、前記ソース領域２２をコレク
タ、前記ドレイン領域２３をエミッタ領域とし、基板を
ベース領域とするＰＮＰトランジスタ２６が寄生的に形
成されている。さらに、上記ベース領域と前記基板バイ
アス印加領域２５との間には基板自体が持つ抵抗成分２
７が存在する。なお、上記寄生ＰＮＰトランジスタ２６
のエミッタ・コレクタは、前記ソース領域２２およびド
レイン領域２３の電位関係に応じて逆転することがあ
り、図２の（ｂ）中に示すように、前記ソース領域２２
をエミッタ、前記ドレイン領域２３をコレクタ領域と
し、基板２１をベース領域とするＰＮＰトランジスタ２
６が寄生的に形成されることがある。図１のＩＣにおい
て、第２電源端子１２および第３電源端子１３にサージ
が印加されるのは、次の４つの場合である。 （ａ）第２電源端子１２に負極性のサージ電圧が印加さ
れる場合。 （ｂ）第２電源端子１２に正極性のサージ電圧が印加さ
れる場合。 （ｃ）第３電源端子１３に負極性のサージ電圧が印加さ
れる場合。 （ｄ）第３電源端子１３に正極性のサージ電圧が印加さ
れる場合。

【００２６】まず、上記（ａ）の場合の動作について図
２（ａ）を参照して説明する。この場合、負極性のサー
ジ電圧の印加による第２電源端子１２の電位ＶSS１の低
下に伴い、ソース領域２２の電位も低下する。これに対
して、基板２１には基板バイアス印加領域２５を介して
電源電位ＶDDが印加されている。ソース領域２２と基板
２１とのＰＮ接合のブレークダウン電圧ＶＢは、通常、
２０Ｖ乃至３０Ｖであり、基板電位に対してソース領域
２２の電位がブレークダウン電圧ＶＢを越えると、基板
２１からソース領域２２に向ってブレークダウン電流が
流れ始める。これにより、基板電位が下降し始め、基板
電位がソース領域２２の電位に近付くように低下する。
そして、基板電位がドレイン領域２３の電位ＶSS２に対
して、ドレイン領域２３と基板２１とのＰＮ接合の順方
向電圧ＶＦ（通常、０．７Ｖ程度である）よりも低い値
まで低下すると、ドレイン領域２３から基板２１に向っ
てＰＮ接合電流が流れ始める。この電流が寄生ＰＮＰト
ランジスタ２６のベース電流になり、このトランジスタ
２６がオン状態になり、コレクタ電流ｉcol が流れる。

【００２７】さらに、前記第２電源端子１２の電位ＶSS
１の低下に伴い、ソース領域２２・ドレイン領域２３間
の電位差がＰＭＯＳトランジスタＰ０のパンチスルー電
圧（ＰＭＯＳトランジスタＰ０のチャネル長に大きく依
存するが、通常は１０Ｖ乃至２０Ｖ）を越えると、ソー
ス領域２２・ドレイン領域２３間が短絡し、両領域間に
パッチスルー電流ｉpan が流れる。

【００２８】次に、前記（ｂ）の場合の動作について図
２の（ｂ）を参照して説明する。この場合、正極性のサ
ージ電圧の印加による第２電源端子１２の電位ＶSS１の
上昇に伴い、基板電位に対してソース領域２２の電位が
ソース領域２２と基板２１とのＰＮ接合の順方向電圧Ｖ
Ｆ（通常、０．７Ｖ程度である）を越えると、ソース領
域２２から基板２１に向ってＰＮ接合電流が流れ、基板
２１の電位が上昇する。この時、ゲート電極２４の電位
に対して基板電位がＰＭＯＳトランジスタＰ０の閾値電
圧を越えると、このトランジスタＰ０がオン状態にな
り、チャネル電流ｉcha が流れる。また、前記ソース領
域２２から基板２１に向ってＰＮ接合電流が流れ始める
と、この電流が寄生ＰＮＰトランジスタ２６のベース電
流になり、このトランジスタ２６がオン状態になり、図
２（ａ）とは逆向きのコレクタ電流ｉcol が流れる。

【００２９】なお、前記（ｃ）の場合には、前記（ａ）
の場合の動作のソース領域２２とドレイン領域２３とを
入れ替えた動作が行われ、前記（ｄ）の場合には、前記
（ｂ）の場合の動作のソース領域２２とドレイン領域２
３とを入れ替えた動作が行われる。

【００３０】上記したように、第２電源端子１２もしく
は第３電源端子１３に、負極性もしくは正極性のサージ
電圧が印加された時には、ソース領域・ドレイン領域間
に各種の電流ｉcha 、ｉcol 、ｉpan が流れ、これらの
電流によって上記サージを第３電源端子１３もしくは第
２電源端子１２に逃がすことが可能になる。

【００３１】即ち、図１のＩＣによれば、第２電源端子
１２と第３電源端子１３との間に接続されている電源保
護用のＰＭＯＳトランジスタＰ０のゲート電極２４に、
第２電源端子１２の電源電位ＶSS１もしくは第３電源端
子１３の電源電位ＶSS２より高い第１電源端子１１の電
源電位ＶDDが印加されることにより、第２電源端子１２
と第３電源端子１３との電位関係によって通常動作時に
上記ＰＭＯＳトランジスタＰ０がオン状態になることは
なく、即ち、第２電源端子１２と第３電源端子１３との
電位差に関係なく、第２電源端子１２もしくは第３電源
端子１３の一方に印加されたサージを他方から逃がすこ
とが可能になり、耐サージ特性を高めることが可能にな
る。

【００３２】従って、上記２つの電源端子のうちの一方
の電源電位をＩＣ外部あるいは同一ＩＣ上に設けられた
内部抵抗が比較的高い電源に接続した場合でも、上記内
部抵抗が比較的高い電源に接続される電源端子に印加さ
れたサージを吸収する能力を高めることが可能になり、
耐ラッチアップ等の耐サージ特性の向上を図ることがで
きる。

【００３３】また、内部抵抗が比較的高い電源に接続さ
れる電源端子と内部抵抗が比較的低い電源に接続される
電源端子との電位関係を逆転させて使用する場合でも、
電源保護用のＰＭＯＳトランジスタＰ０によるサージ吸
収経路を形成でき、サージを分散させて効果的に吸収す
ることができる。図３は、図１のＩＣの変形例を示して
いる。

【００３４】このＩＣは、図１に示した回路と比べて、
従来例と同様に、第１電源端子１１と第３電源端子１３
との間に、ＰＭＯＳトランジスタＰ３およびＮＭＯＳト
ランジスタＮ３が互いに並列に付加接続されている点が
異なる。

【００３５】このＩＣによれば、第３電源端子１３に印
加されたサージを第２電源端子１２および第１電源端子
１１の２つに逃がすことが可能になり、耐サージ特性を
さらに高めることが可能になる。図４は、図１のＩＣの
他の変形例を示している。

【００３６】このＩＣは、図３に示した回路と比べて、
従来例と同様に、第１電源端子１１と第２電源端子１２
との間に、ＰＭＯＳトランジスタＰ２およびＮＭＯＳト
ランジスタＮ２が互いに並列に付加接続されている点が
異なる。

【００３７】このＩＣによれば、第２電源端子１２に印
加されたサージを第３電源端子１３および第１電源端子
１１の２つに逃がすことが可能になり、耐サージ特性を
さらに高めることが可能になる。図５は、本発明の第２
実施例に係るＩＣの電源保護回路を示している。

【００３８】このＩＣにおいては、第１電源端子５１に
は低電位の電源電位ＶSS（本例では０Ｖ、接地電位ＧＮ
Ｄ）が印加され、第２電源端子５２には接地電位ＧＮＤ
より高電位の電源電位ＶDD１が印加され、第３電源端子
５３には接地電位ＧＮＤより高電位の電源電位ＶDD２が
印加される。上記各電源端子は、例えばそれぞれ外部接
続端子であり、この３種類の独立した電源端子に対応し
て３種類の独立した電源配線１〜３がレイアウトされて
いる。

【００３９】そして、上記第３電源端子５３と第２電源
端子５２との間には、エンハンスメント型のＮＭＯＳト
ランジスタＮ０のドレイン・ソース間が接続されてお
り、このトランジスタのゲート電極および基板領域は前
記第１電源端子５１に接続されている。

【００４０】図６の（ａ）および（ｂ）は、図５中のＮ
ＭＯＳトランジスタＮ０を半導体基板のＰウェル領域を
用いて実現する場合の相異なる具体的な構造を示す断面
図である。

【００４１】図６の（ａ）および（ｂ）において、６１
はＮ型半導体基板、６２は上記Ｎ型基板内に形成された
Ｐウェル領域、６３および６４は上記Ｐウェル領域６２
の表層部に選択的に形成されたＮ+ 型不純物領域からな
るＮＭＯＳトランジスタＮ０のドレイン領域およびソー
ス領域、７０は上記ドレイン・ソース間の基板領域（チ
ャネル領域）の表面に形成されたゲート絶縁膜、６５は
ゲート絶縁膜上に形成されたゲート電極である。６６は
前記Ｐウェル領域６２の表層部に選択的に形成されたＰ
+ 型不純物領域からなるＰウェルバイアス印加領域であ
り、接地電位ＧＮＤが印加される。６７は前記Ｎ型基板
６１の表層部に選択的に形成されたＮ+型不純物領域か
らなる基板バイアス印加領域であり、電源電位ＶDD２が
印加される。

【００４２】上記Ｐウェル領域６２内には、図６の
（ａ）中に示すように、前記ドレイン領域６３をコレク
タ、前記ソース領域６４をエミッタ領域とし、Ｐウェル
領域６２をベース領域とするＮＰＮトランジスタ６８が
寄生的に形成されている。さらに、上記ベース領域と前
記Ｐウェルバイアス印加領域６６との間には基板自体が
持つ抵抗成分６９が存在する。なお、上記寄生ＮＰＮト
ランジスタ６８のコレクタ・エミッタは、前記ドレイン
領域６３およびソース領域６４の電位関係に応じて逆転
することがあり、図６の（ｂ）中に示すように、前記ド
レイン領域６３をエミッタ、前記ソース領域６４をコレ
クタ領域とし、Ｐウェル領域６３をベース領域とするＮ
ＰＮトランジスタ６８が寄生的に形成されることがあ
る。図５のＩＣにおいて、第２電源端子５２および第３
電源端子５３にサージが印加されるのは、次の４つの場
合である。 （ｅ）第２電源端子５２に負極性のサージ電圧が印加さ
れる場合。 （ｆ）第２電源端子５２に正極性のサージ電圧が印加さ
れる場合。 （ｇ）第３電源端子５３に負極性のサージ電圧が印加さ
れる場合。 （ｈ）第３電源端子５３に正極性のサージ電圧が印加さ
れる場合。

【００４３】まず、上記（ｅ）の場合の動作について図
６（ａ）を参照して説明する。この場合、負極性のサー
ジ電圧の印加による第２電源端子５２の電位ＶDD１の低
下に伴い、ソース領域６４の電位も低下する。Ｐウェル
領域６２の電位に対してソース領域６４の電位がＰウェ
ル領域６２とソース領域６４とのＰＮ接合の順方向電圧
ＶＦよりも低い値まで低下すると、Ｐウェル領域６２か
らソース領域６４に向ってＰＮ接合電流が流れ、Ｐウェ
ル領域６２の電位が低下する。この時、ゲート電極６５
の電位に対してＰウェル領域６２の電位がＮＭＯＳトラ
ンジスタＮ０の閾値電圧を越えると、このトランジスタ
Ｎ０がオン状態になり、チャネル電流ｉcha が流れる。
また、前記Ｐウェル領域６２からソース領域６４に向っ
てＰＮ接合電流が流れ始めると、この電流が寄生ＮＰＮ
トランジスタ６８のベース電流になり、このトランジス
タ６８がオン状態になり、コレクタ電流ｉcol が流れ
る。

【００４４】次に、前記（ｆ）の場合の動作について図
６の（ｂ）を参照して説明する。この場合、正極性のサ
ージ電圧の印加による第２電源端子５２の電位ＶDD１の
上昇に伴い、Ｐウェル領域６２の電位に対してソース領
域６４の電位がＰウェル領域６２とソース領域６４との
ＰＮ接合のブレークダウン電圧ＶＢを越えると、ソース
領域６４からＰウェル領域６２に向ってブレークダウン
電流が流れ始める。これにより、Ｐウェル領域６２の電
位が上昇し始め、Ｐウェル領域６２の電位がソース領域
６４の電位に近付くように上昇する。そして、Ｐウェル
領域６２の電位がドレイン領域６３の電位ＶDD２に対し
て、Ｐウェル領域６２とドレイン領域６３とのＰＮ接合
の順方向電圧ＶＦを越えると、Ｐウェル領域６２からド
レイン領域６３に向ってＰＮ接合電流が流れ始める。こ
の電流が寄生ＮＰＮトランジスタ６８のベース電流にな
り、このトランジスタ６８がオン状態になり、図６の
（ａ）とは逆向きのコレクタ電流ｉcol が流れる。

【００４５】さらに、前記第２電源端子５２の電位ＶDD
１の上昇に伴い、ドレイン領域・ソース領域間の電位差
がＮＭＯＳトランジスタＮ０のパンチスルー電圧を越え
ると、ドレイン領域・ソース領域間が短絡し、両領域間
にパッチスルー電流ｉpan が流れる。

【００４６】なお、前記（ｇ）の場合には、前記（ｅ）
の場合の動作のドレイン領域６３とソース領域６４とを
入れ替えた動作が行われ、前記（ｈ）の場合には、前記
（ｆ）の場合の動作のドレイン領域６３とソース領域６
４とを入れ替えた動作が行われる。

【００４７】上記したように、第２電源端子５２もしく
は第３電源端子５３に、負極性もしくは正極性のサージ
電圧が印加された時には、ドレイン領域・ソース領域間
に各種の電流ｉcha 、ｉcol 、ｉpan が流れ、これらの
電流によって上記サージを第３電源端子５３もしくは第
２電源端子５２に逃がすことが可能になる。

【００４８】即ち、図５に示した保護用のＮＭＯＳトラ
ンジスタＮ０は、第２電源端子５２の電源電位ＶDD１も
しくは第３電源端子５３の電源電位ＶDD２より低い第１
電源端子５１の接地電位ＧＮＤがゲート電極に印加され
ることにより、第２電源端子５２と第３電源端子５３と
の電位関係によって通常動作時に上記ＮＭＯＳトランジ
スタＮ０がオン状態になることなく、即ち、第２電源端
子５２と第３電源端子５３との電位差に関係なく、第２
電源端子５２もしくは第３電源端子５３の一方に印加さ
れたサージを他方から逃がすことが可能になり、耐サー
ジ特性を高めることが可能になる。図７は、図５のＩＣ
の変形例を示している。

【００４９】このＩＣは、図５に示したＩＣと比べて、
第１電源端子５１と第３電源端子５３との間に、ＰＭＯ
ＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３が
互いに並列に付加接続されている点が異なる。

【００５０】このＩＣによれば、第３電源端子５３に印
加されたサージを第２電源端子５２および第１電源端子
５１の２つに逃がすことが可能になり、耐サージ特性を
さらに高めることが可能になる。図８は、図５のＩＣの
他の変形例を示している。

【００５１】このＩＣは、図７に示したＩＣと比べて、
第１電源端子５１と第２電源端子５２との間に、ＰＭＯ
ＳトランジスタＰ６およびＮＭＯＳトランジスタＮ６が
互いに並列に付加接続されている点が異なる。

【００５２】このＩＣによれば、第２電源端子５２に印
加されたサージを第３電源端子５３および第１電源端子
５１の２つに逃がすことが可能になり、耐サージ特性を
さらに高めることが可能になる。図９は、図５のＩＣの
さらに他の変形例を示している。

【００５３】このＩＣは、図５に示したＩＣと比べて、
ＧＮＤ電位より高電位の電源電位ＶDD３が印加される第
４電源端子（外部接続端子）５４が付加され、第３電源
端子５３と第２電源端子５２との間にエンハンスメント
型のＮＭＯＳトランジスタ６０のドレイン・ソース間が
付加接続され、上記第４電源端子５４と第２電源端子と
の間にエンハンスメント型のＮＭＯＳトランジスタ６１
のドレイン・ソース間が付加接続されている点が異な
る。上記トランジスタ６０のゲート・基板領域およびト
ランジスタ６１のゲート・基板領域には、第２電源端子
５２もしくは第３電源端子５３もしくは第４電源端子５
４の電源電位より低い第１電源端子５１の接地電位ＧＮ
Ｄが印加されている。

【００５４】このＩＣによれば、第２電源端子５２と第
３電源端子５３と第４電源端子５４との電位関係によっ
て通常動作時に前記電源保護用のＮＭＯＳトランジスタ
Ｎ０、６０、６１のいずれかがオン状態になることはな
い、即ち、第２電源端子５２と第３電源端子５３と第４
電源端子５４との電位差に関係なく、第２電源端子５２
もしくは第３電源端子５３もしくは第４電源端子５４の
いずれか１つに印加されたサージを他の２つの逃がすこ
とが可能になり、耐サージ特性を高めることが可能にな
る。図１０は、図５のＩＣのさらに他の変形例を示して
いる。

【００５５】このＩＣは、図９に示したＩＣと比べて、
第４電源端子５４と第１電源端子５１との間にＰＭＯＳ
トランジスタ６２およびＮＭＯＳトランジスタ６３が互
いに並列に付加接続され、第３電源端子５３と第１電源
端子５１との間にＰＭＯＳトランジスタ６４およびＮＭ
ＯＳトランジスタ６５が互いに並列に付加接続され、第
２電源端子５２と第１電源端子５１との間にＰＭＯＳト
ランジスタ６６およびＮＭＯＳトランジスタ６７が互い
に並列に付加接続されている点が異なる。

【００５６】このＩＣによれば、第１電源端子５１に印
加されたサージを第２電源端子５２、第３電源端子５３
および第４電源端子５４の３つに逃がすことが可能にな
り、耐サージ特性をさらに高めることが可能になる。。
図１１は、本発明の第３実施例に係るＩＣの電源保護回
路を示している。

【００５７】このＩＣにおいては、図１に示したＩＣと
比べて、入出力端子（外部接続端子）７１からのサージ
入力を電源端子に吸収し、入出力端子７１からのサージ
に対しても耐ラッチアップ特性の向上を図るようにした
点が異なる。

【００５８】即ち、入出力端子７１と第１電源端子１１
との間には、ゲート・ドレイン相互が接続されたＰＭＯ
ＳトランジスタＰ１が挿入され、入出力端子７１と第３
電源端子１３との間には、ドレイン・ゲート相互が接続
されたＮＭＯＳトランジスタＮ１が挿入されている。ま
た、入出力端子７１は抵抗素子７２を介して内部回路に
接続されている。なお、第１電源端子１１および第２電
源端子１２は、内部抵抗の低い通常の外部電源から対応
して電源電位ＶDD、ＶSS１が供給され、第３電源端子１
３は上記通常の外部電源よりも内部抵抗の高い電源（昇
圧電源回路あるいは降圧電源回路）から電源電位ＶSS２
が供給されている。

【００５９】図１１のＩＣにおいては、入出力端子７１
に大電流のサージが印加されると、電源保護用のＰＭＯ
ＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１が
寄生バイポーラトランジスタとしてオン状態になり、サ
ージが第１電源端子１１および第３電源端子１３に吸収
される。この時、サージ吸収経路の電気的抵抗値が低い
ほど、また、サージ吸収経路が多いほどサージによる過
電流を効率良く吸収できるので、ラッチアップの発生率
を低く抑えることができる。

【００６０】上記第３実施例の場合、第１電源端子１１
に吸収されたサージはＩＣ外部へと放出されるが、第３
電源端子１３には内部抵抗の高い電源が接続されている
ので第３電源端子１３からの過電流の放出は極めて少な
い。従って、上記サージの殆んどは、第３電源端子１３
に流入したサージによってオン状態になったＰＭＯＳト
ランジスタＰ０を介して第２電源端子１２からＩＣ外部
へと放出される。また、従来例と同様に、第１電源端子
１１と第３電源端子１３との間に、ＰＭＯＳトランジス
タＰ３およびＮＭＯＳトランジスタＮ３を互いに並列に
付加接続しておくことにより、入出力端子７１に流入し
たサージをＮＭＯＳトランジスタＮ１を介した後にＰＭ
ＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３
を介して第１電源端子からＩＣ外部へと放出することが
可能になる。

【００６１】なお、図１１のＩＣにおいては、図１のＩ
Ｃと同様に、電源電位ＶSS１および電源電位ＶSS２が電
源電位ＶDDより低ければ、第２電源端子１２と第３電源
端子１３との電位関係は任意に設定できる。図１２は、
本発明の第４実施例に係るＩＣの電源保護回路を示して
いる。

【００６２】このＩＣは、図５に示したＩＣにおいて、
ＩＣチップ８０上に形成された昇圧電源回路８１から第
２電源端子５２に電源電位ＶDD１が供給されている例を
示しており、昇圧電源回路８１の一対の外部接続端子Ｆ
１、Ｆ２間に接続される昇圧用コンデンサＣ１がＩＣチ
ップ外に設けられ、第１電源端子５１と第３電源端子５
３の間に接続される蓄積用コンデンサＣ２がＩＣチップ
外に設けられている。

【００６３】上記昇圧電源回路８１は、第２電源端子５
２と第１電源端子５１との間に互いに直列に接続され、
ソース・基板領域相互が接続されたＰＭＯＳトランジス
タＰ１および基板領域・ソース相互が接続されたＮＭＯ
ＳトランジスタＮ１と、このトランジスタＰ１およびＮ
１の直列接続点に接続された第１の外部接続端子Ｆ１
と、第３電源端子５３と第２電源端子５２との間に互い
に直列に接続され、ソース・基板領域相互が接続された
ＰＭＯＳトランジスタＰ３およびソース・基板領域相互
が接続されたＰＭＯＳトランジスタＰ２と、このトラン
ジスタＰ３およびＰ２の直列接続点に接続された第２の
外部接続端子Ｆ２と、上記トランジスタＰ１およびＮ１
およびＰ３の各ゲートに昇圧用クロック信号ＣＬＫを供
給するための配線８２と、上記昇圧用クロック信号ＣＬ
Ｋを反転させて前記ＰＭＯＳトランジスタＰ２のゲート
に反転クロック信号／ＣＬＫを供給するためのインバー
タ回路８３とからなる。

【００６４】次に、上記昇圧電源回路８１に前記昇圧用
コンデンサＣ１が接続されている状態における動作を説
明する。昇圧用クロック信号ＣＬＫが“Ｈ”レベル（電
位ＶDD１）の時、トランジスタＰ２およびＮ１がそれぞ
れオン状態になり、トランジスタＰ１およびＰ３がそれ
ぞれオフ状態になり、第１の外部接続端子Ｆ１の電位が
ＧＮＤ、第２の外部接続端子Ｆ２の電位がＶDD１になる
ように昇圧用コンデンサＣ１が充電される。

【００６５】これに対して、昇圧用クロック信号ＣＬＫ
が“Ｌ”レベル（電位ＧＮＤ）になると、トランジスタ
Ｐ２およびＮ１がそれぞれオフ状態になり、トランジス
タＰ１およびＰ３がそれぞれオン状態になり、第１の外
部接続端子Ｆ１の電位がＶDD１になり、第２の外部接続
端子Ｆ２の電位は昇圧用コンデンサＣ１の容量結合によ
り２×ＶDD１（昇圧電圧）になり、この昇圧電圧がトラ
ンジスタＰ３を経て第３電源端子５３に出力する。

【００６６】上記した昇圧用クロック信号ＣＬＫがパル
ス状に変化する動作を繰り返すことにより、上記したよ
うな昇圧動作を繰り返し、蓄積用コンデンサＣ２に昇圧
電圧を継続して安定的に供給する。従って、通常の動作
状態において、第３電源端子５３には前記昇圧電源回路
８１からの出力電圧のみが供給される。この状態におい
て、電源保護用トランジスタＮ０は常にオフ状態にな
り、上記したような昇圧動作に何ら影響を及ぼすことは
ない。

【００６７】なお、第３電源端子５３と第２電源端子５
２との間には、トランジスタＰ３をサージ吸収経路とし
て有するものの、このトランジスタＰ３は通常動作状態
を前提に電流供給能力（昇圧用コンデンサＣ１への充電
能力）が決定されているので、サージを吸収するのに十
分な能力（トランジスタのサイズ）を持たない。また、
上記トランジスタＰ３と第２電源端子５２との間にはト
ランジスタＰ２が存在し、第３電源端子５３と第２電源
端子５２との間のサージ吸収経路の抵抗値が高いので、
しかも、前記昇圧用コンデンサＣ１は、昇圧動作および
昇圧電圧保持動作に必要な小容量しか持たないので、第
３電源端子５３にサージが印加された時のサージ吸収能
力は低い。

【００６８】しかし、本実施例では、前記第２実施例、
第３実施例と同様の電源保護用トランジスタＮ０を有し
ているので、第３電源端子５３に大電流のサージが印加
されると、電源保護用トランジスタＮ０がオン状態にな
り、サージの大半は第３電源端子５３から第２電源端子
５２を介してＩＣ外部の電源へと速やかに放出される。
換言すれば、電源端子に昇圧電源回路８１のように内部
抵抗が比較的高い電源が供給される場合でも、耐ラッチ
アップ等の耐サージ特性の向上を図ることが可能になっ
ている。

【００６９】なお、上記各実施例においては、電源保護
用トランジスタＰ０、Ｎ０としてＭＯＳトランジスタを
用いたが、これに代えて、上記実施例のＭＯＳトランジ
スタのゲート電極を省略した構造のダイオードを用いる
ように変更してもよい。

【００７０】このように変更した場合のＩＣは、半導体
基板上に形成され、所定の電源電位が供給される第１電
源端子と、前記半導体基板上に形成され、前記第１電源
端子よりもそれぞれ低電位あるいは高電位の電源電位が
供給される第２電源端子および第３電源端子と、前記半
導体基板あるいはこの半導体基板内のウェル領域に形成
され、上記第２電源端子および第３電源端子にそれぞれ
対応して接続され、前記半導体基板あるいはウェル領域
とは逆導電型の不純物領域とを具備し、この不純物領域
が形成されている半導体基板あるいはウェル領域に前記
第１電源端子が接続されていることを特徴とする。

【００７１】

【発明の効果】上述したように本発明のＩＣによれば、
内部抵抗が比較的高い電源に接続される電源端子と内部
抵抗が比較的低い電源に接続される電源端子との電位関
係を逆転させて使用する場合でも、上記２つの電源端子
間に電源保護用の素子を接続することが可能になり、上
記内部抵抗が比較的高い電源に接続される電源端子に印
加されたサージを吸収する能力を高め、耐ラッチアップ
等の耐サージ特性の向上を図るることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るＩＣの電源保護回路
を示すブロック図。

【図２】図１中のＰＭＯＳトランジスタの相異なる具体
的な構造を示す断面図。

【図３】図１のＩＣの変形例を示す回路図。

【図４】図１のＩＣの他の変形例を示す回路図。

【図５】本発明の第２実施例に係るＩＣの電源保護回路
を示す回路図。

【図６】図５中のＮＭＯＳトランジスタの相異なる具体
的な構造を示す断面図。

【図７】図５のＩＣの変形例を示す回路図。

【図８】図５のＩＣの他の変形例を示す回路図。

【図９】図５のＩＣのさらに変形例を示す回路図。

【図１０】図５のＩＣのさらに他の変形例を示す回路
図。

【図１１】本発明の第３実施例に係るＩＣの電源保護回
路を示す回路図。

【図１２】本発明の第４実施例に係るＩＣの電源保護回
路を示す回路図。

【図１３】従来のＩＣの電源保護回路の相異なる例を示
す回路図。

【符号の説明】

１１、５１…第１電源端子、１２、５２…第２電源端
子、１３、５３…第３電源端子、５４…第４電源端子、
Ｐ０、Ｎ０…電源保護用ＭＯＳトランジスタ、８１…昇
圧電源回路。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年１月１３日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００５

【補正方法】変更

【補正内容】

【０００５】そして、図１３の（ａ）のＩＣにおいて
は、信号入力端子１４と第１電源端子１１との間には、
Ｐチャネル絶縁ゲート型トランジスタ（ＰＭＯＳトラン
ジスタ）Ｐ１が挿入され、信号入力端子１４と第２電源
端子１２との間には、Ｎチャネル絶縁ゲート型トランジ
スタ（ＮＭＯＳトランジスタ）Ｎ１が挿入されている。
さらに、第１電源端子１１と第２電源端子１２との間に
は、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジ
スタＮ２が互いに並列に接続され、第１電源端子１１と
第３電源端子１３との間には、ＰＭＯＳトランジスタＰ
３およびＮＭＯＳトランジスタＮ３が互いに並列に接続
され、第２電源端子１２と第３電源端子１３との間に
は、ＰＭＯＳトランジスタＰ６およびＮＭＯＳトランジ
スタＮ６が互いに並列に接続されている。なお、１５は
信号入力端子１４の信号入力をＩＣ内部回路へ取り込む
ための入力バッファ回路である。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００８

【補正方法】変更

【補正内容】

【０００８】一方、図１３の（ｂ）のＩＣにおいては、
第２電源端子１２と第３電源端子１３との間にＰＭＯＳ
トランジスタＰ６およびＮＭＯＳトランジスタＮ６が互
いに並列に接続されている。この場合、トランジスタＰ
６のゲートは第２電源端子１２に接続されている。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】

【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板上に形成され、所定の電源電位が供給さ
れる第１の第１電源端子と、前記半導体基板上に形成さ
れ、前記第１電源端子とは異なる電源電位がそれぞれ供
給される第２電源端子および第３電源端子と、前記半導
体基板上に形成され、上記第２電源端子および第３電源
端子の間にソース・ドレイン間が接続され、ゲートおよ
び基板領域が前記第１電源端子に接続されている電源保
護用のＭＯＳトランジスタとを具備することを特徴とす
る。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００２１

【補正方法】変更

【補正内容】

【００２１】

【作用】第２電源端子と第３電源端子との間に接続され
ている電源保護用のＰＭＯＳトランジスタのゲート電極
に、第２電源端子の電源電位もしくは第３電源端子の電
源電位より高いあるいは同等の第１電源端子の電源電位
が印加されることにより、第２電源端子と第３電源端子
との電位関係によって通常動作時に上記ＰＭＯＳトラン
ジスタがオン状態になることはなく、即ち、第２電源端
子と第３電源端子との電位差に関係なく、第２電源端子
もしくは第３電源端子の一方に印加されたサージを他方
から逃がすことが可能になり、耐サージ特性を高めるこ
とが可能になる。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００２４

【補正方法】変更

【補正内容】

【００２４】上記第２電源端子１２と第３電源端子１３
との間には、エンハンスメント型のＰＭＯＳトランジス
タＰ０のソース・ドレイン間が接続されており、このト
ランジスタのゲート電極および基板領域（サブストレー
ト、バックゲート）は前記第１電源端子１１に接続され
ている。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００４２

【補正方法】変更

【補正内容】

【００４２】上記Ｐウェル領域６２内には、図６の
（ａ）中に示すように、前記ドレイン領域６３をコレク
タ、前記ソース領域６４をエミッタ領域とし、Ｐウェル
領域６２をベース領域とするＮＰＮトランジスタ６８が
寄生的に形成されている。さらに、上記ベース領域と前
記Ｐウェルバイアス印加領域６６との間にはＰウェル領
域６２自体が持つ抵抗成分６９が存在する。なお、上記
寄生ＮＰＮトランジスタ６８のコレクタ・エミッタは、
前記ドレイン領域６３およびソース領域６４の電位関係
に応じて逆転することがあり、図６の（ｂ）中に示すよ
うに、前記ドレイン領域６３をエミッタ、前記ソース領
域６４をコレクタ領域とし、Ｐウェル領域６３をベース
領域とするＮＰＮトランジスタ６８が寄生的に形成され
ることがある。図５のＩＣにおいて、第２電源端子５２
および第３電源端子５３にサージが印加されるのは、次
の４つの場合である。 （ｅ）第２電源端子５２に負極性のサージ電圧が印加さ
れる場合。 （ｆ）第２電源端子５２に正極性のサージ電圧が印加さ
れる場合。 （ｇ）第３電源端子５３に負極性のサージ電圧が印加さ
れる場合。 （ｈ）第３電源端子５３に正極性のサージ電圧が印加さ
れる場合。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００４５

【補正方法】変更

【補正内容】

【００４５】さらに、前記第２電源端子５２の電位ＶDD
１の上昇に伴い、ドレイン領域・ソース領域間の電位差
がＮＭＯＳトランジスタＮ０のパンチスルー電圧を越え
ると、ドレイン領域・ソース領域間が短絡し、両領域間
にパンチスルー電流ｉpan が流れる。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００５３

【補正方法】変更

【補正内容】

【００５３】このＩＣは、図５に示したＩＣと比べて、
ＧＮＤ電位より高電位の電源電位ＶDD３が印加される第
４電源端子（外部接続端子）５４が付加され、第３電源
端子５３と第２電源端子５２との間にエンハンスメント
型のＮＭＯＳトランジスタ６０のドレイン・ソース間が
付加接続され、上記第４電源端子５４と第２電源端子52
との間にエンハンスメント型のＮＭＯＳトランジスタ６
１のドレイン・ソース間が付加接続されている点が異な
る。上記トランジスタ６０のゲート・基板領域およびト
ランジスタ６１のゲート・基板領域には、第２電源端子
５２もしくは第３電源端子５３もしくは第４電源端子５
４の電源電位より低い第１電源端子５１の接地電位ＧＮ
Ｄが印加されている。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００６２

【補正方法】変更

【補正内容】

【００６２】このＩＣは、図５に示したＩＣにおいて、
ＩＣチップ８０上に形成された昇圧電源回路８１から第
３電源端子５３に電源電位ＶDD２が供給されている例を
示しており、昇圧電源回路８１の一対の外部接続端子Ｆ
１、Ｆ２間に接続される昇圧用コンデンサＣ１がＩＣチ
ップ外に設けられ、第１電源端子５１と第３電源端子５
３の間に接続される蓄積用コンデンサＣ２がＩＣチップ
外に設けられている。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００６７

【補正方法】変更

【補正内容】

【００６７】なお、第３電源端子５３と第２電源端子５
２との間には、トランジスタＰ３をサージ吸収経路とし
て有するものの、このトランジスタＰ３は通常動作状態
を前提に電流供給能力（昇圧用コンデンサＣ１への充電
能力）が決定されているので、サージを吸収するのに十
分な能力（トランジスタのサイズ）を持たない。また、
上記トランジスタＰ３と第２電源端子５２との間にはト
ランジスタＰ２が存在し、第３電源端子５３と第２電源
端子５２との間のサージ吸収経路の抵抗値が高く、しか
も、前記昇圧用コンデンサＣ１は、昇圧動作および昇圧
電圧保持動作に必要な小容量しか持たないので、第３電
源端子５３にサージが印加された時のサージ吸収能力は
低い。

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】００７０

【補正方法】変更

【補正内容】

【００７０】このように変更した場合のＩＣは、半導体
基板上に形成され、所定の電源電位が供給される第１電
源端子と、前記半導体基板上に形成され、前記第１電源
端子よりもそれぞれ低電位あるいは高電位の電源電位が
供給される第２電源端子および第３電源端子と、前記半
導体基板あるいはこの半導体基板内のウェル領域に形成
され、上記第２電源端子および第３電源端子にそれぞれ
対応して接続される前記半導体基板あるいはウェル領域
とは逆導電型の不純物領域とを具備し、この不純物領域
が形成されている半導体基板あるいはウェル領域に前記
第１電源端子が接続されていることを特徴とする。

【手続補正１２】

【補正対象書類名】明細書

【補正対象項目名】００７１

【補正方法】変更

【補正内容】

【００７１】

【発明の効果】上述したように本発明のＩＣによれば、
内部抵抗が比較的高い電源に接続される電源端子と内部
抵抗が比較的低い電源に接続される電源端子との電位関
係を逆転させて使用する場合でも、上記２つの電源端子
間に電源保護用の素子を接続することが可能になり、上
記内部抵抗が比較的高い電源に接続される電源端子に印
加されたサージを吸収する能力を高め、耐ラッチアップ
等の耐サージ特性の向上を図ることができる。

【手続補正１３】

【補正対象書類名】図面

【補正対象項目名】図６

【補正方法】変更

【補正内容】

【図６】

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成され、所定の電源電
   位が供給される第１電源端子と、 前記半導体基板上に形成され、前記第１電源端子よりも
   それぞれ低電位あるいは高電位の電源電位が供給される
   第２電源端子および第３電源端子と、 前記半導体基板上に形成され、上記第２電源端子および
   第３電源端子の間にソース・ドレイン間が接続され、ゲ
   ートおよび基板領域が前記第１電源端子に接続されてい
   る電源保護用のＭＯＳトランジスタとを具備することを
   特徴とする半導体集積回路。
2. 【請求項２】 請求項１記載の半導体集積回路におい
   て、 前記第２電源端子および第３電源端子には第１電源端子
   よりも低電位の電源電位が供給され、 前記ＭＯＳトランジスタはＰＭＯＳトランジスタである
   ことを特徴とする半導体集積回路。
3. 【請求項３】 請求項１記載の半導体集積回路におい
   て、 前記第２電源端子および第３電源端子には第１電源端子
   よりも高電位の電源電位が供給され、 前記ＭＯＳトランジスタはＮＭＯＳトランジスタである
   ことを特徴とする半導体集積回路。
4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
   半導体集積回路において、前記第２電源端子に電源電位
   を供給する電源の内部抵抗と前記第３電源端子に電源電
   位を供給する電源の内部抵抗とは異なることを特徴とす
   る半導体集積回路。
5. 【請求項５】 請求項４記載の半導体集積回路におい
   て、前記第２電源端子に電源電位を供給する電源および
   前記第３電源端子に電源電位を供給する電源ののうち、
   内部抵抗が高い方の電源は昇圧電源回路あるいは降圧電
   源回路であることを特徴とする半導体集積回路。
6. 【請求項６】 半導体基板上に形成され、所定の電源電
   位が供給される第１電源端子と、 前記半導体基板上に形成され、前記第１電源端子よりも
   それぞれ低電位あるいは高電位の電源電位が供給される
   第２電源端子および第３電源端子と、 前記半導体基板あるいはこの半導体基板内のウェル領域
   に形成され、上記第２電源端子および第３電源端子にそ
   れぞれ対応して接続され、前記半導体基板あるいはウェ
   ル領域とは逆導電型の不純物領域とを具備し、 この不純物領域が形成されている半導体基板あるいはウ
   ェル領域に前記第１電源端子が接続されていることを特
   徴とする半導体集積回路。