JPH09162298A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09162298A JPH09162298A JP7323006A JP32300695A JPH09162298A JP H09162298 A JPH09162298 A JP H09162298A JP 7323006 A JP7323006 A JP 7323006A JP 32300695 A JP32300695 A JP 32300695A JP H09162298 A JPH09162298 A JP H09162298A
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- power supply
- semiconductor region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
- H10D89/713—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base region coupled to the collector region of the other transistor, e.g. silicon controlled rectifier [SCR] devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【課題】入力電圧の推奨動作条件を拡大することができ
る半導体装置を提供する。 【解決手段】ラテラルｐｎｐトランジスタ２０は、ｎ-
型半導体領域１６内にｐ + 型拡散領域１７，１８を設け
ることにより形成される。ｐ+ 型拡散領域１７は接地Ｖ
SSに接続され、ｐ+ 型拡散領域１８は寄生抵抗Ｒ１を介
して入力端子１３に接続され、ｎ- 型半導体領域１６は
電源ＶCCの電圧よりも高い電圧の電源ＶPPに接続されて
いる。ラテラルｎｐｎトランジスタ２６は、ｐ- 型半導
体領域２２内にｎ+ 型拡散領域２３，２４を設けること
により形成される。ｎ+ 型拡散領域２３は接地ＶSSに接
続され、ｎ+ 型拡散領域２４は寄生抵抗Ｒ１を介して入
力端子１３に接続され、ｐ- 型半導体領域２２は接地Ｖ
SSの電圧よりも低い電圧の電源ＶBBに接続されている。
る半導体装置を提供する。 【解決手段】ラテラルｐｎｐトランジスタ２０は、ｎ-
型半導体領域１６内にｐ + 型拡散領域１７，１８を設け
ることにより形成される。ｐ+ 型拡散領域１７は接地Ｖ
SSに接続され、ｐ+ 型拡散領域１８は寄生抵抗Ｒ１を介
して入力端子１３に接続され、ｎ- 型半導体領域１６は
電源ＶCCの電圧よりも高い電圧の電源ＶPPに接続されて
いる。ラテラルｎｐｎトランジスタ２６は、ｐ- 型半導
体領域２２内にｎ+ 型拡散領域２３，２４を設けること
により形成される。ｎ+ 型拡散領域２３は接地ＶSSに接
続され、ｎ+ 型拡散領域２４は寄生抵抗Ｒ１を介して入
力端子１３に接続され、ｐ- 型半導体領域２２は接地Ｖ
SSの電圧よりも低い電圧の電源ＶBBに接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は入力保護回路を備え
た半導体装置に関する。近年の半導体装置の高密度、高
集積化に伴って、個々のトランジスタ素子は微細化され
て、ゲート絶縁膜も薄くなっており、ゲート絶縁耐圧が
低下する傾向にある。そのため、これらの微細なトラン
ジスタ素子を備えた半導体装置に適用できる静電破壊防
止用の入力保護回路が要望されている。また、半導体装
置への入力信号の電圧の推奨動作条件は、より広い範囲
が要求されている。
た半導体装置に関する。近年の半導体装置の高密度、高
集積化に伴って、個々のトランジスタ素子は微細化され
て、ゲート絶縁膜も薄くなっており、ゲート絶縁耐圧が
低下する傾向にある。そのため、これらの微細なトラン
ジスタ素子を備えた半導体装置に適用できる静電破壊防
止用の入力保護回路が要望されている。また、半導体装
置への入力信号の電圧の推奨動作条件は、より広い範囲
が要求されている。
【０００２】
【従来の技術】従来の半導体装置として、特開昭６３−
２２０５６４号公報には、ｐｎｐ型のラテラルトランジ
スタ及びｎｐｎ型のラテラルトランジスタを入力保護回
路とするＣＭＯＳＬＳＩが開示されている。この半導体
装置では、ラテラルｐｎｐトランジスタは高電位電源
（ＶCC）に接続されたコレクタと、入力端子に接続され
たエミッタと、高電位電源（ＶCC）に接続されたベース
とを備える。ラテラルｎｐｎトランジスタは接地
（ＶSS）に接続されたコレクタと、入力端子に接続され
たエミッタと、接地（ＶSS）に接続されたベースとを備
える。
２２０５６４号公報には、ｐｎｐ型のラテラルトランジ
スタ及びｎｐｎ型のラテラルトランジスタを入力保護回
路とするＣＭＯＳＬＳＩが開示されている。この半導体
装置では、ラテラルｐｎｐトランジスタは高電位電源
（ＶCC）に接続されたコレクタと、入力端子に接続され
たエミッタと、高電位電源（ＶCC）に接続されたベース
とを備える。ラテラルｎｐｎトランジスタは接地
（ＶSS）に接続されたコレクタと、入力端子に接続され
たエミッタと、接地（ＶSS）に接続されたベースとを備
える。
【０００３】この半導体装置では、入力端子に正の静電
気によるサージが印加されると、ラテラルｐｎｐトラン
ジスタがオンし、サージが高電位電源（ＶCC）に放電さ
れ、半導体装置の内部まで高電位が伝わるのが防止され
る。また、入力端子に負の静電気によるサージが印加さ
れると、ラテラルｎｐｎトランジスタがオンし、接地
（ＶSS）から入力端子側に電流が流れてサージが消失
し、半導体装置の内部まで低電位が伝わるのが防止され
る。
気によるサージが印加されると、ラテラルｐｎｐトラン
ジスタがオンし、サージが高電位電源（ＶCC）に放電さ
れ、半導体装置の内部まで高電位が伝わるのが防止され
る。また、入力端子に負の静電気によるサージが印加さ
れると、ラテラルｎｐｎトランジスタがオンし、接地
（ＶSS）から入力端子側に電流が流れてサージが消失
し、半導体装置の内部まで低電位が伝わるのが防止され
る。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た半導体装置においては、ラテラルトランジスタのベー
スを高電位電源又は接地に接続している。そのため、入
力信号の電圧として−１．５ボルトも印加すると、ラテ
ラルｎｐｎトランジスタはオンし、入力信号の低電位側
電圧ＶILの推奨動作条件を拡大することができない。
た半導体装置においては、ラテラルトランジスタのベー
スを高電位電源又は接地に接続している。そのため、入
力信号の電圧として−１．５ボルトも印加すると、ラテ
ラルｎｐｎトランジスタはオンし、入力信号の低電位側
電圧ＶILの推奨動作条件を拡大することができない。
【０００５】逆に、高電位電源（ＶCC）が３ボルトであ
る場合において、入力信号の電圧として５．５ボルトも
印加すると、ラテラルｐｎｐトランジスタはオンし、入
力信号の高電位側電圧ＶIHの推奨動作条件を拡大するこ
とができない。
る場合において、入力信号の電圧として５．５ボルトも
印加すると、ラテラルｐｎｐトランジスタはオンし、入
力信号の高電位側電圧ＶIHの推奨動作条件を拡大するこ
とができない。
【０００６】また、低電位側電圧ＶIL及び高電位側電圧
ＶIHの推奨動作条件を拡大することができないため、ア
ンダーシュートやオーバーシュートの許容範囲も大きく
することはできない。
ＶIHの推奨動作条件を拡大することができないため、ア
ンダーシュートやオーバーシュートの許容範囲も大きく
することはできない。
【０００７】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、入力電圧の推奨動作条
件を拡大することができる半導体装置を提供することに
ある。
れたものであって、その目的は、入力電圧の推奨動作条
件を拡大することができる半導体装置を提供することに
ある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、高電位電源及び低電位電源が動
作電源として供給され、かつ、入力端子を介して入力さ
れる入力信号に基づいて動作する内部回路を備えた半導
体装置において、第１の導電型の半導体領域内に該半導
体領域の導電型とは異なる第２の導電型の第１及び第２
の拡散領域を形成し、第１及び第２の拡散領域をそれぞ
れコレクタ及びエミッタとし、第１の半導体領域をベー
スとするラテラルトランジスタを設ける。第１の拡散領
域は高電位電源又は低電位電源に接続し、第２の拡散領
域は入力端子に接続し、半導体領域と第１の拡散領域と
のｐｎ接合が逆バイアスされるように半導体領域は高電
位電源の電圧よりも高い電圧の第３の電源又は低電位電
源の電圧よりも低い電圧の第４の電源に接続した。
め、請求項１の発明は、高電位電源及び低電位電源が動
作電源として供給され、かつ、入力端子を介して入力さ
れる入力信号に基づいて動作する内部回路を備えた半導
体装置において、第１の導電型の半導体領域内に該半導
体領域の導電型とは異なる第２の導電型の第１及び第２
の拡散領域を形成し、第１及び第２の拡散領域をそれぞ
れコレクタ及びエミッタとし、第１の半導体領域をベー
スとするラテラルトランジスタを設ける。第１の拡散領
域は高電位電源又は低電位電源に接続し、第２の拡散領
域は入力端子に接続し、半導体領域と第１の拡散領域と
のｐｎ接合が逆バイアスされるように半導体領域は高電
位電源の電圧よりも高い電圧の第３の電源又は低電位電
源の電圧よりも低い電圧の第４の電源に接続した。
【０００９】請求項２の発明は、ラテラルトランジスタ
を、半導体領域をｎ型とし、第１及び第２の拡散領域を
ｐ型とするｐｎｐトランジスタであり、半導体領域は高
電位電源の電圧よりも高い電圧の第３の電源に接続し
た。
を、半導体領域をｎ型とし、第１及び第２の拡散領域を
ｐ型とするｐｎｐトランジスタであり、半導体領域は高
電位電源の電圧よりも高い電圧の第３の電源に接続し
た。
【００１０】請求項３の発明は、ラテラルトランジスタ
を、半導体領域をｐ型とし、第１及び第２の拡散領域を
ｎ型とするｎｐｎトランジスタであり、半導体領域は低
電位電源の電圧よりも低い電圧の第４の電源に接続し
た。
を、半導体領域をｐ型とし、第１及び第２の拡散領域を
ｎ型とするｎｐｎトランジスタであり、半導体領域は低
電位電源の電圧よりも低い電圧の第４の電源に接続し
た。
【００１１】請求項４の発明は、半導体領域をｎ型と
し、第１及び第２の拡散領域をｐ型とする第１のラテラ
ルトランジスタと、半導体領域をｐ型とし、第１及び第
２の拡散領域をｎ型とする第２のラテラルトランジスタ
とを備える。第１のラテラルトランジスタの半導体領域
は高電位電源の電圧よりも高い電圧の第３の電源に接続
され、第２のラテラルトランジスタの半導体領域は低電
位電源の電圧よりも低い電圧の第４の電源に接続されて
いる。
し、第１及び第２の拡散領域をｐ型とする第１のラテラ
ルトランジスタと、半導体領域をｐ型とし、第１及び第
２の拡散領域をｎ型とする第２のラテラルトランジスタ
とを備える。第１のラテラルトランジスタの半導体領域
は高電位電源の電圧よりも高い電圧の第３の電源に接続
され、第２のラテラルトランジスタの半導体領域は低電
位電源の電圧よりも低い電圧の第４の電源に接続されて
いる。
【００１２】（作用）請求項１の発明では、半導体領域
と第１の拡散領域とのｐｎ接合が逆バイアスされるよう
に半導体領域は高電位電源の電圧よりも高い電圧の第３
の電源又は低電位電源の電圧よりも低い電圧の第４の電
源に接続されている。そのため、入力信号の電圧が第３
の電源の電圧よりも高くなるか、入力信号の電圧が第４
の電源の電圧よりも低くならなければ、第２の拡散領域
と半導体領域とのｐｎ接合は順バイアスにはならず、ラ
テラルトランジスタはオンしない。従って、入力信号の
電圧の推奨動作条件を拡大することができる。
と第１の拡散領域とのｐｎ接合が逆バイアスされるよう
に半導体領域は高電位電源の電圧よりも高い電圧の第３
の電源又は低電位電源の電圧よりも低い電圧の第４の電
源に接続されている。そのため、入力信号の電圧が第３
の電源の電圧よりも高くなるか、入力信号の電圧が第４
の電源の電圧よりも低くならなければ、第２の拡散領域
と半導体領域とのｐｎ接合は順バイアスにはならず、ラ
テラルトランジスタはオンしない。従って、入力信号の
電圧の推奨動作条件を拡大することができる。
【００１３】また、入力信号の電圧が第３の電源の電圧
よりも高くなるか、または入力信号の電圧が第４の電源
の電圧よりも低くなってラテラルトランジスタがオンす
ると、そのときの入力信号の電圧が内部回路へ伝わるの
が防止される。
よりも高くなるか、または入力信号の電圧が第４の電源
の電圧よりも低くなってラテラルトランジスタがオンす
ると、そのときの入力信号の電圧が内部回路へ伝わるの
が防止される。
【００１４】請求項２の発明では、入力信号の電圧が第
３の電源の電圧よりも高くならなければ、第２の拡散領
域と半導体領域とのｐｎ接合は順バイアスにはならず、
ラテラルｐｎｐトランジスタはオンしない。従って、入
力信号の高電位側電圧の推奨動作条件を拡大することが
できる。また、入力信号の電圧が第３の電源の電圧より
も高くなってラテラルｐｎｐトランジスタがオンする
と、そのときの入力信号の電圧が内部回路へ伝わるのが
防止される。
３の電源の電圧よりも高くならなければ、第２の拡散領
域と半導体領域とのｐｎ接合は順バイアスにはならず、
ラテラルｐｎｐトランジスタはオンしない。従って、入
力信号の高電位側電圧の推奨動作条件を拡大することが
できる。また、入力信号の電圧が第３の電源の電圧より
も高くなってラテラルｐｎｐトランジスタがオンする
と、そのときの入力信号の電圧が内部回路へ伝わるのが
防止される。
【００１５】請求項３の発明では、入力信号の電圧が第
４の電源の電圧よりも低くならなければ、第２の拡散領
域と半導体領域とのｐｎ接合は順バイアスにはならず、
ラテラルｎｐｎトランジスタはオンしない。従って、入
力信号の低電位側電圧の推奨動作条件を拡大することが
できる。また、入力信号の電圧が第４の電源の電圧より
も低くなってラテラルｎｐｎトランジスタがオンする
と、そのときの入力信号の電圧が内部回路へ伝わるのが
防止される。
４の電源の電圧よりも低くならなければ、第２の拡散領
域と半導体領域とのｐｎ接合は順バイアスにはならず、
ラテラルｎｐｎトランジスタはオンしない。従って、入
力信号の低電位側電圧の推奨動作条件を拡大することが
できる。また、入力信号の電圧が第４の電源の電圧より
も低くなってラテラルｎｐｎトランジスタがオンする
と、そのときの入力信号の電圧が内部回路へ伝わるのが
防止される。
【００１６】請求項４の発明では、入力信号の電圧が第
３の電源の電圧よりも高くならなければ、ラテラルｐｎ
ｐトランジスタはオンしない。従って、入力信号の高電
位側電圧の推奨動作条件を拡大することができる。ま
た、入力信号の電圧が第３の電源の電圧よりも高くなっ
てラテラルｐｎｐトランジスタがオンすると、そのとき
の入力信号の電圧が内部回路へ伝わるのが防止される。
３の電源の電圧よりも高くならなければ、ラテラルｐｎ
ｐトランジスタはオンしない。従って、入力信号の高電
位側電圧の推奨動作条件を拡大することができる。ま
た、入力信号の電圧が第３の電源の電圧よりも高くなっ
てラテラルｐｎｐトランジスタがオンすると、そのとき
の入力信号の電圧が内部回路へ伝わるのが防止される。
【００１７】また、入力信号の電圧が第４の電源の電圧
よりも低くならなければ、ラテラルｎｐｎトランジスタ
はオンしない。従って、入力信号の低電位側電圧の推奨
動作条件を拡大することができる。また、入力信号の電
圧が第４の電源の電圧よりも低くなってラテラルｎｐｎ
トランジスタがオンすると、そのときの入力信号の電圧
が内部回路へ伝わるのが防止される。
よりも低くならなければ、ラテラルｎｐｎトランジスタ
はオンしない。従って、入力信号の低電位側電圧の推奨
動作条件を拡大することができる。また、入力信号の電
圧が第４の電源の電圧よりも低くなってラテラルｎｐｎ
トランジスタがオンすると、そのときの入力信号の電圧
が内部回路へ伝わるのが防止される。
【００１８】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態の半導体装置を図面に従って説明する。
の形態の半導体装置を図面に従って説明する。
【００１９】図１は本形態の半導体装置１０を示す。半
導体装置１０はｐ--型半導体基板１１を用いて形成され
ている。半導体装置１０には高電位電源ＶCC及び低電位
電源としての接地ＶSSが動作電源として供給されてい
る。
導体装置１０はｐ--型半導体基板１１を用いて形成され
ている。半導体装置１０には高電位電源ＶCC及び低電位
電源としての接地ＶSSが動作電源として供給されてい
る。
【００２０】半導体装置１０上には内部回路としてのＣ
ＭＯＳインバータ１４が形成されており、同インバータ
１４には前記電源ＶCC及び接地ＶSSが供給されている。
ＣＭＯＳインバータ１４の入力端子は配線、すなわち、
寄生抵抗Ｒ１，Ｒ２を介して入力端子１３に接続されて
おり、インバータ１４は入力端子１３を介して入力され
る入力信号ＩＮに基づいて動作し、入力信号ＩＮの電圧
レベルを反転した信号を出力する。
ＭＯＳインバータ１４が形成されており、同インバータ
１４には前記電源ＶCC及び接地ＶSSが供給されている。
ＣＭＯＳインバータ１４の入力端子は配線、すなわち、
寄生抵抗Ｒ１，Ｒ２を介して入力端子１３に接続されて
おり、インバータ１４は入力端子１３を介して入力され
る入力信号ＩＮに基づいて動作し、入力信号ＩＮの電圧
レベルを反転した信号を出力する。
【００２１】ｐ--型半導体基板１１内には第１の導電型
の半導体領域としてのｎ- 型ウェル領域１６が形成され
ている。ｎ- 型ウェル領域１６内には第２の導電型の第
１及び第２の拡散領域としての第１及び第２のｐ+ 型拡
散領域１７，１８が形成されるとともに、コンタクト用
のｎ+ 型拡散領域１９が形成されている。従って、第１
のｐ+ 型拡散領域１７をコレクタとし、第２のｐ+ 型拡
散領域１８をエミッタとし、ｎ- 型半導体領域１６をベ
ースとする第１のラテラルトランジスタとしてのラテラ
ルｐｎｐトランジスタ２０が形成されている。ｎ- 型半
導体領域１６は同領域１６が備える寄生抵抗Ｒ３を介し
てｎ+ 型拡散領域１９に接続される。
の半導体領域としてのｎ- 型ウェル領域１６が形成され
ている。ｎ- 型ウェル領域１６内には第２の導電型の第
１及び第２の拡散領域としての第１及び第２のｐ+ 型拡
散領域１７，１８が形成されるとともに、コンタクト用
のｎ+ 型拡散領域１９が形成されている。従って、第１
のｐ+ 型拡散領域１７をコレクタとし、第２のｐ+ 型拡
散領域１８をエミッタとし、ｎ- 型半導体領域１６をベ
ースとする第１のラテラルトランジスタとしてのラテラ
ルｐｎｐトランジスタ２０が形成されている。ｎ- 型半
導体領域１６は同領域１６が備える寄生抵抗Ｒ３を介し
てｎ+ 型拡散領域１９に接続される。
【００２２】第１のｐ+ 型拡散領域１７は接地ＶSSに接
続され、第２のｐ+ 型拡散領域１８は寄生抵抗Ｒ１を介
して前記入力端子１３に接続されている。ｎ- 型半導体
領域１６は高電位電源ＶCCの電圧よりも高い電圧の第３
の電源ＶPPに接続されており、同領域１６と第１のｐ+
型拡散領域１７とのｐｎ接合が逆バイアスされている。
続され、第２のｐ+ 型拡散領域１８は寄生抵抗Ｒ１を介
して前記入力端子１３に接続されている。ｎ- 型半導体
領域１６は高電位電源ＶCCの電圧よりも高い電圧の第３
の電源ＶPPに接続されており、同領域１６と第１のｐ+
型拡散領域１７とのｐｎ接合が逆バイアスされている。
【００２３】また、ｎ- 型ウェル領域１６内には第１の
導電型の半導体領域としてのｐ- 型ウェル領域２２が形
成されている。ｐ- 型ウェル領域２２内には第２の導電
型の第１及び第２の拡散領域としての第１及び第２のｎ
+ 型拡散領域２３，２４が形成されるとともに、コンタ
クト用のｐ+ 型拡散領域２５が形成されている。従っ
て、第１のｎ+ 型拡散領域２３をコレクタとし、第２の
ｎ+ 型拡散領域２４をエミッタとし、ｐ- 型半導体領域
２２をベースとする第２のラテラルトランジスタとして
のラテラルｎｐｎトランジスタ２６が形成されている。
ｐ- 型半導体領域２２は同領域２２が備える寄生抵抗Ｒ
４を介してｐ+ 型拡散領域２５に接続される。
導電型の半導体領域としてのｐ- 型ウェル領域２２が形
成されている。ｐ- 型ウェル領域２２内には第２の導電
型の第１及び第２の拡散領域としての第１及び第２のｎ
+ 型拡散領域２３，２４が形成されるとともに、コンタ
クト用のｐ+ 型拡散領域２５が形成されている。従っ
て、第１のｎ+ 型拡散領域２３をコレクタとし、第２の
ｎ+ 型拡散領域２４をエミッタとし、ｐ- 型半導体領域
２２をベースとする第２のラテラルトランジスタとして
のラテラルｎｐｎトランジスタ２６が形成されている。
ｐ- 型半導体領域２２は同領域２２が備える寄生抵抗Ｒ
４を介してｐ+ 型拡散領域２５に接続される。
【００２４】第１のｎ+ 型拡散領域２３は接地ＶSSに接
続され、第２のｎ+ 型拡散領域２４は寄生抵抗Ｒ１を介
して前記入力端子１３に接続されている。ｐ- 型半導体
領域２５は接地ＶSSの電圧よりも低い電圧の第４の電源
ＶBBに接続されており、同領域２５と第１のｎ+ 型拡散
領域２３とのｐｎ接合が逆バイアスされている。なお、
本形態において、電源ＶPPの電圧は５．０Ｖ（ボルト）
に設定され、電源ＶBBの電圧は−１．５Ｖに設定されて
いる。
続され、第２のｎ+ 型拡散領域２４は寄生抵抗Ｒ１を介
して前記入力端子１３に接続されている。ｐ- 型半導体
領域２５は接地ＶSSの電圧よりも低い電圧の第４の電源
ＶBBに接続されており、同領域２５と第１のｎ+ 型拡散
領域２３とのｐｎ接合が逆バイアスされている。なお、
本形態において、電源ＶPPの電圧は５．０Ｖ（ボルト）
に設定され、電源ＶBBの電圧は−１．５Ｖに設定されて
いる。
【００２５】このように構成された半導体装置１０にお
いて、図２に示すように、入力信号ＩＮの電圧が５．５
Ｖになったとする。すると、ラテラルｐｎｐトランジス
タ２０のベースであるｎ- 型半導体領域１６には５．０
Ｖ（電源ＶPPの電圧）が印加されている。従って、ｐｎ
接合の順方向の電圧降下を例えば０．５Ｖとすると、第
２のｐ+ 型拡散領域１８とｎ- 型半導体領域１６とのｐ
ｎ接合は順バイアスにはならず、ラテラルｐｎｐトラン
ジスタ２０はオンしない。
いて、図２に示すように、入力信号ＩＮの電圧が５．５
Ｖになったとする。すると、ラテラルｐｎｐトランジス
タ２０のベースであるｎ- 型半導体領域１６には５．０
Ｖ（電源ＶPPの電圧）が印加されている。従って、ｐｎ
接合の順方向の電圧降下を例えば０．５Ｖとすると、第
２のｐ+ 型拡散領域１８とｎ- 型半導体領域１６とのｐ
ｎ接合は順バイアスにはならず、ラテラルｐｎｐトラン
ジスタ２０はオンしない。
【００２６】また、入力信号ＩＮの電圧が図２に示すよ
うに−２．０Ｖになったとする。すると、ラテラルｎｐ
ｎトランジスタ２６のベースであるｐ- 型半導体領域２
２には−１．５Ｖ（電源ＶBBの電圧）が印加されてい
る。従って、ｐｎ接合の順方向の電圧降下を０．５Ｖと
すると、ｐ- 型半導体領域２２と第２のｎ+ 型拡散領域
２４とのｐｎ接合は順バイアスにはならず、ラテラルｎ
ｐｎトランジスタ２６はオンしない。
うに−２．０Ｖになったとする。すると、ラテラルｎｐ
ｎトランジスタ２６のベースであるｐ- 型半導体領域２
２には−１．５Ｖ（電源ＶBBの電圧）が印加されてい
る。従って、ｐｎ接合の順方向の電圧降下を０．５Ｖと
すると、ｐ- 型半導体領域２２と第２のｎ+ 型拡散領域
２４とのｐｎ接合は順バイアスにはならず、ラテラルｎ
ｐｎトランジスタ２６はオンしない。
【００２７】従って、ＣＭＯＳインバータ１４は入力信
号ＩＮの電圧が５．５Ｖ〜−２．０Ｖの範囲内にある場
合には入力信号ＩＮの電圧レベルを反転した信号を出力
する。
号ＩＮの電圧が５．５Ｖ〜−２．０Ｖの範囲内にある場
合には入力信号ＩＮの電圧レベルを反転した信号を出力
する。
【００２８】入力信号ＩＮの電圧が５．５Ｖより大きく
なると、ラテラルｐｎｐトランジスタ２０がオンする。
すると、オンしたｐｎｐトランジスタ２０を介して入力
端子１３から接地ＶSSに電流が流れ、そのときの入力信
号ＩＮの電圧がＣＭＯＳインバータ１４へ伝わるのが防
止される。
なると、ラテラルｐｎｐトランジスタ２０がオンする。
すると、オンしたｐｎｐトランジスタ２０を介して入力
端子１３から接地ＶSSに電流が流れ、そのときの入力信
号ＩＮの電圧がＣＭＯＳインバータ１４へ伝わるのが防
止される。
【００２９】また、入力信号ＩＮの電圧が−２．０Ｖよ
り小さくなると、ラテラルｎｐｎトランジスタ２６がオ
ンする。すると、オンしたｎｐｎトランジスタ２６を介
して接地ＶSSから入力端子１３に電流が流れ、そのとき
の入力信号ＩＮの電圧がＣＭＯＳインバータ１４へ伝わ
るのが防止される。
り小さくなると、ラテラルｎｐｎトランジスタ２６がオ
ンする。すると、オンしたｎｐｎトランジスタ２６を介
して接地ＶSSから入力端子１３に電流が流れ、そのとき
の入力信号ＩＮの電圧がＣＭＯＳインバータ１４へ伝わ
るのが防止される。
【００３０】さて、本実施の形態は、以下の効果があ
る。 （１）ラテラルｐｎｐトランジスタ２０のベースを高電
位電源ＶCCの電圧よりも高い電圧の電源ＶPPに接続した
ので、ラテラルｐｎｐトランジスタ２０がオンする電圧
を高くすることができる。よって、半導体装置１０の入
力信号ＩＮの高電位側電圧の推奨動作条件を拡大するこ
とができる。
る。 （１）ラテラルｐｎｐトランジスタ２０のベースを高電
位電源ＶCCの電圧よりも高い電圧の電源ＶPPに接続した
ので、ラテラルｐｎｐトランジスタ２０がオンする電圧
を高くすることができる。よって、半導体装置１０の入
力信号ＩＮの高電位側電圧の推奨動作条件を拡大するこ
とができる。
【００３１】（２）ラテラルｎｐｎトランジスタ２６の
ベースを接地ＶSSの電圧よりも低い電圧の電源ＶBBに接
続したので、ラテラルｎｐｎトランジスタ２６がオンす
る電圧を低くすることができる。よって、半導体装置１
０の入力信号ＩＮの低電位側電圧の推奨動作条件を拡大
することができる。
ベースを接地ＶSSの電圧よりも低い電圧の電源ＶBBに接
続したので、ラテラルｎｐｎトランジスタ２６がオンす
る電圧を低くすることができる。よって、半導体装置１
０の入力信号ＩＮの低電位側電圧の推奨動作条件を拡大
することができる。
【００３２】なお、本発明は次のように任意に変更して
具体化することも可能である。 （１）上記形態では、第１の導電型の半導体領域をｎ-
型ウェル領域１６としたが、ｐ--型半導体基板１１に代
えてｎ--型半導体基板とし、このｎ--型半導体基板を第
１の導電型の半導体領域としてもよい。この場合にも上
記形態と同様の効果がある。
具体化することも可能である。 （１）上記形態では、第１の導電型の半導体領域をｎ-
型ウェル領域１６としたが、ｐ--型半導体基板１１に代
えてｎ--型半導体基板とし、このｎ--型半導体基板を第
１の導電型の半導体領域としてもよい。この場合にも上
記形態と同様の効果がある。
【００３３】（２）半導体基板をｎ--型のものとし、同
ｎ--型半導体基板内に第１の導電型の半導体領域として
のｐ- 型ウェル領域を形成し、同ｐ- 型ウェル領域内に
第１の導電型の半導体領域としてのｎ- 型ウェル領域を
形成した半導体装置に具体化してもよい。この場合にも
上記形態と同様の効果がある。
ｎ--型半導体基板内に第１の導電型の半導体領域として
のｐ- 型ウェル領域を形成し、同ｐ- 型ウェル領域内に
第１の導電型の半導体領域としてのｎ- 型ウェル領域を
形成した半導体装置に具体化してもよい。この場合にも
上記形態と同様の効果がある。
【００３４】（３）上記形態におけるラテラルｐｎｐト
ランジスタ２０及びラテラルｎｐｎトランジスタ２６の
うち、いずれか一方のみを設けた半導体装置に具体化し
てもよい。例えば、ラテラルｐｎｐトランジスタ２０の
みを設ける場合には、入力信号ＩＮの高電位側電圧を電
源ＶCCの電圧よりも高くして推奨動作条件を広げること
ができる。また、ラテラルｎｐｎトランジスタ２６のみ
を設ける場合には、入力信号ＩＮの低電位側電圧を接地
ＶSSの電圧よりも低くして推奨動作条件を広げることが
できる。
ランジスタ２０及びラテラルｎｐｎトランジスタ２６の
うち、いずれか一方のみを設けた半導体装置に具体化し
てもよい。例えば、ラテラルｐｎｐトランジスタ２０の
みを設ける場合には、入力信号ＩＮの高電位側電圧を電
源ＶCCの電圧よりも高くして推奨動作条件を広げること
ができる。また、ラテラルｎｐｎトランジスタ２６のみ
を設ける場合には、入力信号ＩＮの低電位側電圧を接地
ＶSSの電圧よりも低くして推奨動作条件を広げることが
できる。
【００３５】（４）上記形態におけるラテラルｐｎｐト
ランジスタ２０の第１のｐ+ 型拡散領域（コレクタ）１
７及びラテラルｎｐｎトランジスタ２６の第１のｎ+ 型
拡散領域（コレクタ）２３を接地ＶSSに代えて電源ＶCC
に接続してもよい。この場合にも上記形態の半導体装置
１０と同様の効果がある。
ランジスタ２０の第１のｐ+ 型拡散領域（コレクタ）１
７及びラテラルｎｐｎトランジスタ２６の第１のｎ+ 型
拡散領域（コレクタ）２３を接地ＶSSに代えて電源ＶCC
に接続してもよい。この場合にも上記形態の半導体装置
１０と同様の効果がある。
【００３６】
【発明の効果】以上詳述したように、本発明は、入力電
圧の推奨動作条件を拡大することができる優れた効果が
ある。
圧の推奨動作条件を拡大することができる優れた効果が
ある。
【図１】一実施の形態の半導体装置を示す断面図
【図２】図１の半導体装置の入力電圧−電流特性を示す
線図
線図
１３ 入力端子 １４ 内部回路としてのＣＭＯＳインバータ １６ 半導体領域としてのｎ- 型半導体領域 １７，１８ 第１及び第２の拡散領域としての第１及び
第２のｐ+ 型拡散領域 ２０ 第１のラテラル（ｐｎｐ）トランジスタ ２２ 半導体領域としてのｐ- 型半導体領域 ２３，２４ 第１及び第２の拡散領域としての第１及び
第２のｎ+ 型拡散領域 ２６ 第２のラテラル（ｎｐｎ）トランジスタ ＩＮ 入力信号 ＶBB 第４の電源 ＶCC 高電位電源 ＶPP 第３の電源 ＶSS 低電位電源としての接地
第２のｐ+ 型拡散領域 ２０ 第１のラテラル（ｐｎｐ）トランジスタ ２２ 半導体領域としてのｐ- 型半導体領域 ２３，２４ 第１及び第２の拡散領域としての第１及び
第２のｎ+ 型拡散領域 ２６ 第２のラテラル（ｎｐｎ）トランジスタ ＩＮ 入力信号 ＶBB 第４の電源 ＶCC 高電位電源 ＶPP 第３の電源 ＶSS 低電位電源としての接地
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中野 富男 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 関 照夫 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内
Claims (4)
- 【請求項１】 高電位電源及び低電位電源が動作電源と
して供給され、かつ、入力端子を介して入力される入力
信号に基づいて動作する内部回路を備えた半導体装置に
おいて、 第１の導電型の半導体領域内に該半導体領域の導電型と
は異なる第２の導電型の第１及び第２の拡散領域を形成
し、第１及び第２の拡散領域をそれぞれコレクタ及びエ
ミッタとし、第１の半導体領域をベースとするラテラル
トランジスタを設け、 前記第１の拡散領域は前記高電位電源又は低電位電源に
接続し、前記第２の拡散領域は前記入力端子に接続し、
前記半導体領域と前記第１の拡散領域とのｐｎ接合が逆
バイアスされるように前記半導体領域は前記高電位電源
の電圧よりも高い電圧の第３の電源又は前記低電位電源
の電圧よりも低い電圧の第４の電源に接続した半導体装
置。 - 【請求項２】 前記ラテラルトランジスタは、前記半導
体領域をｎ型とし、前記第１及び第２の拡散領域をｐ型
とするｐｎｐトランジスタであり、前記半導体領域は前
記高電位電源の電圧よりも高い電圧の第３の電源に接続
されている請求項１に記載の半導体装置。 - 【請求項３】 前記ラテラルトランジスタは、前記半導
体領域をｐ型とし、前記第１及び第２の拡散領域をｎ型
とするｎｐｎトランジスタであり、前記半導体領域は前
記低電位電源の電圧よりも低い電圧の第４の電源に接続
されている請求項１に記載の半導体装置。 - 【請求項４】 前記半導体領域をｎ型とし、前記第１及
び第２の拡散領域をｐ型とする第１のラテラルトランジ
スタと、前記半導体領域をｐ型とし、前記第１及び第２
の拡散領域をｎ型とする第２のラテラルトランジスタと
を備え、 前記第１のラテラルトランジスタの半導体領域は前記高
電位電源の電圧よりも高い電圧の第３の電源に接続さ
れ、前記第２のラテラルトランジスタの半導体領域は前
記低電位電源の電圧よりも低い電圧の第４の電源に接続
されている請求項１に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7323006A JPH09162298A (ja) | 1995-12-12 | 1995-12-12 | 半導体装置 |
| US08/763,262 US5747837A (en) | 1995-12-12 | 1996-12-10 | Semiconductor device having input protective function |
| KR1019960064278A KR970053865A (ko) | 1995-12-12 | 1996-12-11 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7323006A JPH09162298A (ja) | 1995-12-12 | 1995-12-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162298A true JPH09162298A (ja) | 1997-06-20 |
Family
ID=18150091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7323006A Withdrawn JPH09162298A (ja) | 1995-12-12 | 1995-12-12 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5747837A (ja) |
| JP (1) | JPH09162298A (ja) |
| KR (1) | KR970053865A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000307070A (ja) * | 1999-04-22 | 2000-11-02 | Fujitsu Ltd | 保護回路を有する半導体装置 |
| KR100965130B1 (ko) * | 2007-03-13 | 2010-06-23 | 미쓰비시덴키 가부시키가이샤 | 충전대상 소자에 충전전류를 공급하는 반도체 장치 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2770341B1 (fr) * | 1997-10-24 | 2000-01-14 | Sgs Thomson Microelectronics | Dispositif de protection contre des decharges electrostatiques a faible niveau de seuil |
| IT1289513B1 (it) * | 1996-12-23 | 1998-10-15 | Sgs Thomson Microelectronics | Struttura integrata con dispositivo a soglia di conduzione inversa prestabilita |
| DE69941977D1 (de) * | 1999-06-01 | 2010-03-18 | Imec | ESD-Schutz-Bauteil für mittlere Triggerspannung |
| GR20000100040A (el) * | 2000-02-11 | 2001-10-31 | I.S.D. Λυσεις Ολοκληρωμενων Συστηματων Ανωνυμος Εταιρεια | Προστασια εναντι esd τυπου scr με συζευξη p-well για τεχνολογιες τριπλου πηγαδιου cmos/bicmos |
| JP2002124580A (ja) * | 2000-10-18 | 2002-04-26 | Yamaha Corp | 入力保護回路 |
| GR20010100030A (el) * | 2001-01-22 | 2002-11-01 | I.S.D Λυσεις Ολοκληρωμενων Συστηματων Ανωνυμος Εταιρεια | Προστασια εναντι της ηλεκτροστατικης εκφορτωσης(εsd)τυπου ελεγχομενου ανορθωτη πυριτιου (scr) με εξαιρετικα χαμηλη ταση σκανδαλι |
| US7875933B2 (en) * | 2005-03-29 | 2011-01-25 | Infineon Technologies Ag | Lateral bipolar transistor with additional ESD implant |
| DE102005019305B4 (de) * | 2005-04-26 | 2010-04-22 | Infineon Technologies Ag | ESD-Schutzstruktur mit Diodenreihenschaltung und Halbleiterschaltung mit derselben |
| US9041054B2 (en) | 2010-02-22 | 2015-05-26 | Sofics Bvba | High holding voltage electrostatic discharge protection device |
| US8653557B2 (en) * | 2010-02-22 | 2014-02-18 | Sofics Bvba | High holding voltage electrostatic discharge (ESD) device |
| JP6187984B2 (ja) * | 2012-02-07 | 2017-08-30 | ソフィックス ビーヴィービーエー | 交互伝導タイプの領域を有する静電放電保護用の半導体デバイス |
| US9202760B2 (en) * | 2012-06-26 | 2015-12-01 | Infineon Technologies Ag | Semiconductor devices and structures |
| US9343555B2 (en) * | 2013-02-08 | 2016-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for ESD structures |
| US9431356B2 (en) | 2013-02-08 | 2016-08-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of forming the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154060A (ja) * | 1984-12-26 | 1986-07-12 | Nec Corp | 半導体装置 |
| JPS63220564A (ja) * | 1987-03-09 | 1988-09-13 | Fujitsu Ltd | Ｃ−ｍｏｓｌｓｉの保護回路 |
| JP3255186B2 (ja) * | 1992-08-24 | 2002-02-12 | ソニー株式会社 | 保護装置と固体撮像素子 |
-
1995
- 1995-12-12 JP JP7323006A patent/JPH09162298A/ja not_active Withdrawn
-
1996
- 1996-12-10 US US08/763,262 patent/US5747837A/en not_active Expired - Fee Related
- 1996-12-11 KR KR1019960064278A patent/KR970053865A/ko not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000307070A (ja) * | 1999-04-22 | 2000-11-02 | Fujitsu Ltd | 保護回路を有する半導体装置 |
| KR100965130B1 (ko) * | 2007-03-13 | 2010-06-23 | 미쓰비시덴키 가부시키가이샤 | 충전대상 소자에 충전전류를 공급하는 반도체 장치 |
| US8395231B2 (en) | 2007-03-13 | 2013-03-12 | Mitsubishi Electric Corporation | Semiconductor device supplying charging current to element to be charged |
| US8674471B2 (en) | 2007-03-13 | 2014-03-18 | Mitsubishi Electric Corporation | Semiconductor device supplying charging current to element to be charged |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970053865A (ko) | 1997-07-31 |
| US5747837A (en) | 1998-05-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030304 |