JPH06104855A - フェージングシュミレータ - Google Patents
フェージングシュミレータInfo
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- JPH06104855A JPH06104855A JP4246762A JP24676292A JPH06104855A JP H06104855 A JPH06104855 A JP H06104855A JP 4246762 A JP4246762 A JP 4246762A JP 24676292 A JP24676292 A JP 24676292A JP H06104855 A JPH06104855 A JP H06104855A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 9
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Landscapes
- Monitoring And Testing Of Transmission In General (AREA)
Abstract
(57)【要約】 （修正有）
【目的】温度変動の影響を受けにくく、高周波数の平衡
変調器や位相シフタを必要とせず、調整しやすくする。 【構成】フェージングシュミレーションの場合は、符号
遅延手段７２の同一シフト段から２つの伝送符号θ
Ｂ（ｔ）とθＢ（ｔ）を得、又は２つの符号が相関を保
つ状態でわずかに遅延量をずらせる。第一電波通路と第
二電波通路における各ドプラーシフトはｆａ，ｆｂとし
てそれぞれシンセサイザ９３，９４に与えられ、２つの
電波通路の位相差は設定位相θａ，θｂによって決定さ
れ、レイリー雑音はＡ（ｔ），Ｂ（ｔ）で与えられ、減
衰量は減衰器１１７，１１９によって変化させる。隣接
チャネル間の干渉信号を得るには、符号遅延手段より出
力される２つの信号θＡ（ｔ）とθＢ（ｔ）とが相関が
無い程度に相互に遅延量の差を大きくし、その状態でシ
ンセサイザの設定周波数の一部ｆａとｆｂとを十分に離
してチャネル間の周波数差を得る。
変調器や位相シフタを必要とせず、調整しやすくする。 【構成】フェージングシュミレーションの場合は、符号
遅延手段７２の同一シフト段から２つの伝送符号θ
Ｂ（ｔ）とθＢ（ｔ）を得、又は２つの符号が相関を保
つ状態でわずかに遅延量をずらせる。第一電波通路と第
二電波通路における各ドプラーシフトはｆａ，ｆｂとし
てそれぞれシンセサイザ９３，９４に与えられ、２つの
電波通路の位相差は設定位相θａ，θｂによって決定さ
れ、レイリー雑音はＡ（ｔ），Ｂ（ｔ）で与えられ、減
衰量は減衰器１１７，１１９によって変化させる。隣接
チャネル間の干渉信号を得るには、符号遅延手段より出
力される２つの信号θＡ（ｔ）とθＢ（ｔ）とが相関が
無い程度に相互に遅延量の差を大きくし、その状態でシ
ンセサイザの設定周波数の一部ｆａとｆｂとを十分に離
してチャネル間の周波数差を得る。
Description
【０００１】
【産業上の利用分野】この発明は、デジタル移動通信シ
ステムなどの受信性能を評価するために用いられ、レイ
リー散乱を受けたり、ドプラーシフトを受けたり、フェ
ージングを受けた状態の信号と同様な信号をリアルタイ
ムで発生するフェージングシュミレータに関する。
ステムなどの受信性能を評価するために用いられ、レイ
リー散乱を受けたり、ドプラーシフトを受けたり、フェ
ージングを受けた状態の信号と同様な信号をリアルタイ
ムで発生するフェージングシュミレータに関する。
【０００２】
【従来の技術】図３に従来のフェージングシュミレータ
を示す。同相信号Ｉ（ｔ）と直交信号Ｑ（ｔ）とが直交
変調器１１に加えられ、その変調出力は極座標から直交
座標へ変換する座標変換器１２においてその実部と虚部
とに変換（分割）される。これら変換された実部及び虚
部はデジタルの低域通過フィルタ１３，１４をそれぞれ
通じて乗算型のＤＡ変換器１５，１６にそれぞれ供給さ
れる。ＤＡ変換器１５，１６の基準電圧源に可変直流電
源１７の出力電圧が印加されて直流電圧ＶA が掛け算さ
れる。
を示す。同相信号Ｉ（ｔ）と直交信号Ｑ（ｔ）とが直交
変調器１１に加えられ、その変調出力は極座標から直交
座標へ変換する座標変換器１２においてその実部と虚部
とに変換（分割）される。これら変換された実部及び虚
部はデジタルの低域通過フィルタ１３，１４をそれぞれ
通じて乗算型のＤＡ変換器１５，１６にそれぞれ供給さ
れる。ＤＡ変換器１５，１６の基準電圧源に可変直流電
源１７の出力電圧が印加されて直流電圧ＶA が掛け算さ
れる。
【０００３】これらＤＡ変換器１５，１６の出力はそれ
ぞれ掛け算器１８，１９に供給され、正弦波発振器２１
からの周波数ｆA の搬送波出力がそのまま掛け算器１８
に供給されると共に９０度移相回路２２を通じて掛け算
器１９に供給され、これら掛け算器１８，１９の出力は
加算器２３で加算され、その加算出力、つまり直交変調
出力は掛け算器２４において、ランダム雑音発生器２５
からの雑音が減衰器２６で適当なレベルとされた雑音Ａ
（ｔ）と掛け算される。この雑音が掛けられた信号は減
衰器２７でＧA だけ減衰され、その減衰された出力は可
変遅延手段２８によりｔA だけ遅延されて掛け算器２９
に供給されると共に移相器３１を通じて掛け算器３２に
供給される。正弦発振器３３より周波数ｆ1 の信号が掛
け算器２９に供給されると共に９０度移相器３４を通じ
て掛け算器３２に供給される。掛け算器２９，３２の出
力は加算器３５で加算される。
ぞれ掛け算器１８，１９に供給され、正弦波発振器２１
からの周波数ｆA の搬送波出力がそのまま掛け算器１８
に供給されると共に９０度移相回路２２を通じて掛け算
器１９に供給され、これら掛け算器１８，１９の出力は
加算器２３で加算され、その加算出力、つまり直交変調
出力は掛け算器２４において、ランダム雑音発生器２５
からの雑音が減衰器２６で適当なレベルとされた雑音Ａ
（ｔ）と掛け算される。この雑音が掛けられた信号は減
衰器２７でＧA だけ減衰され、その減衰された出力は可
変遅延手段２８によりｔA だけ遅延されて掛け算器２９
に供給されると共に移相器３１を通じて掛け算器３２に
供給される。正弦発振器３３より周波数ｆ1 の信号が掛
け算器２９に供給されると共に９０度移相器３４を通じ
て掛け算器３２に供給される。掛け算器２９，３２の出
力は加算器３５で加算される。
【０００４】一方、加算器２３の出力は分岐されて切り
替えスイッチ３６の固定接点Ｆ側を通じて掛け算器３７
にも供給される。掛け算器３７には雑音発生器２５から
の雑音が減衰器３８を通じて雑音Ｂ（ｔ）として与えら
れている。この掛け算器３７の出力は減衰器３９により
ＧB だけ減衰され、さらにその減衰出力は可変遅延手段
４１によりｔB だけ遅延されて掛け算器４２へ供給され
る。周波数ｆ2 の正弦波を発生する発振器４３の出力が
掛け算器４２に供給されると共に９０度移相器４４を通
じて掛け算器４５に供給され、遅延手段４１の出力はフ
ェイズシフタ４６を通じて掛け算器４５も供給される。
掛け算器４２，４５の各出力は加算器４７で加算され
る。加算器３５，４７の各出力が加算器４８により加算
され、その加算出力は減衰器４９でＧC だけ減衰を受け
て出力端子５１に出力される。
替えスイッチ３６の固定接点Ｆ側を通じて掛け算器３７
にも供給される。掛け算器３７には雑音発生器２５から
の雑音が減衰器３８を通じて雑音Ｂ（ｔ）として与えら
れている。この掛け算器３７の出力は減衰器３９により
ＧB だけ減衰され、さらにその減衰出力は可変遅延手段
４１によりｔB だけ遅延されて掛け算器４２へ供給され
る。周波数ｆ2 の正弦波を発生する発振器４３の出力が
掛け算器４２に供給されると共に９０度移相器４４を通
じて掛け算器４５に供給され、遅延手段４１の出力はフ
ェイズシフタ４６を通じて掛け算器４５も供給される。
掛け算器４２，４５の各出力は加算器４７で加算され
る。加算器３５，４７の各出力が加算器４８により加算
され、その加算出力は減衰器４９でＧC だけ減衰を受け
て出力端子５１に出力される。
【０００５】また、同相信号Ｉ′（ｔ）及び直交信号
Ｑ′（ｔ）が直交変調器５２において搬送波を直交変調
し、その変調出力が座標変換器５３において実部と虚部
とに変換され取り出され、これら実部及び虚部はデジタ
ルの低域通過フィルタ５４，５５をそれぞれ通じて乗算
型のＤＡ変換器５６，５７へ供給される。ＤＡ変換器５
６，５７には可変電源５８より電圧ＶB が基準電源端子
に印加されてＶB が掛け算される。ＤＡ変換器５６，５
７の各出力はそれぞれ掛け算器５９，６１へ供給され、
発振器６２からの周波数ｆB の搬送波が掛け算器５９に
供給されると共に９０度移相器６３を通じて掛け算器６
１へ供給される。掛け算器５９，６１の出力は加算器６
４で加算され、その加算出力は切り替えスイッチ３６の
固定接点Ｉ側を通じて掛け算器３７に供給される。
Ｑ′（ｔ）が直交変調器５２において搬送波を直交変調
し、その変調出力が座標変換器５３において実部と虚部
とに変換され取り出され、これら実部及び虚部はデジタ
ルの低域通過フィルタ５４，５５をそれぞれ通じて乗算
型のＤＡ変換器５６，５７へ供給される。ＤＡ変換器５
６，５７には可変電源５８より電圧ＶB が基準電源端子
に印加されてＶB が掛け算される。ＤＡ変換器５６，５
７の各出力はそれぞれ掛け算器５９，６１へ供給され、
発振器６２からの周波数ｆB の搬送波が掛け算器５９に
供給されると共に９０度移相器６３を通じて掛け算器６
１へ供給される。掛け算器５９，６１の出力は加算器６
４で加算され、その加算出力は切り替えスイッチ３６の
固定接点Ｉ側を通じて掛け算器３７に供給される。
【０００６】移動局と固定局または移動局間の通信にお
いては直接波と反射波とが同時に受信され、しかもその
反射波はレベルと位相が変動し、あるいは複数の反射波
が主として受信される。このため受信信号はレベル及び
位相が変動したものとなる。また移動局と固定局間の相
対的移動により受信周波数がいわゆるドプラーシフトに
より変動する。これら変動状態を、シュミレーション
（フェージングシュミレーション）するには切り替えス
イッチ３６を固定接点Ｆ側とに接続しておく。この時出
力端子５１に得られる出力信号は次式で表される。
いては直接波と反射波とが同時に受信され、しかもその
反射波はレベルと位相が変動し、あるいは複数の反射波
が主として受信される。このため受信信号はレベル及び
位相が変動したものとなる。また移動局と固定局間の相
対的移動により受信周波数がいわゆるドプラーシフトに
より変動する。これら変動状態を、シュミレーション
（フェージングシュミレーション）するには切り替えス
イッチ３６を固定接点Ｆ側とに接続しておく。この時出
力端子５１に得られる出力信号は次式で表される。
【０００７】ＧC ・〔ＧA ・Ａ（ｔ）・ｃｏｓ｛２π
（ｆA ＋ｆ1 ）・（ｔ−ｔA ）＋θA（ｔ）｝・ＶA ＋
ＧB ・Ｂ（ｔ）・ｃｏｓ｛２π（ｆA ＋ｆ2 ）・（ｔ−
ｔB ）＋θA （ｔ）｝・ＶA 〕 ここでＡ（ｔ）は電波の第一通路のレイリー散乱であ
り、Ｂ（ｔ）は電波の第二通路のレイリー散乱と等価で
ある。また減衰量ＧA ，ＧB はそれぞれ第一，第二通路
の減衰量である。ｆA が搬送波周波数であり、ｆ1 ，ｆ
2 がそれぞれ第一，第二通路におけるドプラーシフト周
波数である。またθA （ｔ）は送信情報である。さらに
ｔA ，ｔB はそれぞれ第一，第二通路の時間遅れであ
る。よってこれらの各部の減衰量あるいは遅延手段２
８，４１の遅延量ｔA ，ｔB また周波数ｆ1 ，ｆ2 など
を変化させることによっていろいろな状態つまり、実際
にフェージングを受けた状態をシュミレートすることが
できる。
（ｆA ＋ｆ1 ）・（ｔ−ｔA ）＋θA（ｔ）｝・ＶA ＋
ＧB ・Ｂ（ｔ）・ｃｏｓ｛２π（ｆA ＋ｆ2 ）・（ｔ−
ｔB ）＋θA （ｔ）｝・ＶA 〕 ここでＡ（ｔ）は電波の第一通路のレイリー散乱であ
り、Ｂ（ｔ）は電波の第二通路のレイリー散乱と等価で
ある。また減衰量ＧA ，ＧB はそれぞれ第一，第二通路
の減衰量である。ｆA が搬送波周波数であり、ｆ1 ，ｆ
2 がそれぞれ第一，第二通路におけるドプラーシフト周
波数である。またθA （ｔ）は送信情報である。さらに
ｔA ，ｔB はそれぞれ第一，第二通路の時間遅れであ
る。よってこれらの各部の減衰量あるいは遅延手段２
８，４１の遅延量ｔA ，ｔB また周波数ｆ1 ，ｆ2 など
を変化させることによっていろいろな状態つまり、実際
にフェージングを受けた状態をシュミレートすることが
できる。
【０００８】一方隣接チャネル間の干渉をシュミレート
するには切り替えスイッチ３６を固定接点Ｉ側に接続す
る。この状態における出力端子５１の出力は次式で表さ
れる。 ＧC ・〔ＧA ・Ａ（ｔ）・ｃｏｓ｛２π（ｆA ＋ｆ1 ）
・（ｔ−ｔA ）＋θA（ｔ）｝・ＶA ＋ＧB ・Ｂ（ｔ）
・ｃｏｓ｛２π（ｆB ＋ｆ2 ）・（ｔ−ｔB ）＋θ
B （ｔ）｝・ＶB 〕 ここでθB （ｔ）はチャネルＢ側の送信情報である。ｆ
B はチャネルＢ側の搬送波周波数である。この場合隣接
チャネル間においては搬送波周波数がｆA ＋ｆ 1 とｆB
＋ｆ2 間の干渉となり且つこれらの時間ないし位相は遅
延手段２８，４１によって調整され、その周波数差はｆ
1 ，ｆ2 ，ｆA ，ｆB によって変更され、レベルは
ＧA ，ＧB で変更される。
するには切り替えスイッチ３６を固定接点Ｉ側に接続す
る。この状態における出力端子５１の出力は次式で表さ
れる。 ＧC ・〔ＧA ・Ａ（ｔ）・ｃｏｓ｛２π（ｆA ＋ｆ1 ）
・（ｔ−ｔA ）＋θA（ｔ）｝・ＶA ＋ＧB ・Ｂ（ｔ）
・ｃｏｓ｛２π（ｆB ＋ｆ2 ）・（ｔ−ｔB ）＋θ
B （ｔ）｝・ＶB 〕 ここでθB （ｔ）はチャネルＢ側の送信情報である。ｆ
B はチャネルＢ側の搬送波周波数である。この場合隣接
チャネル間においては搬送波周波数がｆA ＋ｆ 1 とｆB
＋ｆ2 間の干渉となり且つこれらの時間ないし位相は遅
延手段２８，４１によって調整され、その周波数差はｆ
1 ，ｆ2 ，ｆA ，ｆB によって変更され、レベルは
ＧA ，ＧB で変更される。
【０００９】
【発明が解決しようとする課題】従来においては、２つ
の通路差を変更するため可変遅延手段２８，４１が用い
られているが、この遅延時間ｔA ，ｔB を得るには通
常、線路いわゆるケーブルの遅延時間を利用しているた
め温度変動にしたがって遅延時間が変化し、また周波数
によって遅延歪みが生じ、さらに高い分解能で広い範囲
によって遅延時間を変化することが難しい。
の通路差を変更するため可変遅延手段２８，４１が用い
られているが、この遅延時間ｔA ，ｔB を得るには通
常、線路いわゆるケーブルの遅延時間を利用しているた
め温度変動にしたがって遅延時間が変化し、また周波数
によって遅延歪みが生じ、さらに高い分解能で広い範囲
によって遅延時間を変化することが難しい。
【００１０】また多数の高周波数の平衡変調器つまり掛
け算器１８，１９，２４，２９，３２，３７，４２，４
５，５９，６１を使用しており、さらに多くの高周波の
位相シフタを使用しているため、周波数に対する調整が
難しい。しかも２つの系統が用いられ構成が複雑となっ
ていた。
け算器１８，１９，２４，２９，３２，３７，４２，４
５，５９，６１を使用しており、さらに多くの高周波の
位相シフタを使用しているため、周波数に対する調整が
難しい。しかも２つの系統が用いられ構成が複雑となっ
ていた。
【００１１】
【課題を解決するための手段】この発明によれば、符号
遅延手段から送信符号がステップ的に遅延され、その２
つの遅延出力の各符号について第一実部と第一虚部、第
二実部と第二虚部が第一、第二座標交換手段により変換
され、これら第一実部、第一虚部は第一デジタルシンセ
サイザーからの余弦波出力及び正弦波出力とそれぞれ第
一、第二掛け算手段によって掛け算され、またこれら第
一、第二掛け算手段の出力はそれぞれ第一、第二乗算型
ＤＡ変換手段によって雑音が掛けられると共にアナログ
信号に変換される。一方第二実部、第二虚部は第二デジ
タルシンセサイザーよりの余弦波出力と正弦波出力がそ
れぞれ第三、第四掛け算手段によって掛け算され、これ
ら第三、第四掛け算出力は第三、第四乗算型ＤＡ変換手
段によって、上記とことなる雑音が掛け算されると共に
アナログ信号に変換される。第一、第三ＤＡ変換手段の
出力が第一加算手段で加算され、第二、第三、第四ＤＡ
変換手段の出力は第二加算手段で加算され、これら第
一、第二加算手段の出力が直交変調手段で直交変調され
る。
遅延手段から送信符号がステップ的に遅延され、その２
つの遅延出力の各符号について第一実部と第一虚部、第
二実部と第二虚部が第一、第二座標交換手段により変換
され、これら第一実部、第一虚部は第一デジタルシンセ
サイザーからの余弦波出力及び正弦波出力とそれぞれ第
一、第二掛け算手段によって掛け算され、またこれら第
一、第二掛け算手段の出力はそれぞれ第一、第二乗算型
ＤＡ変換手段によって雑音が掛けられると共にアナログ
信号に変換される。一方第二実部、第二虚部は第二デジ
タルシンセサイザーよりの余弦波出力と正弦波出力がそ
れぞれ第三、第四掛け算手段によって掛け算され、これ
ら第三、第四掛け算出力は第三、第四乗算型ＤＡ変換手
段によって、上記とことなる雑音が掛け算されると共に
アナログ信号に変換される。第一、第三ＤＡ変換手段の
出力が第一加算手段で加算され、第二、第三、第四ＤＡ
変換手段の出力は第二加算手段で加算され、これら第
一、第二加算手段の出力が直交変調手段で直交変調され
る。
【００１２】
【実施例】図１にこの発明の実施例を示す。直交変調器
７１からの送信情報θ（ｔ）は、符号遅延手段７２に供
給されてその符号単位即ちステップ的遅延が行われる。
符号遅延手段７２は例えばシフトレジスターやＦＩＦＯ
メモリなどが用いられる。また直交変調器７１としては
データー発生用クロック発生器７３よりのデーター発生
用クロックが分周器７４で１／２に分周され、その分周
出力がアドレスカウンタ７５で計数され、そのアドレス
カウンタ７５の計数値をアドレスとして同相用メモリ７
６、直交用メモリ７７がそれぞれ読みだされて同相信号
Ｉ（ｔ）と直交信号Ｑ（ｔ）とが出力される。これら両
出力がそれぞれ切り替えスイッチ７８，７９を通じて変
調器８１へ供給され搬送波長、例えばπ／４ＤＱＰＳＫ
変調する。スイッチ７８，７９は外部からの同相信号及
び直交信号を入力する場合に切り替えられる。
７１からの送信情報θ（ｔ）は、符号遅延手段７２に供
給されてその符号単位即ちステップ的遅延が行われる。
符号遅延手段７２は例えばシフトレジスターやＦＩＦＯ
メモリなどが用いられる。また直交変調器７１としては
データー発生用クロック発生器７３よりのデーター発生
用クロックが分周器７４で１／２に分周され、その分周
出力がアドレスカウンタ７５で計数され、そのアドレス
カウンタ７５の計数値をアドレスとして同相用メモリ７
６、直交用メモリ７７がそれぞれ読みだされて同相信号
Ｉ（ｔ）と直交信号Ｑ（ｔ）とが出力される。これら両
出力がそれぞれ切り替えスイッチ７８，７９を通じて変
調器８１へ供給され搬送波長、例えばπ／４ＤＱＰＳＫ
変調する。スイッチ７８，７９は外部からの同相信号及
び直交信号を入力する場合に切り替えられる。
【００１３】符号遅延手段７２よりそれぞれ符号単位で
ことなる遅延が与えられた、あるいは同一の遅延が与え
られた信号が出力される。符号遅延手段７２が例えばシ
フトレジスタの場合は異なるタップ（シフト段）からの
出力あるいは同一タップ（シフト段）からの出力がそれ
ぞれ符号送信情報θA （ｔ）と、θB （ｔ）として取り
出され、座標変換手段８２，８３へ供給される。座標変
換手段８２，８３において各入力符号はそれぞれ極座
標、直交座標の変換が行われて実部と虚部がそれぞれ出
力される。座標変換手段８２からの実部及び虚部はそれ
ぞれ必要に応じてＦＩＲ形デジタル低域通過フィルタ８
４，８５を通じて乗算器８６，８７へ供給される。また
座標変換手段８３よりの実部及び虚部はそれぞれ必要に
応じてＦＩＲ形デジタル低域通過フィルタ８８，８９を
通じて乗算器９１，９２に供給される。
ことなる遅延が与えられた、あるいは同一の遅延が与え
られた信号が出力される。符号遅延手段７２が例えばシ
フトレジスタの場合は異なるタップ（シフト段）からの
出力あるいは同一タップ（シフト段）からの出力がそれ
ぞれ符号送信情報θA （ｔ）と、θB （ｔ）として取り
出され、座標変換手段８２，８３へ供給される。座標変
換手段８２，８３において各入力符号はそれぞれ極座
標、直交座標の変換が行われて実部と虚部がそれぞれ出
力される。座標変換手段８２からの実部及び虚部はそれ
ぞれ必要に応じてＦＩＲ形デジタル低域通過フィルタ８
４，８５を通じて乗算器８６，８７へ供給される。また
座標変換手段８３よりの実部及び虚部はそれぞれ必要に
応じてＦＩＲ形デジタル低域通過フィルタ８８，８９を
通じて乗算器９１，９２に供給される。
【００１４】一方デジタルシンセサイザー９３，９４が
設けられる。デジタルシンセサイザー９３，９４はそれ
ぞれ位相及び周波数を変化することができるもので、例
えば図２Ａに示すように構成される。即ちトグル型のフ
リップフロップ９５からの周波数ｆR が１／２とされた
一方の出力によりラッチ回路９６に加算器９７の出力を
ラッチする。加算器９７はラッチ回路９６の出力と周波
数データｋf とを加算する。またラッチ回路９６の出力
は位相データｋθと加算回路９８で加算され、その出力
は、移相回路９９において０度の位相または９０度の位
相シフトが与えられて、正弦波メモリ１０１へ読み出し
アドレスとして供給される。正弦波メモリ１０１には正
弦波形の各サンプル点のレベルが記憶されており、その
読み出されたデジタルの正弦波信号は、ラッチ回路２６
に対するラッチ指令によってラッチ回路１０２にラッチ
され、またこのラッチ指令に対して１８０度位相がずれ
た信号によってラッチ回路１０３にラッチされる。ラッ
チ回路１０２の出力がデジタル正弦波出力となり、ラッ
チ回路１０３の出力がラッチ回路２６に対するラッチと
同時にラッチ回路１０４にラッチされ、ラッチ回路１０
４からデジタルの余弦波出力が得られる。周波数データ
ｋf が周波数ｆR ／２のクロックごとに累積加算される
ため、周波数データｋf が大きいほど周波数が高くな
り、周波数データｋf が小さいほど周波数は低くなる。
移相回路９９はそのまま出力するか、９０度位相をずら
して出力するものであるから図２Ｂに示すように、その
入力データの最上位のビットと次のビットをそのまま通
過するか、それらを排他的論理和を取ったものを最上位
ビットとし、最上位から２番目のビットを反転したもの
を最上位から２番目のビットとして出力するかの切り替
えを行えばよい。このようにして周波数がｆR ×ｋｆ÷
２L+1 、位相θが２π×ｋθ÷２L の正弦波出力と余弦
波出力とが得られる。ｆR はフリップフロップ９５を駆
動するクロックの周波数である。
設けられる。デジタルシンセサイザー９３，９４はそれ
ぞれ位相及び周波数を変化することができるもので、例
えば図２Ａに示すように構成される。即ちトグル型のフ
リップフロップ９５からの周波数ｆR が１／２とされた
一方の出力によりラッチ回路９６に加算器９７の出力を
ラッチする。加算器９７はラッチ回路９６の出力と周波
数データｋf とを加算する。またラッチ回路９６の出力
は位相データｋθと加算回路９８で加算され、その出力
は、移相回路９９において０度の位相または９０度の位
相シフトが与えられて、正弦波メモリ１０１へ読み出し
アドレスとして供給される。正弦波メモリ１０１には正
弦波形の各サンプル点のレベルが記憶されており、その
読み出されたデジタルの正弦波信号は、ラッチ回路２６
に対するラッチ指令によってラッチ回路１０２にラッチ
され、またこのラッチ指令に対して１８０度位相がずれ
た信号によってラッチ回路１０３にラッチされる。ラッ
チ回路１０２の出力がデジタル正弦波出力となり、ラッ
チ回路１０３の出力がラッチ回路２６に対するラッチと
同時にラッチ回路１０４にラッチされ、ラッチ回路１０
４からデジタルの余弦波出力が得られる。周波数データ
ｋf が周波数ｆR ／２のクロックごとに累積加算される
ため、周波数データｋf が大きいほど周波数が高くな
り、周波数データｋf が小さいほど周波数は低くなる。
移相回路９９はそのまま出力するか、９０度位相をずら
して出力するものであるから図２Ｂに示すように、その
入力データの最上位のビットと次のビットをそのまま通
過するか、それらを排他的論理和を取ったものを最上位
ビットとし、最上位から２番目のビットを反転したもの
を最上位から２番目のビットとして出力するかの切り替
えを行えばよい。このようにして周波数がｆR ×ｋｆ÷
２L+1 、位相θが２π×ｋθ÷２L の正弦波出力と余弦
波出力とが得られる。ｆR はフリップフロップ９５を駆
動するクロックの周波数である。
【００１５】図１の説明に戻って、シンセサイザー９３
に対して周波数ｆ1 ＋ｆａが設定され、位相θａが設定
され、これにより余弦波出力ｃｏｓ｛２π（ｆ1 ＋ｆ
ａ）ｔ＋θａ｝が出力されて乗算器８６に供給され、ま
た正弦波出力ｓｉｎ｛２π（ｆ 1 ＋ｆａ）・ｔ＋θａ｝
が出力されて乗算器８７に供給される。一方シンセサイ
ザー９４に対しては周波数ｆ1 ＋ｆｂが設定され、位相
θｂが出力され、その余弦波出力ｃｏｓ｛２π（ｆ1 ＋
ｆｂ）・ｔ＋θｂ｝が乗算器９１に供給され、正弦波出
力ｓｉｎ｛２π（ｆ1 ＋ｆｂ）・ｔ＋θｂ｝が乗算器９
２に供給される。乗算器８６，８７の各出力はそれぞれ
乗算型ＤＡ変換器１０５，１０６に供給され、また乗算
器９１，９２の各出力はそれぞれ乗算型ＤＡ変換器１０
７，１０８に供給される。一方ランダム雑音発生器１０
９よりランダム雑音が発生され、その雑音は必要に応じ
て減衰器１１１にて減衰された後、可変直流電源１１２
よりの直流電圧と加算回路１１３で加算され、その加算
回路１１３の出力がレイリー雑音Ａ（ｔ）として乗算型
ＤＡ変換器１０５，１０６の各基準電源端子に供給され
てその入力デジタル信号と掛け算されると共に、そのデ
ジタル信号がアナログ信号に変換される。同様に雑音発
生器１０９からの雑音が減衰器１１４を通じて加算器１
１５に供給されて可変直流電源１１６の出力直流電圧と
が加算され、加算器１１５からの出力がレイリー雑音Ｂ
（ｔ）として乗算器ＤＡ変換器１０７，１０８の基準電
源端子に供給されて、その入力デジタル信号に対して掛
け算されると共にそのデジタル信号をアナログ信号に変
換される。
に対して周波数ｆ1 ＋ｆａが設定され、位相θａが設定
され、これにより余弦波出力ｃｏｓ｛２π（ｆ1 ＋ｆ
ａ）ｔ＋θａ｝が出力されて乗算器８６に供給され、ま
た正弦波出力ｓｉｎ｛２π（ｆ 1 ＋ｆａ）・ｔ＋θａ｝
が出力されて乗算器８７に供給される。一方シンセサイ
ザー９４に対しては周波数ｆ1 ＋ｆｂが設定され、位相
θｂが出力され、その余弦波出力ｃｏｓ｛２π（ｆ1 ＋
ｆｂ）・ｔ＋θｂ｝が乗算器９１に供給され、正弦波出
力ｓｉｎ｛２π（ｆ1 ＋ｆｂ）・ｔ＋θｂ｝が乗算器９
２に供給される。乗算器８６，８７の各出力はそれぞれ
乗算型ＤＡ変換器１０５，１０６に供給され、また乗算
器９１，９２の各出力はそれぞれ乗算型ＤＡ変換器１０
７，１０８に供給される。一方ランダム雑音発生器１０
９よりランダム雑音が発生され、その雑音は必要に応じ
て減衰器１１１にて減衰された後、可変直流電源１１２
よりの直流電圧と加算回路１１３で加算され、その加算
回路１１３の出力がレイリー雑音Ａ（ｔ）として乗算型
ＤＡ変換器１０５，１０６の各基準電源端子に供給され
てその入力デジタル信号と掛け算されると共に、そのデ
ジタル信号がアナログ信号に変換される。同様に雑音発
生器１０９からの雑音が減衰器１１４を通じて加算器１
１５に供給されて可変直流電源１１６の出力直流電圧と
が加算され、加算器１１５からの出力がレイリー雑音Ｂ
（ｔ）として乗算器ＤＡ変換器１０７，１０８の基準電
源端子に供給されて、その入力デジタル信号に対して掛
け算されると共にそのデジタル信号をアナログ信号に変
換される。
【００１６】ＤＡ変換器１０５，１０６の各出力はそれ
ぞれ減衰器１１７，１１８においてそれぞれＧａずつ減
衰され、またＤＡ変換器１０７，１０８よりの各出力は
減衰器１１９，１２１においてそれぞれＧB だけ減衰さ
れる。減衰器１１７，１１９の出力は加算器１２２にお
いて加算されて乗算器１２３に供給され、また減衰器１
１８，１２１の各出力は加算器１２４で加算されて乗算
器１２５に供給される。
ぞれ減衰器１１７，１１８においてそれぞれＧａずつ減
衰され、またＤＡ変換器１０７，１０８よりの各出力は
減衰器１１９，１２１においてそれぞれＧB だけ減衰さ
れる。減衰器１１７，１１９の出力は加算器１２２にお
いて加算されて乗算器１２３に供給され、また減衰器１
１８，１２１の各出力は加算器１２４で加算されて乗算
器１２５に供給される。
【００１７】基準信号発生器１２６よりの信号は周波数
ｆR であってシンセサイザー９３，９４にそれぞれクロ
ックとして供給されると共に、その出力は分周器１２７
により整数分の１に分周されてデータ発生用クロック発
生器２７に供給されると共に、符号遅延手段７２に対す
るシフトクロックとして供給され、その他のデジタル処
理のためのクロックとして各部に供給される。さらに基
準信号発生器１２６の出力は位相ロックループ（ＰＬ
Ｌ）１２８に基準信号として供給され、そのＰＬＬ１２
８には搬送波周波数ｆ0 −ｆ1 が設定入力され、基準信
号と同期した周波数ｆ0 −ｆ1 の信号ｃｏｓ｛２π（ｆ
0 −ｆ1 ）・ｔ｝が出力され、これが搬送波信号として
乗算器１２３に供給されると共に９０度移相器１２９を
通じて乗算器１２５に供給される。乗算器１２３，１２
５の出力は加算器１３１で加算され、その加算出力は減
衰器１３２にて減衰されて出力端子１３３に出力され
る。乗算器１２３，１２５、移相器１２９、加算器１３
１は直交変調回路１３４を構成している。またＰＬＬ１
２８の出力搬送波周波数をｆ0 −ｆ1 とするのは出力端
子１３３の出力信号の搬送波周波数ｆ0 を増加したり減
少する必要があり、つまりシンセサイザー９３，９４に
おいて負の周波数を発生することができないから、ｆ1
だけ高い周波数として、それに対して正、負の周波数ｆ
ａ，ｆｂを自由に選ぶことができ、これによりその直交
変調回路１３における出力搬送波の周波数を中心ｆ0 に
対し、正にも負にもｆａ，ｆｂだけ変化することができ
る。
ｆR であってシンセサイザー９３，９４にそれぞれクロ
ックとして供給されると共に、その出力は分周器１２７
により整数分の１に分周されてデータ発生用クロック発
生器２７に供給されると共に、符号遅延手段７２に対す
るシフトクロックとして供給され、その他のデジタル処
理のためのクロックとして各部に供給される。さらに基
準信号発生器１２６の出力は位相ロックループ（ＰＬ
Ｌ）１２８に基準信号として供給され、そのＰＬＬ１２
８には搬送波周波数ｆ0 −ｆ1 が設定入力され、基準信
号と同期した周波数ｆ0 −ｆ1 の信号ｃｏｓ｛２π（ｆ
0 −ｆ1 ）・ｔ｝が出力され、これが搬送波信号として
乗算器１２３に供給されると共に９０度移相器１２９を
通じて乗算器１２５に供給される。乗算器１２３，１２
５の出力は加算器１３１で加算され、その加算出力は減
衰器１３２にて減衰されて出力端子１３３に出力され
る。乗算器１２３，１２５、移相器１２９、加算器１３
１は直交変調回路１３４を構成している。またＰＬＬ１
２８の出力搬送波周波数をｆ0 −ｆ1 とするのは出力端
子１３３の出力信号の搬送波周波数ｆ0 を増加したり減
少する必要があり、つまりシンセサイザー９３，９４に
おいて負の周波数を発生することができないから、ｆ1
だけ高い周波数として、それに対して正、負の周波数ｆ
ａ，ｆｂを自由に選ぶことができ、これによりその直交
変調回路１３における出力搬送波の周波数を中心ｆ0 に
対し、正にも負にもｆａ，ｆｂだけ変化することができ
る。
【００１８】この構成においては、符号遅延手段７２に
シフトレジスタを使用し、そのシフト周波数をｆd と
し、出力が取り出されるシフト段をｎａ，ｎｂとする
と、座標変換手段８２，８３に供給される符号情報はそ
れぞれθA （ｔ）＝θ（ｔ−ｎａ／ｆｄ）、θB （ｔ）
＝θ（ｔ−ｎｂ／ｆｄ）となる。よって端子１３３によ
り出力される信号は次のようになる。
シフトレジスタを使用し、そのシフト周波数をｆd と
し、出力が取り出されるシフト段をｎａ，ｎｂとする
と、座標変換手段８２，８３に供給される符号情報はそ
れぞれθA （ｔ）＝θ（ｔ−ｎａ／ｆｄ）、θB （ｔ）
＝θ（ｔ−ｎｂ／ｆｄ）となる。よって端子１３３によ
り出力される信号は次のようになる。
【００１９】Ｇｃ・〔Ｇａ・Ａ（ｔ）・ｃｏｓ｛２π
（ｆ0 ＋ｆａ）・ｔ＋θａ＋θ（ｔ−ｎａ／ｆｄ）｝＋
Ｇｂ・Ｂ（ｔ）・ｃｏｓ｛２π（ｆ0 ＋ｆｂ）・ｔ＋θ
ｂ＋θ（ｔ−ｎｂ／ｆｄ）｝〕 フェージングシュミレーションの場合は符号選出手段７
２における同一シフト段から、２つの伝送符号θ
A （ｔ）とθB （ｔ）を得、または伝送符号θ
A （ｔ）、θB （ｔ）が相関を保つ状態においてわずか
遅延量をずらす。２つの電波の通路にたいするレイリー
散乱がＡ（ｔ）とＢ（ｔ）として与えられ、その第一の
電波通路と第二電波通路における各ドプラーシフトはｆ
ａ，ｆｂとしてそれぞれ小さな値が与えられる。その２
つの電波通路の位相差はデジタルシンセサイザー９３，
９４における設定位相θａ，θｂにより決定され、レイ
リー雑音はＡ（ｔ），Ｂ（ｔ）で与えられ、減衰量は減
衰器１１７，１１９によって変化させられる。第一電波
通路の遅れ時間は｛（ｎａ／ｆｄ）−θａ／２π（ｆ0
＋ｆａ）｝で与えられ、第二電波通路の時間遅れは
｛（ｎｂ／ｆｄ）−θｂ／２π（ｆ0 ＋ｆｂ）｝で与え
られる。このようにすることによって各部を制御し従来
技術と同様にフェージング効果が与えられた信号を得る
ことができる。
（ｆ0 ＋ｆａ）・ｔ＋θａ＋θ（ｔ−ｎａ／ｆｄ）｝＋
Ｇｂ・Ｂ（ｔ）・ｃｏｓ｛２π（ｆ0 ＋ｆｂ）・ｔ＋θ
ｂ＋θ（ｔ−ｎｂ／ｆｄ）｝〕 フェージングシュミレーションの場合は符号選出手段７
２における同一シフト段から、２つの伝送符号θ
A （ｔ）とθB （ｔ）を得、または伝送符号θ
A （ｔ）、θB （ｔ）が相関を保つ状態においてわずか
遅延量をずらす。２つの電波の通路にたいするレイリー
散乱がＡ（ｔ）とＢ（ｔ）として与えられ、その第一の
電波通路と第二電波通路における各ドプラーシフトはｆ
ａ，ｆｂとしてそれぞれ小さな値が与えられる。その２
つの電波通路の位相差はデジタルシンセサイザー９３，
９４における設定位相θａ，θｂにより決定され、レイ
リー雑音はＡ（ｔ），Ｂ（ｔ）で与えられ、減衰量は減
衰器１１７，１１９によって変化させられる。第一電波
通路の遅れ時間は｛（ｎａ／ｆｄ）−θａ／２π（ｆ0
＋ｆａ）｝で与えられ、第二電波通路の時間遅れは
｛（ｎｂ／ｆｄ）−θｂ／２π（ｆ0 ＋ｆｂ）｝で与え
られる。このようにすることによって各部を制御し従来
技術と同様にフェージング効果が与えられた信号を得る
ことができる。
【００２０】また隣接チャネル間の干渉信号を得る場合
においては、符号遅延手段２７においてこれより出力さ
れる２つの信号θA （ｔ）とθB （ｔ）とが相関が無い
程度に相互に遅延量の差を大とし、その状態においてチ
ャネル間の周波数差を得るためにシンセサイザー９３，
９４の設定周波数の一部ｆａとｆｂとを互いに十分離
す。この場合も従来と同じように隣接チャネル間の干渉
信号をシュミレーションすることができる。
においては、符号遅延手段２７においてこれより出力さ
れる２つの信号θA （ｔ）とθB （ｔ）とが相関が無い
程度に相互に遅延量の差を大とし、その状態においてチ
ャネル間の周波数差を得るためにシンセサイザー９３，
９４の設定周波数の一部ｆａとｆｂとを互いに十分離
す。この場合も従来と同じように隣接チャネル間の干渉
信号をシュミレーションすることができる。
【００２１】上述において、座標変換手段８２、フィル
ター８４，８５、乗算器８６，８７、ＤＡ変換器１０
５，１０６、減衰器１１１、加算器１１３、減衰器１１
７，１１８、電源１１２の組を複数箇設けることによっ
てマルチパスフェージングのシュミレーションやその他
多数チャネル間の干渉シュミレーションを行うことがで
きる。また上述においては、π／４ＤＱＰＳＫ変調信号
についてのフェージングシュミレーションを行ったが変
調器７１を変更することによって他の通信方式に対する
フェージングや隣接チャネル間干渉のシュミレーション
を行うこともできる。
ター８４，８５、乗算器８６，８７、ＤＡ変換器１０
５，１０６、減衰器１１１、加算器１１３、減衰器１１
７，１１８、電源１１２の組を複数箇設けることによっ
てマルチパスフェージングのシュミレーションやその他
多数チャネル間の干渉シュミレーションを行うことがで
きる。また上述においては、π／４ＤＱＰＳＫ変調信号
についてのフェージングシュミレーションを行ったが変
調器７１を変更することによって他の通信方式に対する
フェージングや隣接チャネル間干渉のシュミレーション
を行うこともできる。
【００２２】
【発明の効果】以上述べた様に、この発明によれば２つ
の通路の差や隣接チャネル干渉の信号通路の差を符号遅
延手段７２における遅延の差と、周波数シンセサイザー
９３，９４における設定位相の差等を利用してデジタル
的に作るため、従来のように遅延線路を使用していない
ため周囲温度の変動によって影響されることがなく、連
続的かつ広範囲にわたって温度や周波数変化に対して安
定で歪みのない伝送遅延シュミレーションを行うことが
可能である。また比較的低い周波数でレイリー散乱やド
プラーシフトの処理をデジタル的に実現しているため、
高い周波数での平衡変調器や位相シフタはわずか終段に
おける直交変調回路１３４のみでよく、よって周波数に
対する調整が容易である。
の通路の差や隣接チャネル干渉の信号通路の差を符号遅
延手段７２における遅延の差と、周波数シンセサイザー
９３，９４における設定位相の差等を利用してデジタル
的に作るため、従来のように遅延線路を使用していない
ため周囲温度の変動によって影響されることがなく、連
続的かつ広範囲にわたって温度や周波数変化に対して安
定で歪みのない伝送遅延シュミレーションを行うことが
可能である。また比較的低い周波数でレイリー散乱やド
プラーシフトの処理をデジタル的に実現しているため、
高い周波数での平衡変調器や位相シフタはわずか終段に
おける直交変調回路１３４のみでよく、よって周波数に
対する調整が容易である。
【図１】この発明の実施例を示すブロック図。
【図２】Ａはデジタルシンセサイザーの例を示すブロッ
ク図、Ｂはその移相回路９９を示すブロック図である。
ク図、Ｂはその移相回路９９を示すブロック図である。
【図３】従来のフェージングシュミレータを示すブロッ
ク図。
ク図。
Claims (1)
- 【請求項１】 送信符号のステップ遅延を実現する符号
遅延手段と、 位相及び周波数可変な第一、第二デジタルシンセサイザ
ーと、 上記符号遅延手段からの２つの符号出力のそれぞれにつ
いて第一実部と第一虚部の第二実部と、第二虚部をそれ
ぞれ得る第一、第二座標変換手段と、 上記第一実部及び第一虚部にそれぞれ上記第一シンセサ
イザーの余弦波出力、正弦波出力をそれぞれ掛け算する
第一、第二掛け算手段と、 上記第二実部、第二虚部に上記第二シンセサイザーの余
弦波出力、正弦波出力をそれぞれ掛け算する第三、第四
掛け算手段と、 上記第一、第二掛け算手段の出力にそれぞれ雑音を掛け
算すると共に、アナログ信号に変換する第一、第二ＤＡ
変換手段と、 上記第三、第四掛け算手段に上記雑音と異なる雑音をそ
れぞれ掛け算すると共にアナログ信号に変換する第三、
第四ＤＡ変換手段と、 上記第一、第三ＤＡ変換手段の各出力を加算する第一加
算手段と、 上記第二、第四ＤＡ変換手段の各出力を加算する第二加
算手段と、 上記第一加算手段及び第二加算手段の出力を直交変調す
る変調手段と、 を具備するフェージングシュミレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24676292A JP3230769B2 (ja) | 1992-09-16 | 1992-09-16 | フェージングシュミレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24676292A JP3230769B2 (ja) | 1992-09-16 | 1992-09-16 | フェージングシュミレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06104855A true JPH06104855A (ja) | 1994-04-15 |
| JP3230769B2 JP3230769B2 (ja) | 2001-11-19 |
Family
ID=17153289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24676292A Expired - Fee Related JP3230769B2 (ja) | 1992-09-16 | 1992-09-16 | フェージングシュミレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3230769B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7650261B2 (en) | 2003-02-21 | 2010-01-19 | Ntt Docomo, Inc. | Multi-path generating apparatus, a multi-path fading simulator, and a multi-path generating method |
| CN106357358A (zh) * | 2015-07-17 | 2017-01-25 | 安立股份有限公司 | 衰减模拟器以及衰减信号生成方法 |
-
1992
- 1992-09-16 JP JP24676292A patent/JP3230769B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7650261B2 (en) | 2003-02-21 | 2010-01-19 | Ntt Docomo, Inc. | Multi-path generating apparatus, a multi-path fading simulator, and a multi-path generating method |
| CN106357358A (zh) * | 2015-07-17 | 2017-01-25 | 安立股份有限公司 | 衰减模拟器以及衰减信号生成方法 |
| CN106357358B (zh) * | 2015-07-17 | 2020-03-06 | 安立股份有限公司 | 衰减模拟器以及衰减信号生成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3230769B2 (ja) | 2001-11-19 |
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Legal Events
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|---|---|---|---|
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