JPH06104884A - 入力クロック断検出回路 - Google Patents
入力クロック断検出回路Info
- Publication number
- JPH06104884A JPH06104884A JP4248036A JP24803692A JPH06104884A JP H06104884 A JPH06104884 A JP H06104884A JP 4248036 A JP4248036 A JP 4248036A JP 24803692 A JP24803692 A JP 24803692A JP H06104884 A JPH06104884 A JP H06104884A
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- JP
- Japan
- Prior art keywords
- counter
- count value
- input clock
- decoder
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Detection And Prevention Of Errors In Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 本発明は、温度変動や電源電圧等の外部要因
によることなく、所定の検出時間で、クロック断を検出
することができる入力クロック断検出回路を提供するこ
とを目的とする。 【構成】 第１の入力クロックに対する、第１のカウン
タ１１と、第１のデコーダ１２とでなる第１のクロック
断検出部１０と、第２の入力クロックに対する、第２の
カウンタ２１と、第２のデコーダ２２とでなる第２のク
ロック断検出部２０とで構成し、互いに各デコーダ２
２，１２で設定したカウント値ｎでリセットされ、カウ
ントを０から開始し、入力クロックが断になったとき
は、クロック断に対応するカウンタが停止して、相手側
へのリセット信号を停止し、相手側カウンタはリセット
されずに、最後のカウント値までカウントし、カウント
アップパルスを送出するようにする。
によることなく、所定の検出時間で、クロック断を検出
することができる入力クロック断検出回路を提供するこ
とを目的とする。 【構成】 第１の入力クロックに対する、第１のカウン
タ１１と、第１のデコーダ１２とでなる第１のクロック
断検出部１０と、第２の入力クロックに対する、第２の
カウンタ２１と、第２のデコーダ２２とでなる第２のク
ロック断検出部２０とで構成し、互いに各デコーダ２
２，１２で設定したカウント値ｎでリセットされ、カウ
ントを０から開始し、入力クロックが断になったとき
は、クロック断に対応するカウンタが停止して、相手側
へのリセット信号を停止し、相手側カウンタはリセット
されずに、最後のカウント値までカウントし、カウント
アップパルスを送出するようにする。
Description
【０００１】
【産業上の利用分野】本発明は、２つの系のクロックを
入力するディジタル通信装置の入力クロックの断検出に
関する。
入力するディジタル通信装置の入力クロックの断検出に
関する。
【０００２】ディジタル通信装置等、パルス制御で動作
する装置は、その動作にクロックパルスを用いた論理回
路を多く使用しており、装置各部におけるクロックパル
スの正常性が装置が正常に動作するか否かを決める重要
な鍵になっている。
する装置は、その動作にクロックパルスを用いた論理回
路を多く使用しており、装置各部におけるクロックパル
スの正常性が装置が正常に動作するか否かを決める重要
な鍵になっている。
【０００３】そのため、装置内の各部に分配するクロッ
クは、二重化構成とし、各部に入力クロック断検出回路
を備え、クロック断を検出すると、予備に自動切替えす
るよう工夫しているが、より確実にクロック断を検出す
る回路が要望されている。
クは、二重化構成とし、各部に入力クロック断検出回路
を備え、クロック断を検出すると、予備に自動切替えす
るよう工夫しているが、より確実にクロック断を検出す
る回路が要望されている。
【０００４】
【従来の技術】図９及び図１０により、従来例について
説明する。図９は従来の入力クロック断検出回路例で、
図１０は従来例における入力クロック断検出について説
明する図である。
説明する。図９は従来の入力クロック断検出回路例で、
図１０は従来例における入力クロック断検出について説
明する図である。
【０００５】従来の入力クロック断検出回路５０は、図
９に示すように、構成が簡単で検出時間を広範囲に設定
できることから、モノステーブル・マルチバイブレータ
（以下モノマルチと称する）等の回路を使用することが
多かった。
９に示すように、構成が簡単で検出時間を広範囲に設定
できることから、モノステーブル・マルチバイブレータ
（以下モノマルチと称する）等の回路を使用することが
多かった。
【０００６】これは、図１０に示すようにクロック断が
発生して断を検出するまでの検出時間の設定を抵抗Ｒ１
とコンデンサＣ１の定数で決定するようになっている。
発生して断を検出するまでの検出時間の設定を抵抗Ｒ１
とコンデンサＣ１の定数で決定するようになっている。
【０００７】
【発明が解決しようとする課題】しかしながら、この回
路では、温度変動や電源電圧等の外部要因により、検出
時間がばらつき、動作の不安定要因にるという問題があ
った。
路では、温度変動や電源電圧等の外部要因により、検出
時間がばらつき、動作の不安定要因にるという問題があ
った。
【０００８】本発明は、係る問題を解決するもので、温
度変動や電源電圧等の外部要因によることなく、所定の
検出時間で、クロック断を検出することができる入力ク
ロック断検出回路を提供することを目的とする。
度変動や電源電圧等の外部要因によることなく、所定の
検出時間で、クロック断を検出することができる入力ク
ロック断検出回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】図１は、本発明に係わる
入力クロック断検出回路の原理構成図である。図中、１
０は第１のクロック断検出部、１１は第１のカウンタ、
１２は第１のデコーダ、２０は第２のクロック断検出
部、２１は第２のカウンタ、２２は第２のデコーダであ
る。
入力クロック断検出回路の原理構成図である。図中、１
０は第１のクロック断検出部、１１は第１のカウンタ、
１２は第１のデコーダ、２０は第２のクロック断検出
部、２１は第２のカウンタ、２２は第２のデコーダであ
る。
【００１０】本発明は、第１の入力クロックを入力し
て、クロックをカウントし、そのカウント値を送出する
と共に、第２の断検出部２０からのリセット信号を入力
すると、該カウント値をリセットして０からカウントを
開始し、該第２の断検出部２０からのリセット信号が入
力しないときは自カウント機能のカウント値を０からＮ
−１迄カウントしてカウントアップ情報を送出する第１
のカウンタ１１と、該カウンタ１１より入力するカウン
ト値が、Ｎ−１より小さい所定のカウント値ｎに達した
とき、リセット信号を送出する第１のデコーダ１２とで
なる第１のクロック断検出部１０と、第２の入力クロッ
クを入力してクロックをカウントし、そのカウント値を
送出すると共に、前記第１の断検出部１０からのリセッ
ト信号を入力すると、該カウント値をリセットして０か
らカウントを開始し、該第１の断検出部１０からのリセ
ット信号が入力しないときは自カウント機能のカウント
値を０からＮ−１迄カウントしてカウントアップ情報を
送出する第２のカウンタ２１と、該カウンタ２１より入
力するカウント値がＮ−１より小さい所定のカウント値
ｎに達したとき、リセット信号を送出する第２のデコー
ダ２２とでなる第２のクロック断検出部２０とで構成す
ることにより目的を達成することができる。
て、クロックをカウントし、そのカウント値を送出する
と共に、第２の断検出部２０からのリセット信号を入力
すると、該カウント値をリセットして０からカウントを
開始し、該第２の断検出部２０からのリセット信号が入
力しないときは自カウント機能のカウント値を０からＮ
−１迄カウントしてカウントアップ情報を送出する第１
のカウンタ１１と、該カウンタ１１より入力するカウン
ト値が、Ｎ−１より小さい所定のカウント値ｎに達した
とき、リセット信号を送出する第１のデコーダ１２とで
なる第１のクロック断検出部１０と、第２の入力クロッ
クを入力してクロックをカウントし、そのカウント値を
送出すると共に、前記第１の断検出部１０からのリセッ
ト信号を入力すると、該カウント値をリセットして０か
らカウントを開始し、該第１の断検出部１０からのリセ
ット信号が入力しないときは自カウント機能のカウント
値を０からＮ−１迄カウントしてカウントアップ情報を
送出する第２のカウンタ２１と、該カウンタ２１より入
力するカウント値がＮ−１より小さい所定のカウント値
ｎに達したとき、リセット信号を送出する第２のデコー
ダ２２とでなる第２のクロック断検出部２０とで構成す
ることにより目的を達成することができる。
【００１１】また、ここで、前記第１のデコーダ１２お
よび前記第２のデコーダ２２のリセット信号送出するカ
ウント値ｎを最大カウンタ値Ｎ−１より小さい値で任意
の値を選択できるようにすることもできる。
よび前記第２のデコーダ２２のリセット信号送出するカ
ウント値ｎを最大カウンタ値Ｎ−１より小さい値で任意
の値を選択できるようにすることもできる。
【００１２】また、前記第１のカウンタ１１および前記
第２のカウンタ２１のカウントアップ信号送出の代わり
に、前記第１のデコーダ１２および前記第２のデコーダ
２２において、最大カウント値Ｎ−１より小さく、該リ
セット信号送出カウント値ｎより大きい任意のカウント
値ｍをカウントしたとき信号送出するようにすることも
できる。
第２のカウンタ２１のカウントアップ信号送出の代わり
に、前記第１のデコーダ１２および前記第２のデコーダ
２２において、最大カウント値Ｎ−１より小さく、該リ
セット信号送出カウント値ｎより大きい任意のカウント
値ｍをカウントしたとき信号送出するようにすることも
できる。
【００１３】
【作用】本発明は、第１の入力クロックに対しては第１
のカウンタ１１と第１のデコーダ１２で構成する第１の
クロック断検出部１０を設け、第２の入力クロックに対
しては第２のカウンタ２１と第２のデコーダ２２で構成
する第２のクロック断検出部２０を設ける。
のカウンタ１１と第１のデコーダ１２で構成する第１の
クロック断検出部１０を設け、第２の入力クロックに対
しては第２のカウンタ２１と第２のデコーダ２２で構成
する第２のクロック断検出部２０を設ける。
【００１４】そして、第１のクロック断検出部１０で
は、第１のカウンタ１１で入力クロックをカウントし、
そのカウント値を送出すると共に、第２の断検出部２０
からのリセット信号を入力すると、カウント値をリセッ
トして０からカウントを開始する。また、第２の断検出
部２０からのリセット信号が入力しないときはカウント
値を０からＮ−１迄カウントしてカウントアップ情報を
送出する。
は、第１のカウンタ１１で入力クロックをカウントし、
そのカウント値を送出すると共に、第２の断検出部２０
からのリセット信号を入力すると、カウント値をリセッ
トして０からカウントを開始する。また、第２の断検出
部２０からのリセット信号が入力しないときはカウント
値を０からＮ−１迄カウントしてカウントアップ情報を
送出する。
【００１５】また、第１のデコーダ１２でカウンタ１１
より入力するカウント値が、最大カウント値Ｎ−１より
小さい所定のカウント値ｎに達したとき、リセット信号
を送出する。
より入力するカウント値が、最大カウント値Ｎ−１より
小さい所定のカウント値ｎに達したとき、リセット信号
を送出する。
【００１６】このようにすることにより、第２の断検出
部２０からのリセット信号が入力しないとき、即ち、第
２の入力クロックが断となったとき、第１のカウンタ１
１のカウント値がＮ−１に達して送出するカウントアッ
プ情報を、第２の入力クロック断検出情報として利用す
ることができる。
部２０からのリセット信号が入力しないとき、即ち、第
２の入力クロックが断となったとき、第１のカウンタ１
１のカウント値がＮ−１に達して送出するカウントアッ
プ情報を、第２の入力クロック断検出情報として利用す
ることができる。
【００１７】同様にして、第２のクロック断検出部２０
においても、第１の入力クロックが断となったとき、第
２のカウンタ２１のカウント値がＮ−１に達して送出す
るカウントアップ情報を、第１の入力クロック断検出情
報として利用することができる。
においても、第１の入力クロックが断となったとき、第
２のカウンタ２１のカウント値がＮ−１に達して送出す
るカウントアップ情報を、第１の入力クロック断検出情
報として利用することができる。
【００１８】また、ここで、第１のデコーダ１２および
第２のデコーダ２２のリセット信号送出するカウント値
ｎを最大カウンタ値Ｎ−１より小さい値で任意の値に変
更することにより、入力クロック断検出時間を変えるこ
とができる。
第２のデコーダ２２のリセット信号送出するカウント値
ｎを最大カウンタ値Ｎ−１より小さい値で任意の値に変
更することにより、入力クロック断検出時間を変えるこ
とができる。
【００１９】また、第１のカウンタ１１および第２のカ
ウンタ２１のカウントアップ信号送出の代わりに、第１
のデコーダ１２および第２のデコーダ２２において、最
大カウント値Ｎ−１より小さく、また、リセット信号送
出カウント値ｎより大きい任意のカウント値ｍをカウン
トしたとき信号送出するようにすることにより、第１の
デコーダ１２から信号出力したときは第２の入力クロッ
クの断の、また第２のデコーダ２２から信号出力したと
きは第１の入力クロックの断の検出時間を早くすること
ができる。
ウンタ２１のカウントアップ信号送出の代わりに、第１
のデコーダ１２および第２のデコーダ２２において、最
大カウント値Ｎ−１より小さく、また、リセット信号送
出カウント値ｎより大きい任意のカウント値ｍをカウン
トしたとき信号送出するようにすることにより、第１の
デコーダ１２から信号出力したときは第２の入力クロッ
クの断の、また第２のデコーダ２２から信号出力したと
きは第１の入力クロックの断の検出時間を早くすること
ができる。
【００２０】
【実施例】次に、実施例について、図２〜図８を用いて
説明する。図２は本発明に係わる入力クロック断検出回
路の第１の実施例で、図３は図２の第１の実施例におけ
る入力クロックが正常な場合のタイムチャート例で、図
４は図２の第１の実施例における０系入力クロックが断
となった場合のタイムチャート例である。また、図５は
本発明に係わる入力クロック断検出回路の第２の実施例
で、図６は図５の第２の実施例における入力クロックが
正常な場合のタイムチャート例で、図７は図５の第２の
実施例における０系入力クロックが断となった場合のタ
イムチャート例である。また、図８は本発明に係わる入
力クロック断検出回路の第３の実施例である。
説明する。図２は本発明に係わる入力クロック断検出回
路の第１の実施例で、図３は図２の第１の実施例におけ
る入力クロックが正常な場合のタイムチャート例で、図
４は図２の第１の実施例における０系入力クロックが断
となった場合のタイムチャート例である。また、図５は
本発明に係わる入力クロック断検出回路の第２の実施例
で、図６は図５の第２の実施例における入力クロックが
正常な場合のタイムチャート例で、図７は図５の第２の
実施例における０系入力クロックが断となった場合のタ
イムチャート例である。また、図８は本発明に係わる入
力クロック断検出回路の第３の実施例である。
【００２１】図中、図１と同じ符号は同じものを示し、
１１はカウンタ1 、１３はＮＯＴ回路１４，１５，１６
等と共にデコーダを構成するＮＡＮＤ1 、１３，１４，
１５，２３，２４，２５はＮＯＴ回路、２１はカウンタ
2 、２３はＮＯＴ回路２４，２５，２６等と共にデコー
ダを構成するＮＡＮＤ2 、３１はカウンタ3 、３２はデ
コーダ3 、３２はＮＡＮＤ3 、４１はカウンタ4 、４２
はデコーダ4 、４３はＮＡＮＤ4 である。
１１はカウンタ1 、１３はＮＯＴ回路１４，１５，１６
等と共にデコーダを構成するＮＡＮＤ1 、１３，１４，
１５，２３，２４，２５はＮＯＴ回路、２１はカウンタ
2 、２３はＮＯＴ回路２４，２５，２６等と共にデコー
ダを構成するＮＡＮＤ2 、３１はカウンタ3 、３２はデ
コーダ3 、３２はＮＡＮＤ3 、４１はカウンタ4 、４２
はデコーダ4 、４３はＮＡＮＤ4 である。
【００２２】まず、図２〜図４を用いて第１の実施例に
ついて説明する。入力クロックは、０系，１系それぞれ
の独立した２つのカウンタがあり、とちらか片方のクロ
ックが断になると、カウンタが最終段まで進んで、クロ
ック断パルスを検出するようになっている。
ついて説明する。入力クロックは、０系，１系それぞれ
の独立した２つのカウンタがあり、とちらか片方のクロ
ックが断になると、カウンタが最終段まで進んで、クロ
ック断パルスを検出するようになっている。
【００２３】両方とも入力クロックが正常な場合は、互
いに制御をかけあい、カウンタは最終段まになる前に０
に戻り、また歩進を続ける。図２の例は、０〜１５（０
〜９，Ａ〜Ｆ）までカウントすると元の０に戻る、所
謂、１６進カウンタの例である。
いに制御をかけあい、カウンタは最終段まになる前に０
に戻り、また歩進を続ける。図２の例は、０〜１５（０
〜９，Ａ〜Ｆ）までカウントすると元の０に戻る、所
謂、１６進カウンタの例である。
【００２４】なお、図２中の○数字で示した信号は、図
３，図４における○数字で示した信号は一致する。カウ
ンタ1 １１に０系クロックが入力し、カウンタ2 ２１に
１系クロックが入力して、電源オン／リセットによ
り、それぞれカウンタ１１，２１がリセットされ、カウ
ントを０から開始する。
３，図４における○数字で示した信号は一致する。カウ
ンタ1 １１に０系クロックが入力し、カウンタ2 ２１に
１系クロックが入力して、電源オン／リセットによ
り、それぞれカウンタ１１，２１がリセットされ、カウ
ントを０から開始する。
【００２５】入力クロックが０系，１系共正常な場合、
カウンタ1 １１のカウント値は、カウンタ1 １１の出力
端子ＱA ，ＱB ，ＱC ，ＱD より出力されるが、カウン
ト値はＱA の方が下位で、ＱD の方が上位の値を出力す
るので、図２の例ではそれぞれ出力端子ＱA ，ＱB ，Ｑ
C ，ＱD にＬ，Ｈ，Ｈ，Ｈが出力したとき、即ち、１４
（図３の０系カウント値Ｅ）が出力したとき、ＮＡＮＤ
1 １３の出力からはＬが出力され、カウンタ2 ２１の
ＬＯＡＤ（ＬＤ）端子をＬにする。すると、プリセット
入力Ａ〜Ｄにセットしてある値がカウンタの初期値とし
て取り込まれる結果、０となり、図３に示すように１４
（Ｅ）でカウント値をリセットし、次は０からカウント
を開始する。
カウンタ1 １１のカウント値は、カウンタ1 １１の出力
端子ＱA ，ＱB ，ＱC ，ＱD より出力されるが、カウン
ト値はＱA の方が下位で、ＱD の方が上位の値を出力す
るので、図２の例ではそれぞれ出力端子ＱA ，ＱB ，Ｑ
C ，ＱD にＬ，Ｈ，Ｈ，Ｈが出力したとき、即ち、１４
（図３の０系カウント値Ｅ）が出力したとき、ＮＡＮＤ
1 １３の出力からはＬが出力され、カウンタ2 ２１の
ＬＯＡＤ（ＬＤ）端子をＬにする。すると、プリセット
入力Ａ〜Ｄにセットしてある値がカウンタの初期値とし
て取り込まれる結果、０となり、図３に示すように１４
（Ｅ）でカウント値をリセットし、次は０からカウント
を開始する。
【００２６】カウンタ2 ２１のカウント値についても、
カウンタ1 １１のカウント値と全く同様にして動作が行
われ。次に、入力クロックの０系が断となった場合につ
いては、図４に示すように、クロックが断になった時点
でカウンタ1 １１のカウント値に固定される。図４の例
ではカウント値１１（図４の０系カウント値Ｂ）に固定
されている。
カウンタ1 １１のカウント値と全く同様にして動作が行
われ。次に、入力クロックの０系が断となった場合につ
いては、図４に示すように、クロックが断になった時点
でカウンタ1 １１のカウント値に固定される。図４の例
ではカウント値１１（図４の０系カウント値Ｂ）に固定
されている。
【００２７】すると、カウンタ1 １１の出力端子ＱA ，
ＱB ，ＱC ，ＱD はそれぞれＨ，Ｈ，Ｌ，Ｈに固定さ
れ、Ｌ，Ｈ，Ｈ，Ｈにならないため、ＮＡＮＤ1 １３の
出力はＬにならなず、従って、カウンタ2 ２１のＬＯ
ＡＤ（ＬＤ）端子がＬにならないため、カウンタ2 ２１
はリセットされず、カウンタ2 ２１は１５（Ｆ）までカ
ウントし、カウントアップパルスを送出することにな
る。
ＱB ，ＱC ，ＱD はそれぞれＨ，Ｈ，Ｌ，Ｈに固定さ
れ、Ｌ，Ｈ，Ｈ，Ｈにならないため、ＮＡＮＤ1 １３の
出力はＬにならなず、従って、カウンタ2 ２１のＬＯ
ＡＤ（ＬＤ）端子がＬにならないため、カウンタ2 ２１
はリセットされず、カウンタ2 ２１は１５（Ｆ）までカ
ウントし、カウントアップパルスを送出することにな
る。
【００２８】即ち、０系入力クロックが断になったこと
を検出して、入力クロック断検出情報パルスを送出する
ことができる。図５は第２の実施例で、第１の実施例と
同じ１６進カウンタを１１進カウンタとして用いたもの
であるが、カウント値８でリセット信号を送出し、入力
クロックが断のときはＮＡＮＤ１３，２３はカウント値
１０でパルスを送出するようにした例である。
を検出して、入力クロック断検出情報パルスを送出する
ことができる。図５は第２の実施例で、第１の実施例と
同じ１６進カウンタを１１進カウンタとして用いたもの
であるが、カウント値８でリセット信号を送出し、入力
クロックが断のときはＮＡＮＤ１３，２３はカウント値
１０でパルスを送出するようにした例である。
【００２９】図５のカウンタ1 １１の出力端子ＱA ，Ｑ
B ，ＱC ，ＱD は前述のようにＱDが最上位のビットを
表すので、カウント値８はカウンタ1 １１の出力端子Ｑ
A ，ＱB ，ＱC ，ＱD がそれぞれＬ，Ｌ，Ｌ，Ｈとなっ
たときである。図５では出力端子ＱD にＮＯＴ回路１６
を接続しているので、出力端子ＱD にＨが出力されると
ＮＯＴ回路１６で反転し、カウンタ2 ２１のＬＯＡＤ端
子をＬにするので、カウント値をリセットして、カウン
ト値を０にする。
B ，ＱC ，ＱD は前述のようにＱDが最上位のビットを
表すので、カウント値８はカウンタ1 １１の出力端子Ｑ
A ，ＱB ，ＱC ，ＱD がそれぞれＬ，Ｌ，Ｌ，Ｈとなっ
たときである。図５では出力端子ＱD にＮＯＴ回路１６
を接続しているので、出力端子ＱD にＨが出力されると
ＮＯＴ回路１６で反転し、カウンタ2 ２１のＬＯＡＤ端
子をＬにするので、カウント値をリセットして、カウン
ト値を０にする。
【００３０】入力クロックが０系，１系とも正常である
ときは、図６に示すように、カウント値８で相互にリセ
ットしあうことになり、カウント値８の次は０に戻る。
図７の例のように、０系入力クロックが断になると、カ
ウンタ1 １１はカウントを停止し、従って、出力端子Ｑ
D がＨにならないため、カウンタ2 ２１をリセットでき
ず、カウンタ2 ２１はカウントを進め、カウンタ2 ２１
の出力端子ＱA，ＱB ，ＱC ，ＱD にそれぞれＬ，Ｈ，
Ｌ，Ｈが出力する、即ち、１０（図７では１系カウンタ
がＡのとき）が出力するとＮＡＮＤ2 ２３はオンにな
り、パルスを送出する。このパルス送出により、０系入
力クロックが断になったことを知ることかできる。そし
て、自カウンタ2 ２１をリセットし、カウント値１０の
次は０に戻る。
ときは、図６に示すように、カウント値８で相互にリセ
ットしあうことになり、カウント値８の次は０に戻る。
図７の例のように、０系入力クロックが断になると、カ
ウンタ1 １１はカウントを停止し、従って、出力端子Ｑ
D がＨにならないため、カウンタ2 ２１をリセットでき
ず、カウンタ2 ２１はカウントを進め、カウンタ2 ２１
の出力端子ＱA，ＱB ，ＱC ，ＱD にそれぞれＬ，Ｈ，
Ｌ，Ｈが出力する、即ち、１０（図７では１系カウンタ
がＡのとき）が出力するとＮＡＮＤ2 ２３はオンにな
り、パルスを送出する。このパルス送出により、０系入
力クロックが断になったことを知ることかできる。そし
て、自カウンタ2 ２１をリセットし、カウント値１０の
次は０に戻る。
【００３１】ここで、カウンタ１１，２１の出力端子Ｑ
A ，ＱB ，ＱC ，ＱD に接続するＮＯＴ回路を変更する
ことにより、任意のカウント値で断検出パルスを送出す
ることができる。例えば、カウント値９で断検出パルス
を送出するためには、ＱB とＱC にＮＯＴ回路を接続
し、カウント値１１のときは、ＱC に接続する。また、
カウント値１２のときはＱA とＱB 、１３のときはＱB
に接続すればよい。
A ，ＱB ，ＱC ，ＱD に接続するＮＯＴ回路を変更する
ことにより、任意のカウント値で断検出パルスを送出す
ることができる。例えば、カウント値９で断検出パルス
を送出するためには、ＱB とＱC にＮＯＴ回路を接続
し、カウント値１１のときは、ＱC に接続する。また、
カウント値１２のときはＱA とＱB 、１３のときはＱB
に接続すればよい。
【００３２】次に、図８は第３の実施例として、０系，
１系の各カウントを２個用いた場合で、断検出をややゆ
っくりさせる場合の例である。図８において、０系デコ
ーダ3 ３２は、カウンタ1 １１の出力端子ＱA ，ＱB，
ＱC ，ＱD と、その上位になるカウンタ3 ３１の出力端
子ＱA の５ビットの信号を用いて、入力クロックの断検
出パルス送出を行うようにしたものである。図８では各
出力端子にＮＯＴ回路が接続されていないため、カウン
ト値３１でＮＡＮＤ3 ３２はオンになり、１系カウンタ
2 ２１とカウンタ4 ４１のカウント値を０にする。
１系の各カウントを２個用いた場合で、断検出をややゆ
っくりさせる場合の例である。図８において、０系デコ
ーダ3 ３２は、カウンタ1 １１の出力端子ＱA ，ＱB，
ＱC ，ＱD と、その上位になるカウンタ3 ３１の出力端
子ＱA の５ビットの信号を用いて、入力クロックの断検
出パルス送出を行うようにしたものである。図８では各
出力端子にＮＯＴ回路が接続されていないため、カウン
ト値３１でＮＡＮＤ3 ３２はオンになり、１系カウンタ
2 ２１とカウンタ4 ４１のカウント値を０にする。
【００３３】ここで、カウンタ１１の出力端子ＱA ，Ｑ
B ，ＱC ，ＱD に適宜にＮＯＴ回路を接続することによ
り、ＮＡＮＤ3 ３２がオンになるタイミングをカウント
値１６からカウント値３０に調整できる。
B ，ＱC ，ＱD に適宜にＮＯＴ回路を接続することによ
り、ＮＡＮＤ3 ３２がオンになるタイミングをカウント
値１６からカウント値３０に調整できる。
【００３４】また、ＮＡＮＤ3 ３２に接続するカウンタ
3 ３１の出力端子をＱB ，ＱC と増やすこともできる。
１系デコーダ4 ４２についても、０系デコーダ3 ３２と
全く同じである。
3 ３１の出力端子をＱB ，ＱC と増やすこともできる。
１系デコーダ4 ４２についても、０系デコーダ3 ３２と
全く同じである。
【００３５】０系入力クロックが断になったときは、第
１，第２の実施例と同様にして１系１系カウンタ2 ２１
とカウンタ4 ４１にはリセット信号が来ないため、カウ
ンタ２１，４１はカウント値２５５に達してカウントア
ップパルスを送出する。
１，第２の実施例と同様にして１系１系カウンタ2 ２１
とカウンタ4 ４１にはリセット信号が来ないため、カウ
ンタ２１，４１はカウント値２５５に達してカウントア
ップパルスを送出する。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
温度変動、電源電圧変動等の外部要因による影響がな
く、入力クロック断検出動作を安定することができるの
で、断検出がシビアな装置への利用価値が大きい。
温度変動、電源電圧変動等の外部要因による影響がな
く、入力クロック断検出動作を安定することができるの
で、断検出がシビアな装置への利用価値が大きい。
【００３７】また、入力クロック断検出とするまでの最
大待機時間を容易に設定することができるので、用途に
応じて本発明を利用できる。
大待機時間を容易に設定することができるので、用途に
応じて本発明を利用できる。
【図１】本発明に係わる入力クロック断検出回路の原理
構成図である。
構成図である。
【図２】本発明に係わる入力クロック断検出回路の第１
の実施例である。
の実施例である。
【図３】図２の第１の実施例における入力クロックが正
常な場合のタイムチャート例である。
常な場合のタイムチャート例である。
【図４】図２の第１の実施例における０系入力クロック
が断となった場合のタイムチャート例である。
が断となった場合のタイムチャート例である。
【図５】本発明に係わる入力クロック断検出回路の第２
の実施例である。
の実施例である。
【図６】図５の第２の実施例における入力クロックが正
常な場合のタイムチャート例である。
常な場合のタイムチャート例である。
【図７】図５の第２の実施例における０系入力クロック
が断となった場合のタイムチャート例である。
が断となった場合のタイムチャート例である。
【図８】本発明に係わる入力クロック断検出回路の第３
の実施例である。
の実施例である。
【図９】従来の入力クロック断検出回路例である。
【図１０】従来例における入力クロック断検出について
示す図である。
示す図である。
【符号の説明】 １０ 第１のクロック断検出部 １１，２１，３１，４１ 第１のカウンタ（カウンタ
1 ），第２のカウンタ（カウンタ2 ），カウンタ3 ，カ
ウンタ4 １２，２２，３２，４２ 第１のデコーダ（デコーダ
1 ），第２のデコーダ（デコーダ2 ），デコーダ3 ，デ
コーダ4 １３，２３，３３，４３ ＮＡＮＤ1 〜 ＮＡＮＤ4 １４，１５，１６，２４，２５，２６ ＮＯＴ回路 ２０ 第２のクロック断検出部 ５０ クロック断検出回路 Ｃ１ コンデンサ Ｒ１ 抵抗
1 ），第２のカウンタ（カウンタ2 ），カウンタ3 ，カ
ウンタ4 １２，２２，３２，４２ 第１のデコーダ（デコーダ
1 ），第２のデコーダ（デコーダ2 ），デコーダ3 ，デ
コーダ4 １３，２３，３３，４３ ＮＡＮＤ1 〜 ＮＡＮＤ4 １４，１５，１６，２４，２５，２６ ＮＯＴ回路 ２０ 第２のクロック断検出部 ５０ クロック断検出回路 Ｃ１ コンデンサ Ｒ１ 抵抗
Claims (3)
- 【請求項１】 第１の入力クロックを入力して、クロッ
クをカウントし、そのカウント値を送出すると共に、第
２の断検出部（２０）からのリセット信号を入力する
と、該カウント値をリセットして０からカウントを開始
し、該第２の断検出部（２０）からのリセット信号が入
力しないときは自カウント機能のカウント値を０からＮ
−１迄カウントしてカウントアップ情報を送出する第１
のカウンタ（１１）と、該カウンタ（１１）より入力す
るカウント値がカウント最大のＮ−１より小さい所定の
カウント値ｎに達したとき、リセット信号を送出する第
１のデコーダ（１２）とでなる第１のクロック断検出部
（１０）と、 第２の入力クロックを入力して、クロックをカウント
し、そのカウント値を送出すると共に、前記第１の断検
出部（１０）からのリセット信号を入力すると、該カウ
ント値をリセットして０からカウントを開始し、該第１
の断検出部（１０）からのリセット信号が入力しないと
きは自カウント機能のカウント値を０からＮ−１迄カウ
ントしてカウントアップ情報を送出する第２のカウンタ
（２１）と、該カウンタ（２１）より入力するカウント
値がカウント最大のＮ−１より小さい所定のカウント値
ｎに達したとき、リセット信号を送出する第２のデコー
ダ（２２）とでなる第２のクロック断検出部（２０）と
で構成したことを特徴とする入力クロック断検出回路。 - 【請求項２】 請求項１において、 前記第１のデコーダ（１２）および前記第２のデコーダ
（２２）のリセット信号送出するカウント値ｎを最大カ
ウンタ値Ｎ−１より小さい値で任意の値を選択できるこ
とを特徴とする入力クロック断検出回路。 - 【請求項３】 請求項１において、 前記第１のカウンタ（１１）および前記第２のカウンタ
（２１）のカウントアップ信号送出の代わりに、第１の
デコーダ（１２）および第２のデコーダ（２２）におい
て、最大カウント値Ｎ−１より小さく、該リセット信号
送出カウント値ｎより大きい任意のカウント値ｍをカウ
ントしたとき信号送出することを特徴とする入力クロッ
ク断検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4248036A JPH06104884A (ja) | 1992-09-17 | 1992-09-17 | 入力クロック断検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4248036A JPH06104884A (ja) | 1992-09-17 | 1992-09-17 | 入力クロック断検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104884A true JPH06104884A (ja) | 1994-04-15 |
Family
ID=17172247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4248036A Withdrawn JPH06104884A (ja) | 1992-09-17 | 1992-09-17 | 入力クロック断検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104884A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114094537A (zh) * | 2021-11-15 | 2022-02-25 | 珠海海奇半导体有限公司 | 带时钟数字接口的热插拔保护电路、检测方法、器件及应用 |
| JP2022091548A (ja) * | 2020-12-09 | 2022-06-21 | 株式会社デンソー | 集積回路装置 |
-
1992
- 1992-09-17 JP JP4248036A patent/JPH06104884A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022091548A (ja) * | 2020-12-09 | 2022-06-21 | 株式会社デンソー | 集積回路装置 |
| CN114094537A (zh) * | 2021-11-15 | 2022-02-25 | 珠海海奇半导体有限公司 | 带时钟数字接口的热插拔保护电路、检测方法、器件及应用 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |