JPH06105285B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH06105285B2
JPH06105285B2 JP61197587A JP19758786A JPH06105285B2 JP H06105285 B2 JPH06105285 B2 JP H06105285B2 JP 61197587 A JP61197587 A JP 61197587A JP 19758786 A JP19758786 A JP 19758786A JP H06105285 B2 JPH06105285 B2 JP H06105285B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路装置に関し、特に出力制御回
路に関するものである。
〔従来の技術〕
第４図は、従来例を示す半導体論理集積回路装置（以
下、集積回路という）のブロツク図であり、図において
(IB1)〜(IB4)は入力端子(I1)〜(I4)へ与えられた外部か
らの入力信号を論理回路部（LG）へ与える入力バツフア
であり、(OB1)〜(OB4)は論理回路部（LG）において論理
処理が行なわれた信号を出力信号(P1)〜(P4)として出力
端子(O1)〜(O4)から外部へ送出する出力バツフアであ
る。
なお、各部に対して電源を供給する電源線および電源端
子（図示せず）は、全装置共通として設けられる。
ここにおいて、たとえば集積回路を試験する場合は、図
示しない試験装置（以下、テスタという）へ装着のう
え、入力端子(I1)〜(I4)へテスタから試験用の信号が与
えられ、これに応ずる出力端子(O1)〜(O4)の送出信号を
確認し集積回路の良否が判断される。
しかし、出力バツフア(OB1)〜(OB4)の出力レベル変化に
応ずるこれらの電源電流変化は、他の部分に比して大で
あり、多数の出力バツフア(OB1)〜(OB4)を有する場合、
これらがほぼ同時に出力レベルを高論理レベル（以下
“H"）または低論理レベル（以下、“L"）とすることが
あるため、これに応じて電源電流が大きく変化し、テス
タへ集積回路を装着する際に使用されるソケツト，パフ
オーマンスボード等の治具およびテスタ内の布線に介在
する分布インダクタンスにより、電源電流の過渡的変化
に応じ電源電圧の変動を誘発する。
一方、入力端子(I1)〜(I4)へ与えられる入力信号は、テ
スタの共通電位を基準として論理レベルが決定されるた
め、電源電圧の変動が雑音として混入し、集積回路とし
ての入力動作マージンを低下させ、場合によつては、装
置として誤動作を来すという欠点を生ずる。
なお、この対策としては、出力バツフア(OB1)〜(OB4)が
ほぼ同時に出力レベルの変化を生じないものとして入力
信号を設定すればよいが、試験用の入力信号は、集積回
路の論理処理条件に応じて定まるものであるため、実現
は困難である。
〔発明が解決しようとする問題点〕
従来の論理集積回路装置は以上のように構成されている
ので、テスト時等において、出力信号の論理レベルを決
定するためには試験用の信号を入力端子に順次印加して
いかなければならず、テストのために多くの時間が必要
で、また出力バツフアの出力レベルの同一方向の同時変
化に起因して誘発される電源ノイズにより入力動作マー
ジンが低下するという問題点があつた。
この発明は上記のような問題点を解消するためになされ
たもので、出力バッファの出力信号の論理レベルを外部
から任意に設定することによりテスト時間が短縮できる
とともに、全出力バツフアが同時に同一方向へのレベル
変化を生じることに起因する入力動作マージンの低下を
防ぐことができる半導体集積回路装置を得ることを目的
とする。
〔問題点を解決するための手段〕
この発明に係る半導体集積回路装置は、第１の出力端子
と前記出力バッファに接続する第２の出力端子を有し、
論理回路部から送出された複数の出力信号を入力し、第
１の動作時にはこの複数の出力信号を第２の出力端子よ
り出力し、それぞれ対応する出力バッファへと伝搬さ
せ、第２の動作時には複数の出力信号を第１の出力端子
より直列に順次出力させるとともに、第２の出力端子の
出力レベルを保持するようにした信号制御回路を備えた
ものである。
また、出力端子を有し、論理回路部から送出された出力
信号と外部からシリアル信号を入力し、第１の動作時に
はこの出力信号を出力端子より出力し、それぞれ対応す
る出力バッファへと伝搬させ、第２の動作時には上記の
シリアル信号をパラレル信号に変換させるとともに、出
力端子の出力レベルを保持するようにし、このパラレル
信号をそれぞれ対応する出力バッファへと伝搬させる際
には出力端子よりパラレル信号を出力するようにした信
号制御回路を備えたものである。
また、第１の出力端子と出力バッファに接続する第２の
出力端子とを有し、論理回路部から送出された複数の出
力信号と外部からシリアル信号を入力し、第１の動作時
にはこの複数の出力信号を第２の出力端子に出力し、そ
れぞれ対応する出力バッファへと伝搬させ、第２の動作
時には複数の出力信号を第１の出力端子より直列に順次
出力させるとともに、上記のシリアル信号をパラレル信
号に変換させ、その際第２の端子の出力レベルを保持す
るようにし、このパラレル信号をそれぞれ対応する出力
バッファへと伝搬させる際には第２の端子よりパラレル
信号を出力させるようにした信号制御回路を備えたもの
である。
〔作用〕
この発明における半導体集積回路装置の信号制御回路
は、第２の動作時に論理回路部からの複数の出力信号を
第１の出力端子より直列に順次出力し、第２の出力端子
の出力レベルを保持するようにしたので、論理回路部か
らの出力信号の論理レベルが変化しても、出力バツフア
からの出力信号の値は固定しておくことができる。
このため、出力バツフアの出力信号の論理レベルの同時
変化を防ぐことができる。
また、信号制御回路は、論理回路からの出力信号と外部
からシリアル信号を入力し、第２の動作時にはこのシリ
アル信号をパラレル信号に変換し、出力バッファと接続
する出力端子より出力するようにしたので、出力バッフ
ァからの出力論理レベルはこのシリアル信号により任意
に設定され、出力バッファのDCテスト時などに出力信号
の論理レベルを決定する際、試験用の信号を論理回路部
の入力端子へ順次印加していく必要がなくなり、テスト
時間を短縮することができる。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例を示すブロツク図、第２図
は第１図における各部の波形を示すタイミングチヤート
である。
第１図において、(SL1)〜(SL4)はシフトレジスタである
が、第３図に示すような構成例から成つている。
第３図において(TR1),(TR2)はトランスミツシヨンゲー
ト，(Inv1),(Inv2)はラツチ（LT）を構成するインバー
タゲート、(L5)はＤラツチである。
第１図において(L1)〜(L4)は信号通過機能を持つラツチ
である。また、(C1)〜(C4)は制御信号入力端子であり、
（SI）はシフトインするデータの入力端子であり、(B1)
〜(B5)は入力バツフアである。
なお、図中の他の符号は、第４図の従来例に示した符号
と同意である。
次にこの回路の動作について述べる。第１図においてシ
フトレジスタは第３図で示す構成例で作られているた
め、入力端子(C4)からのノーマルモード信号（（ｃ）N
M）が“L"であれば、シフトイン端子（SI）からのデー
タ（SD）がクロツク入力端子(C1)に印加されるクロツク
（（ａ）SM）に同期してラツチ（LT）に保持され、入力
端子(C1)からの信号（（ａ）SM）が“L"であれば、論理
回路部からの信号(P1)〜(P4)が、入力端子(C4)からの信
号（（ｃ）NM）に同期してラツチ（LT）に保持される。
ラツチ（LT）に保持されたデータは、クロツク入力端子
(C2)に印加されるクロツク((b)T2)に同期してＤラツチ
(L5)に保持される。
第１図においてＤラツチ(L5)に保持されたデータは、ク
ロツク入力端子(C3)に印加されるクロツク((b)T3)に同
期してＤラツチ(L1)〜(L4)に保持される。
第１図において通常動作時には入力端子(C1)に与えるシ
フトモード信号（（ａ）SM）を“L",入力端子(C2),
(C3),(C4)に与える信号((b)T2),((d)T3),（（ｃ）NM）
を“H"にすると、すべてのレジスタ(SL1)〜(SL4)で入力
（Ｄ）から出力（Ｑ）まで論理回路部（LG）からの信号
(P1)〜(P4)がそのまま伝搬するとともに、Ｄラツチ(L1)
〜(L4)において入力がそのまま出力まで伝搬する。この
ため論理回路（LG）からの出力信号(P1)〜(P4)はテスト
回路に影響されずにそのまま出力端子(O1)〜(O4)まで伝
搬するため、所望の通常動作を行うことができる。第２
図に示すように、信号(P1)〜(P4)がそれぞれ“H"“L"
“L"“H"であればバツフアからの出力信号(Q1)〜(Q4)も
それぞれ“H",“L",“L",“H"となる。
次に入力端子(C4)に印加するノーマルモード信号
（（ｃ）NM）を“L"にした場合について述べる。この場
合には、シフトパスを構成するシフトレジスタにおい
て、入力端子(C1),(C2)にクロツクを与えることにより
データをシフトイン，シフトアウトすることができる。
まず（（ｃ）NM）を“L"にしたときに、論理回路部から
の信号(P1)〜(P4)が(SRL1)〜(SRL4)のラツチ（LT）に保
持される。
入力端子(C2)からのクロツク((b)T2)を１回動かすこと
により、(P1)〜(P4)は次のラツチ(L5)に取り込まれる。
この際、出力端子（SO）からは(P1)，すなわち第２図で
は“H"が出力される。
今、シフトデータ入力端子(S1)から入力するデータを
“H",“H",“L",“L"ととすると、入力端子(C1)からの
クロツク（（ａ）SM）を１回動かすと、(SL4)のラツチ
（LT）には、入力端子(S1)からのシフトデータ“H"が取
り込まれ、(SL3),(SL2),(SL1)のラツチ（LT）には、そ
れぞれデータ(P4),(P3),(P2)すなわち“H",“L",“L"が
取り込まれる。このように、((b)T2)，（（ａ）SM）を
交互に動かすことによりシフトレジスタ(SL1)〜(SL4)の
中のＤラツチ(L5)に、入力端子(S1)から入力したデータ
“H",“H",“L",“L"を保持させ、同時に、論理回路部
（LG）からの出力(P1)〜(P4)を出力端子（SO）からシリ
アルに読み出すことができる。
図１においてシフト動作時に、クロツク((b)T2)を動か
した時、シフトレジスタ(SL1)〜(SL4)の出力端子（Ｑ）
はラツチ（LT）に保持されていた信号が出力されるた
め、論理レベルが変化する。しかし、ラツチ制御入力
((d)T3)を“L"にしておけば、バツフアからの出力はシ
フト動作前のデータを保持できる。ラツチ制御入力((d)
T3)を動かせば図２のように(SL1)〜(SL4)の中のＤラツ
チ(L5)に保持しているデータ“H",“H",“L",“L"を
(L1)〜(L4)に保持し、出力端子(O1)〜(O4)に出力信号(Q
1)(Q4)として出力することができる。
このように、入力端子(I1)〜(I4)に入力された論理回路
部テスト用信号の出力データ“H",“L",“L",“H"は出
力端子（SO）よりシリアルに出力され、同時に外部から
入力端子（SI）に入力された出力バッファ(OB1)〜(OB4)
のDCテスト用のシリアル信号“H",“H",“L",“L"はパ
ラレル信号に変換された後、それぞれ出力バッファ(O
B1)〜(OB4)へと入力される。
なお上記実施例では一時記憶素子回路としてＤラツチを
用いたが、Ｄラツチ回路に限らず、他の論理素子を利用
することも可能である。
また、シフトレジスタも第３図のような回路構成をして
いるものを上記実施例では用いたが信号選択機能を持つ
他の論理素子と、シフト機能を持つている他の論理素子
とで構成することもできる。
〔発明の効果〕
以上のようにこの発明に係る半導体集積回路装置は、論
理回路部からの複数の出力信号を入力し、第２の動作時
には論理回路部からの出力信号は第１の出力端子より直
列に順次出力し、出力バッファに接続する第２の出力端
子の出力レベルを保持するようにした信号制御回路を備
えたので、論理回路部の出力が同時に出力バッファの出
力レベルを変化させる事態を生ずることがなくなり、電
源電流変化の減少により電源電圧の変動が抑圧されこれ
に基づく集積回路の誤動作発生が阻止される。また、論
理回路からの出力信号と外部からシリアル信号を入力
し、第２の動作時にはこのシリアル信号をパラレル信号
に変換し、出力バッファと接続する出力端子より出力す
るようにした信号制御回路を備えたので、出力バツフア
からの出力の論理レベルを任意に設定することができ、
試験用の信号を順次印加する必要がなくなりテスト時間
を短縮することができる。
【図面の簡単な説明】
第１図は、本発明の一実施例を示すブロツク図、第２図
は第１図における各部の波形を示すタイミングチヤー
ト、第３図は第１図の信号選択機能を持つシフトレジス
タ(SL1)〜(SL4)を示す回路図、第４図は従来例を示すブ
ロツク図である。 I1〜I4：信号入力端子、O1〜O4：信号出力端子、C1〜
C4：制御入号入力端子、IB1〜IB4，B1〜B4：入力バツフ
ア、OB1〜OB4：出力バツフア、SL1〜SL4：信号選択機能
を持つスキヤンレジスタ、L1〜L5:Dラツチ回路 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】論理機能を有しかつ複数の出力信号を送出
    する論理回路部と、前記各出力信号を外部へそれぞれ送
    出する複数の出力バッファとを備えた半導体集積回路に
    おいて、 第１の出力端子と前記出力バッファに接続する第２の出
    力端子とを有し、前記論理回路部からの出力信号を入力
    し、第１の動作時には、前記複数の出力信号を前記第２
    の出力端子より出力し、それぞれ対応する出力バッファ
    へと伝搬させ、第２の動作時には、前記複数の出力信号
    を前記第１の出力端子より直列に順次出力させるととも
    に、前記第２の出力端子の出力レベルを保持するように
    した信号制御回路を備えたことを特徴とする半導体集積
    回路装置。
  2. 【請求項２】論理機能を有しかつ複数の出力信号を送出
    する論理回路部と、前記各出力信号を外部へそれぞれ送
    出する複数の出力バッファとを備えた半導体集積回路に
    おいて、 前記出力バッファに接続する出力端子を有し、前記論理
    回路部からの出力信号および外部からシリアル信号を入
    力し、第１の動作時には、前記出力信号を前記出力端子
    より出力し、それぞれ対応する出力バッファへと伝搬さ
    せ、第２の動作時には、前記シリアル信号をパラレル信
    号に変換させるとともに、前記出力端子の出力レベルを
    保持するようにし、前記パラレル信号をそれぞれ対応す
    る出力バッファへと伝搬させる際には前記出力端子より
    前記パラレル信号を出力するようにした信号制御回路を
    備えたことを特徴とする半導体集積回路装置。
  3. 【請求項３】論理機能を有しかつ複数の出力信号を送出
    する論理回路部と、前記各出力信号を外部へそれぞれ送
    出する複数の出力バッファとを備えた半導体集積回路に
    おいて、 第１の出力端子と前記出力バッファに接続する第２の出
    力端子とを有し、前記論理回路からの出力信号および外
    部からシリアル信号を入力し、第１の動作時には、前記
    複数の出力信号を前記第２の出力端子に出力し、それぞ
    れ対応する出力バッファへと伝搬させ、第２の動作時に
    は、前記複数の出力信号を前記第１の出力端子より直列
    に順次出力させるとともに、前記シリアル信号をパラレ
    ル信号に変換させ、その際前記第２の端子の出力レベル
    を保持するようにし、前記パラレル信号をそれぞれ対応
    する出力バッファへと伝搬させる際には前記第２の端子
    より前記パラレル信号を出力させるようにした信号制御
    回路を備えたことを特徴とする半導体集積回路装置。
JP61197587A 1986-08-22 1986-08-22 半導体集積回路装置 Expired - Lifetime JPH06105285B2 (ja)

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KR1019870003847A KR900006158B1 (ko) 1986-08-22 1987-04-20 반도체 집적회로장치
US07/086,447 US4825439A (en) 1986-08-22 1987-08-18 Semiconductor logic integrated circuit device having first and second operation modes for testing
DE19873727941 DE3727941A1 (de) 1986-08-22 1987-08-21 Integrierte halbleiter-logikschaltungsanordnung

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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0746122B2 (ja) * 1987-04-21 1995-05-17 日本電気株式会社 半導体集積論理回路
US6304987B1 (en) 1995-06-07 2001-10-16 Texas Instruments Incorporated Integrated test circuit
KR910006241B1 (ko) * 1988-12-14 1991-08-17 삼성전자 주식회사 복수 테스트모드 선택회로
JP3005250B2 (ja) * 1989-06-30 2000-01-31 テキサス インスツルメンツ インコーポレイテツド バスモニター集積回路
GB9008544D0 (en) * 1990-04-17 1990-06-13 Smiths Industries Plc Electrical assemblies
JPH0719217B2 (ja) * 1990-04-24 1995-03-06 株式会社東芝 情報処理装置
US5159598A (en) * 1990-05-03 1992-10-27 General Electric Company Buffer integrated circuit providing testing interface
JPH0461420A (ja) * 1990-06-28 1992-02-27 Canon Inc データ検出装置
US5880595A (en) * 1995-04-28 1999-03-09 Texas Instruments Incorporated IC having memoried terminals and zero-delay boundary scan
US5656953A (en) * 1995-05-31 1997-08-12 Texas Instruments Incorporated Low overhead memory designs for IC terminals
JPH1183947A (ja) * 1997-09-03 1999-03-26 Mitsubishi Electric Corp Ｄｃテスト用テスト回路およびｄｃテスト用テスト回路を用いたｄｃテスト方法
US6408413B1 (en) 1998-02-18 2002-06-18 Texas Instruments Incorporated Hierarchical access of test access ports in embedded core integrated circuits
US6405335B1 (en) 1998-02-25 2002-06-11 Texas Instruments Incorporated Position independent testing of circuits
US7058862B2 (en) 2000-05-26 2006-06-06 Texas Instruments Incorporated Selecting different 1149.1 TAP domains from update-IR state
US6728915B2 (en) 2000-01-10 2004-04-27 Texas Instruments Incorporated IC with shared scan cells selectively connected in scan path
US6769080B2 (en) 2000-03-09 2004-07-27 Texas Instruments Incorporated Scan circuit low power adapter with counter
CN115980624A (zh) * 2022-12-29 2023-04-18 苏州威达智科技股份有限公司 一种用于开短路测试的继电器控制电路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4139818A (en) * 1977-09-30 1979-02-13 Burroughs Corporation Circuit means for collecting operational errors in IC chips and for identifying and storing the locations thereof
US4498174A (en) * 1982-08-25 1985-02-05 Ael Microtel Limited Parallel cyclic redundancy checking circuit
JPS59119443A (ja) * 1982-12-27 1984-07-10 Toshiba Corp 論理回路
US4648104A (en) * 1983-09-27 1987-03-03 Nippon Seiki Corporation Pulse counting and pulse rate indicating device responsive to abrupt pulse rate change to accurately indicate current rate
US4698588A (en) * 1985-10-23 1987-10-06 Texas Instruments Incorporated Transparent shift register latch for isolating peripheral ports during scan testing of a logic circuit

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KR880009382A (ko) 1988-09-15
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