JPH06105288B2 - 論理制御回路の測定方法 - Google Patents
論理制御回路の測定方法Info
- Publication number
- JPH06105288B2 JPH06105288B2 JP59191948A JP19194884A JPH06105288B2 JP H06105288 B2 JPH06105288 B2 JP H06105288B2 JP 59191948 A JP59191948 A JP 59191948A JP 19194884 A JP19194884 A JP 19194884A JP H06105288 B2 JPH06105288 B2 JP H06105288B2
- Authority
- JP
- Japan
- Prior art keywords
- logic control
- control circuit
- output
- counter
- count value
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318522—Test of Sequential circuits
- G01R31/318527—Test of counters
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
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Description
【発明の詳細な説明】 産業上の利用分野 この発明は、半導体集積回路などで構成される論理制御
回路の動作特性を測定する測定方法に関する。
回路の動作特性を測定する測定方法に関する。
従来の技術 半導体集積回路などで構成される各種の論理制御回路に
おいて、ｎビットのバイナリーカウンタをプリスケーラ
などに用いている場合、ｎビット目の出力Qnを得るに
は、カウンタには、2n回のクロック入力を必要とする。
おいて、ｎビットのバイナリーカウンタをプリスケーラ
などに用いている場合、ｎビット目の出力Qnを得るに
は、カウンタには、2n回のクロック入力を必要とする。
特に、プリスケーラを含んで構成され、複雑な論理処理
を行う論理制御回路の測定では、厖大な量のカウンタク
ロック入力が要求される。
を行う論理制御回路の測定では、厖大な量のカウンタク
ロック入力が要求される。
従来、電源の投入時、カウンタの出力が不確定であるた
め、その対策としてカウンタを一定の条件でリセットす
る初期設定が行われている。
め、その対策としてカウンタを一定の条件でリセットす
る初期設定が行われている。
発明が解決しようとする問題点 各種の論理制御回路の測定において、厖大な量のカウン
タクロックを入力することは、多くの時間と手数を要す
るものである。
タクロックを入力することは、多くの時間と手数を要す
るものである。
また、従来のようにカウンタを初期設定する場合にも、
ｎビット目の出力Qnを得るために、カウンタクロックを
2n回だけ加える必要があることについては変わらない。
ｎビット目の出力Qnを得るために、カウンタクロックを
2n回だけ加える必要があることについては変わらない。
そこで、この発明は、各種の論理制御回路の測定におい
て、ｎビットのカウンタ出力を必要とする場合の簡略化
とともに測定の迅速化を図ろうとするものである。
て、ｎビットのカウンタ出力を必要とする場合の簡略化
とともに測定の迅速化を図ろうとするものである。
問題点を解決するための手段 この発明の論理制御回路の測定方法は、第１図または第
２図に例示されるように、プリスケーラを含んで構成さ
れた論理制御回路にｎビットの加算カウンタ（２）また
は減算カウンタ（12）を接続し、前記加算カウンタまた
は前記減算カウンタからの計数値を入力して論理制御出
力の測定を行う論理制御回路（６または16）の測定方法
であって、前記加算カウンタまたは前記減算カウンタに
初期値として最終計数値を設定し、この最終計数値を表
すビット出力または前記最終計数値から１の計数値を加
算または減算させて得られるビット出力を測定すべき前
記論理制御回路に入力して測定すべき前記論理制御出力
を得ることを特徴とする。
２図に例示されるように、プリスケーラを含んで構成さ
れた論理制御回路にｎビットの加算カウンタ（２）また
は減算カウンタ（12）を接続し、前記加算カウンタまた
は前記減算カウンタからの計数値を入力して論理制御出
力の測定を行う論理制御回路（６または16）の測定方法
であって、前記加算カウンタまたは前記減算カウンタに
初期値として最終計数値を設定し、この最終計数値を表
すビット出力または前記最終計数値から１の計数値を加
算または減算させて得られるビット出力を測定すべき前
記論理制御回路に入力して測定すべき前記論理制御出力
を得ることを特徴とする。
作用 この発明は、ｎビットの加算カウンタまたは減算カウン
タを最終計数値に初期設定して最終定数値のビット出力
を得るとともに、その最終計数値に１の計数値を加算ま
たは減算して得られるビット出力を測定すべき論理制御
回路に入力することにより、2n回のクロック入力を省略
し、論理制御回路の測定方法の簡略化とともに測定時間
の短縮化を図っている。
タを最終計数値に初期設定して最終定数値のビット出力
を得るとともに、その最終計数値に１の計数値を加算ま
たは減算して得られるビット出力を測定すべき論理制御
回路に入力することにより、2n回のクロック入力を省略
し、論理制御回路の測定方法の簡略化とともに測定時間
の短縮化を図っている。
実施例 以下、この発明の図面に示した実施例を参照して詳細に
説明する。
説明する。
第１図はこの発明の論理制御回路の測定方法の実施例を
示している。
示している。
第１図において、加算カウンタ２は、複数（ｎ）のフリ
ップフロップ回路41、42・・・4nで構成され、ｎビット
の加算カウンタを構成している。この加算カウンタ２に
おいて、初段のフリップフロップ回路41のタイミング入
力Ｔにはクロック信号CKが加えられており、２段目以降
のフリップフロップ回路42・・・4n-1では前段の反転出
力が次段のタイミング入力Ｔとなり、この実施例で
は、最終段のフリップフロップ回路4nの非反転出力Qnお
よびｎ−１段目のフリップフロップ回路4n-1の非反転出
力Qn-1が論理制御回路６に加えられている。
ップフロップ回路41、42・・・4nで構成され、ｎビット
の加算カウンタを構成している。この加算カウンタ２に
おいて、初段のフリップフロップ回路41のタイミング入
力Ｔにはクロック信号CKが加えられており、２段目以降
のフリップフロップ回路42・・・4n-1では前段の反転出
力が次段のタイミング入力Ｔとなり、この実施例で
は、最終段のフリップフロップ回路4nの非反転出力Qnお
よびｎ−１段目のフリップフロップ回路4n-1の非反転出
力Qn-1が論理制御回路６に加えられている。
そして、各フリップフロップ回路41、42・・・4nのセッ
ト入力Ｓには、共通に初期セット入力S0が加えられ、こ
の実施例では、初期設定において、カウンタ出力が最終
計数値に設定され、各ビット出力である各フリップフロ
ップ回路41、42・・・4nの非反転出力Q1、Q2・・・Qnが
「１」に設定されるようになっている。
ト入力Ｓには、共通に初期セット入力S0が加えられ、こ
の実施例では、初期設定において、カウンタ出力が最終
計数値に設定され、各ビット出力である各フリップフロ
ップ回路41、42・・・4nの非反転出力Q1、Q2・・・Qnが
「１」に設定されるようになっている。
以上の構成に基づき、論理制御回路の測定方法を説明す
る。
る。
加算カウンタ２に初期セット入力S0を加えると、各フリ
ップフロップ回路41、42・・・4nの各非反転出力Q1、Q2
・・・Qnは「１」に設定され、加算カウンタ２の出力は
最終計数値となる。この場合、加算カウンタ２の各ビッ
ト出力は、「１」となる。この最終出力を論理制御回路
６に加えてそのときの論理出力を測定する。
ップフロップ回路41、42・・・4nの各非反転出力Q1、Q2
・・・Qnは「１」に設定され、加算カウンタ２の出力は
最終計数値となる。この場合、加算カウンタ２の各ビッ
ト出力は、「１」となる。この最終出力を論理制御回路
６に加えてそのときの論理出力を測定する。
また、加算カウンタ２にクロックパルス「１」を入力す
ると、加算カウンタ２は「１」を計数し、最終計数値か
ら初期値に移行する。すなわち、加算カウンタ２の総て
のビットは、「０」になる。この初期値を論理制御回路
６に加えてそのときの論理出力を測定する。
ると、加算カウンタ２は「１」を計数し、最終計数値か
ら初期値に移行する。すなわち、加算カウンタ２の総て
のビットは、「０」になる。この初期値を論理制御回路
６に加えてそのときの論理出力を測定する。
このように加算カウンタ２の初期設定値を最終計数値に
設定すれば、ｎビット目の出力Qnおよび（ｎ−１）ビッ
ト目の出力Qn-1の出力を「１」に設定でき、その後、１
つのクロックパルスCKを与えることにより、これらの出
力を「０」にすることができる。すなわち、初期セット
入力S0とクロックパルスCKの１パルスの処理で最終ビッ
ト出力および最終ビットに近い出力を総て「１」に設定
し、かつ「０」に変更できるので、論理制御回路６の測
定時間の大幅な時間短縮と測定の簡略化が実現できる。
設定すれば、ｎビット目の出力Qnおよび（ｎ−１）ビッ
ト目の出力Qn-1の出力を「１」に設定でき、その後、１
つのクロックパルスCKを与えることにより、これらの出
力を「０」にすることができる。すなわち、初期セット
入力S0とクロックパルスCKの１パルスの処理で最終ビッ
ト出力および最終ビットに近い出力を総て「１」に設定
し、かつ「０」に変更できるので、論理制御回路６の測
定時間の大幅な時間短縮と測定の簡略化が実現できる。
このような測定方法は、第２図に示すように、減算カウ
ンタ12を用いた場合にも適用することができる。すなわ
ち、減算カウンタ12は、複数（ｎ）のフリップフロップ
回路141、142・・・14nで構成され、ｎビット出力が得
られる。この場合、初段のフリップフロップ回路141の
タイミング入力Ｔにはクロック信号CKが加えられ、２段
目以降のフリップフロップ回路142・・・14n-1では前段
の非反転出力Ｑが次段のタイミング入力Ｔとなり、この
実施例では、最終段のフリップフロップ回路14nの非反
転出力Qnおよびｎ−１段目のフリップフロップ回路14
n-1の非反転出力Qn-1が論理制御回路16に加えられてい
る。
ンタ12を用いた場合にも適用することができる。すなわ
ち、減算カウンタ12は、複数（ｎ）のフリップフロップ
回路141、142・・・14nで構成され、ｎビット出力が得
られる。この場合、初段のフリップフロップ回路141の
タイミング入力Ｔにはクロック信号CKが加えられ、２段
目以降のフリップフロップ回路142・・・14n-1では前段
の非反転出力Ｑが次段のタイミング入力Ｔとなり、この
実施例では、最終段のフリップフロップ回路14nの非反
転出力Qnおよびｎ−１段目のフリップフロップ回路14
n-1の非反転出力Qn-1が論理制御回路16に加えられてい
る。
そして、各フリップフロップ回路141、142・・・14nの
セット入力Ｓには、共通に初期セット入力S0が加えられ
て初期設定され、この場合、カウンタ出力が最終計数値
に設定されると、各ビット出力である各フリップフロッ
プ回路141、142・・・14nの非反転出力Q1、Q2・・・Qn
が「０」に設定される。
セット入力Ｓには、共通に初期セット入力S0が加えられ
て初期設定され、この場合、カウンタ出力が最終計数値
に設定されると、各ビット出力である各フリップフロッ
プ回路141、142・・・14nの非反転出力Q1、Q2・・・Qn
が「０」に設定される。
このような減算カウンタ12を用いた場合、最終計数値に
設定したとき、全ビット出力が「０」に設定されるの
で、ｎビット出力Qnおよび（ｎ−１）ビット出力Qn-1を
「０」にすることができる。また、その後、クロックパ
ルスCKの１パルスを加えた場合、全ビット出力は「１」
に移行させることができるので、同様に論理制御回路16
の測定を短時間に行うことができる。
設定したとき、全ビット出力が「０」に設定されるの
で、ｎビット出力Qnおよび（ｎ−１）ビット出力Qn-1を
「０」にすることができる。また、その後、クロックパ
ルスCKの１パルスを加えた場合、全ビット出力は「１」
に移行させることができるので、同様に論理制御回路16
の測定を短時間に行うことができる。
なお、実施例では最終計数値に設定したが、最終計数値
に近い計数値に初期設定しても良い。
に近い計数値に初期設定しても良い。
発明の効果 以上説明したように、この発明によれば、ｎビットの加
算カウンタまたは減算カウンタに初期値として最終計数
値を設定し、この最終計数値を表すビット出力または最
終計数値から１の計数値を加算または減算させて得られ
るビット出力を測定すべき論理制御回路に入力すること
により論理制御出力の測定を行うので、従来のような2n
回のクロックパルスの計数が不要になり、測定方法の簡
略化および測定時間の短縮化を図ることができる。
算カウンタまたは減算カウンタに初期値として最終計数
値を設定し、この最終計数値を表すビット出力または最
終計数値から１の計数値を加算または減算させて得られ
るビット出力を測定すべき論理制御回路に入力すること
により論理制御出力の測定を行うので、従来のような2n
回のクロックパルスの計数が不要になり、測定方法の簡
略化および測定時間の短縮化を図ることができる。
第１図はこの発明の論理制御回路の測定方法に用いる測
定回路の実施例を示すブロック図、第２図はこの発明の
論理制御回路の測定方法に用いる測定回路の他の実施例
を示すブロック図である。 ２……加算カウンタ、６……論理制御回路、12……減算
カウンタ、16……論理制御回路。
定回路の実施例を示すブロック図、第２図はこの発明の
論理制御回路の測定方法に用いる測定回路の他の実施例
を示すブロック図である。 ２……加算カウンタ、６……論理制御回路、12……減算
カウンタ、16……論理制御回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西沢 通広 京都府京都市右京区西院溝崎町21番地 ロ ーム株式会社内 (72)発明者 沢村 陽 京都府京都市右京区西院溝崎町21番地 ロ ーム株式会社内
Claims (1)
- 【請求項１】プリスケーラを含んで構成された論理制御
回路にｎビットの加算カウンタまたは減算カウンタを接
続し、前記加算カウンタまたは前記減算カウンタからの
計数値を入力して論理制御出力の測定を行う論理制御回
路の測定方法であって、 前記加算カウンタまたは前記減算カウンタに初期値とし
て最終計数値を設定し、この最終計数値を表すビット出
力または前記最終計数値から１の計数値を加算または減
算させて得られるビット出力を測定すべき前記論理制御
回路に入力して測定すべき前記論理制御出力を得ること
を特徴とする論理制御回路の測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59191948A JPH06105288B2 (ja) | 1984-09-13 | 1984-09-13 | 論理制御回路の測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59191948A JPH06105288B2 (ja) | 1984-09-13 | 1984-09-13 | 論理制御回路の測定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6170476A JPS6170476A (ja) | 1986-04-11 |
| JPH06105288B2 true JPH06105288B2 (ja) | 1994-12-21 |
Family
ID=16283119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59191948A Expired - Lifetime JPH06105288B2 (ja) | 1984-09-13 | 1984-09-13 | 論理制御回路の測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105288B2 (ja) |
-
1984
- 1984-09-13 JP JP59191948A patent/JPH06105288B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6170476A (ja) | 1986-04-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |