JPH0417489B2 - - Google Patents
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- Publication number
- JPH0417489B2 JPH0417489B2 JP57198110A JP19811082A JPH0417489B2 JP H0417489 B2 JPH0417489 B2 JP H0417489B2 JP 57198110 A JP57198110 A JP 57198110A JP 19811082 A JP19811082 A JP 19811082A JP H0417489 B2 JPH0417489 B2 JP H0417489B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- binary
- outputs
- detected
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はカウンタ装置の中でも、特にバイナリ
ーカウンタのバイナリー出力が所定の組み合わせ
になつたことを検出できるものに関する。
ーカウンタのバイナリー出力が所定の組み合わせ
になつたことを検出できるものに関する。
従来例の構成とその問題点
従来、この種のカウンタ装置は第１図に示すよ
うに構成されている。１，２，３，４，５，６は
それぞれセツト機能を有するフリツプフロツプ
で、各単位ステージを縦続接続してバイナリーダ
ウンカウンタＡを構成している。７，８，９，１
０，１１，１２は各単位ステージのデータ端子Ｄ
に接続されたプログラム端子で、各ビツトのプロ
グラム値が印加される。１３は最下位ビツト
（LSB）のフリツプフロツプ１のクロツク端子CL
に接続されたクロツク信号入力端子、１４はそれ
ぞれのフリツプフロツプ１〜６のセツト端子Ｓに
接続された共通のセツト信号入力端子、１５はカ
ウント値検出出力端子、１６はカウンタのバイナ
リー出力が所定の組み合わせになつたことを検出
する検出ゲートで、ここではNANDゲートから
成つており、検出すべきバイナリー出力に従つて
各単位ステージの出力がゲート入力に接続され
て、ゲート出力が前記カウンタ値検出出力端子１
５に接続されている。
うに構成されている。１，２，３，４，５，６は
それぞれセツト機能を有するフリツプフロツプ
で、各単位ステージを縦続接続してバイナリーダ
ウンカウンタＡを構成している。７，８，９，１
０，１１，１２は各単位ステージのデータ端子Ｄ
に接続されたプログラム端子で、各ビツトのプロ
グラム値が印加される。１３は最下位ビツト
（LSB）のフリツプフロツプ１のクロツク端子CL
に接続されたクロツク信号入力端子、１４はそれ
ぞれのフリツプフロツプ１〜６のセツト端子Ｓに
接続された共通のセツト信号入力端子、１５はカ
ウント値検出出力端子、１６はカウンタのバイナ
リー出力が所定の組み合わせになつたことを検出
する検出ゲートで、ここではNANDゲートから
成つており、検出すべきバイナリー出力に従つて
各単位ステージの出力がゲート入力に接続され
て、ゲート出力が前記カウンタ値検出出力端子１
５に接続されている。
以上のように構成された従来のカウンタ装置に
ついてその動作を以下に説明する。例えばプログ
ラム値が２進数でMSB側からLSB側に向つて
〔000111〕であつたとすると、この値からダウン
カウントが行なわれて、検出ゲート１６のゲート
入力を第１図のように設定すると、カウンタの出
力が〔110100〕になつた時点で検出ゲート１６が
出力信号を発生する。
ついてその動作を以下に説明する。例えばプログ
ラム値が２進数でMSB側からLSB側に向つて
〔000111〕であつたとすると、この値からダウン
カウントが行なわれて、検出ゲート１６のゲート
入力を第１図のように設定すると、カウンタの出
力が〔110100〕になつた時点で検出ゲート１６が
出力信号を発生する。
しかしながら、この第１図のような構成では、
各単位ステージの出力の全てを用いて検出ゲート
１６が所定のバイナリー出力になつたことを検出
しているので、検出ゲート１６の入力端子は単位
ステージの数だけ必要となる。同様に、各単位ス
テージと検出ゲート１６と入力端子を結ぶ配線も
同様の本数だけ必要となる。特に検出すべきバイ
ナリー出力が複数個ある場合、配線本数は 配線本数＝（単位ステージの段数） ×（検出するバイナリー出力数） で表わされる。従つて、数桁の検出を行う場合に
は本数が多く、集積回路においては問題となる。
また、検出ゲート１６の入力端子が増加すると、
第２図のように、多入力ゲートG1のみで前記検
出ゲート１６を構成することが困難となり、ゲー
トG2，G3，G4から成る多段構成のゲート回路が
必要となる。そのため、検出に必要な素子数が増
加すると共に、検出すべきバイナリー出力になつ
てから検出ゲート１６検出信号を出力するまでの
遅延時間も長くなるものである。
各単位ステージの出力の全てを用いて検出ゲート
１６が所定のバイナリー出力になつたことを検出
しているので、検出ゲート１６の入力端子は単位
ステージの数だけ必要となる。同様に、各単位ス
テージと検出ゲート１６と入力端子を結ぶ配線も
同様の本数だけ必要となる。特に検出すべきバイ
ナリー出力が複数個ある場合、配線本数は 配線本数＝（単位ステージの段数） ×（検出するバイナリー出力数） で表わされる。従つて、数桁の検出を行う場合に
は本数が多く、集積回路においては問題となる。
また、検出ゲート１６の入力端子が増加すると、
第２図のように、多入力ゲートG1のみで前記検
出ゲート１６を構成することが困難となり、ゲー
トG2，G3，G4から成る多段構成のゲート回路が
必要となる。そのため、検出に必要な素子数が増
加すると共に、検出すべきバイナリー出力になつ
てから検出ゲート１６検出信号を出力するまでの
遅延時間も長くなるものである。
発明の目的
本発明はカウンタのバイナリー出力値をより少
ない配線数や素子数で検出することができるカウ
ンタ装置を提供することを目的とする。
ない配線数や素子数で検出することができるカウ
ンタ装置を提供することを目的とする。
発明の構成
本発明のカウンタ装置は、セツト機能を有する
フリツプフロツプを単位ステージとして、この単
位ステージをＮ個（Ｎ＞２）縦続接続してなるバ
イナリーダウンカウンタと、前記バイナリーダウ
ンカウンタの検出すべきバイナリー出力のうちの
“１”となるＭ個（Ｍ＞１）の単位ステージの最
上位ビツトに最も近い単位ステージを含むＬ個
（１≦Ｌ＜Ｍ）の単位ステージの出力ならびに前
記検出すべきバイナリー出力のうちの“０”とな
る単位ステージの出力の全てが入力に接続された
検出ゲートを設け、この検出ゲートの出力を前記
検出すべきバイナリー出力としたことを特徴とす
る。
フリツプフロツプを単位ステージとして、この単
位ステージをＮ個（Ｎ＞２）縦続接続してなるバ
イナリーダウンカウンタと、前記バイナリーダウ
ンカウンタの検出すべきバイナリー出力のうちの
“１”となるＭ個（Ｍ＞１）の単位ステージの最
上位ビツトに最も近い単位ステージを含むＬ個
（１≦Ｌ＜Ｍ）の単位ステージの出力ならびに前
記検出すべきバイナリー出力のうちの“０”とな
る単位ステージの出力の全てが入力に接続された
検出ゲートを設け、この検出ゲートの出力を前記
検出すべきバイナリー出力としたことを特徴とす
る。
実施例の説明
以下本発明の一実施例を図面に基づいて説明す
る。なお、第１図と同一のものには同一符号を付
けてその説明を省く。
る。なお、第１図と同一のものには同一符号を付
けてその説明を省く。
第３図と第１図とでは次の点が異なる。第３図
では、検出ゲート１６の入力端子に、例えば検出
すべきバイナリー値がMSB側からLSB側に向つ
て〔110100〕の場合、論理レベル“０”となる単
位ステージの全ての反転出力としてフリツプフロ
ツプ１，２，４の各出力と、論理レベル“１”
となる単位ステージのうちの最も上位ビツトの単
位ステージの非反転出力としてフリツプフロツプ
６の出力Ｑとの合計４本が接続されており、フリ
ツプフロツプ３，５と検出ゲート１６とは接続さ
れていない。
では、検出ゲート１６の入力端子に、例えば検出
すべきバイナリー値がMSB側からLSB側に向つ
て〔110100〕の場合、論理レベル“０”となる単
位ステージの全ての反転出力としてフリツプフロ
ツプ１，２，４の各出力と、論理レベル“１”
となる単位ステージのうちの最も上位ビツトの単
位ステージの非反転出力としてフリツプフロツプ
６の出力Ｑとの合計４本が接続されており、フリ
ツプフロツプ３，５と検出ゲート１６とは接続さ
れていない。
第４図は第３図のタイムチヤートで、１３ａは
クロツク信号入力端子１３に供給されるクロツク
信号、１Ｑ，２Ｑ，３Ｑ，４Ｑ，５Ｑ，６Ｑは各
単位ステージのフリツプフロツプ１〜６の出力Ｑ
の信号、１４ａはセツト信号入力端子１４に供給
されるセツト信号、１５ａは検出ゲート１６の出
力信号である。時刻t0以前にセツト信号入力端子
１４が論理レベル“Ｈ”で、各単位ステージにプ
リセツトデータとしてMSB側からLSB側に向つ
て〔000111〕がセツトされているものとすると、
検出ゲート１６のゲート出力の出力波形１５ａは
論理レベル“Ｈ”となつている。そして、セツト
信号入力端子１４のセツト信号１４ａが論理レベ
ル“Ｈ”から“Ｌ”に反転すると、カウンタはク
ロツク信号をダウンカウントする。時刻t1にカウ
ンタのバイナリー出力が〔110100〕となると、検
出ゲート１６の出力レベルは“Ｌ”レベルとな
り、検出信号を出力する。時刻t2にカウンタのバ
イナリー出力が〔110011〕となると検出ゲート１
６の出力レベルは“Ｈ”レベルに復帰して、検出
が終了したことになる。検出ゲート１６の出力は
出力を検出しない単位ステージがあるため、時刻
t3、t5、t7において同様に“Ｌ”レベルとなり、
時刻t4、t6、t8において“Ｈ”レベルとなる。従
つて、検出ゲート１６は４回検出回路信号を出力
することになり、検出すべきバイナリー出力値以
下のバイナリー出力値においても、検出信号を出
力している。しかし、バイナリーダウンカウンタ
Ａにデータがプリセツトされた後、検出ゲート１
６が最初に検出信号を出力するのは時刻t1であ
り、そのときのバイナリーダウンカウンタＡのバ
イナリー出力は、検出すべきバイナリー値の
〔110100〕になつている。よつて、最初の検出信
号出力がバイナリーダウンカウンタＡが検出すべ
きバイナリー出力になつたことをあらわしている
ので、前記検出ゲート１６の出力をもとにシーケ
ンシヤルな動作をを行なわせることにより、実用
上の弊害は何ら生じない。
クロツク信号入力端子１３に供給されるクロツク
信号、１Ｑ，２Ｑ，３Ｑ，４Ｑ，５Ｑ，６Ｑは各
単位ステージのフリツプフロツプ１〜６の出力Ｑ
の信号、１４ａはセツト信号入力端子１４に供給
されるセツト信号、１５ａは検出ゲート１６の出
力信号である。時刻t0以前にセツト信号入力端子
１４が論理レベル“Ｈ”で、各単位ステージにプ
リセツトデータとしてMSB側からLSB側に向つ
て〔000111〕がセツトされているものとすると、
検出ゲート１６のゲート出力の出力波形１５ａは
論理レベル“Ｈ”となつている。そして、セツト
信号入力端子１４のセツト信号１４ａが論理レベ
ル“Ｈ”から“Ｌ”に反転すると、カウンタはク
ロツク信号をダウンカウントする。時刻t1にカウ
ンタのバイナリー出力が〔110100〕となると、検
出ゲート１６の出力レベルは“Ｌ”レベルとな
り、検出信号を出力する。時刻t2にカウンタのバ
イナリー出力が〔110011〕となると検出ゲート１
６の出力レベルは“Ｈ”レベルに復帰して、検出
が終了したことになる。検出ゲート１６の出力は
出力を検出しない単位ステージがあるため、時刻
t3、t5、t7において同様に“Ｌ”レベルとなり、
時刻t4、t6、t8において“Ｈ”レベルとなる。従
つて、検出ゲート１６は４回検出回路信号を出力
することになり、検出すべきバイナリー出力値以
下のバイナリー出力値においても、検出信号を出
力している。しかし、バイナリーダウンカウンタ
Ａにデータがプリセツトされた後、検出ゲート１
６が最初に検出信号を出力するのは時刻t1であ
り、そのときのバイナリーダウンカウンタＡのバ
イナリー出力は、検出すべきバイナリー値の
〔110100〕になつている。よつて、最初の検出信
号出力がバイナリーダウンカウンタＡが検出すべ
きバイナリー出力になつたことをあらわしている
ので、前記検出ゲート１６の出力をもとにシーケ
ンシヤルな動作をを行なわせることにより、実用
上の弊害は何ら生じない。
上記実施例では、検出ゲート１６を論理ゲート
として扱つているので、検出ゲート１６の入力端
子へは、検出すべきバイナリー出力のうちの
“１”となる単位ステージのうちの最もMSB側の
単位ステージの非反転出力と、検出すべきバイナ
リー出力のうちの“０”となる単位ステージの反
転出力を全てとを供給したがこれは検出ゲート１
６を論理和ゲートとし、検出すべきバイナリー出
力のうちの“１”となる単位ステージのうちの最
もMSB側の単位ステージの反転出力と、検出す
べきバイナリー出力のうちの“０”となる単位ス
テージの非反転出力の全てとを供給しても同様で
ある。
として扱つているので、検出ゲート１６の入力端
子へは、検出すべきバイナリー出力のうちの
“１”となる単位ステージのうちの最もMSB側の
単位ステージの非反転出力と、検出すべきバイナ
リー出力のうちの“０”となる単位ステージの反
転出力を全てとを供給したがこれは検出ゲート１
６を論理和ゲートとし、検出すべきバイナリー出
力のうちの“１”となる単位ステージのうちの最
もMSB側の単位ステージの反転出力と、検出す
べきバイナリー出力のうちの“０”となる単位ス
テージの非反転出力の全てとを供給しても同様で
ある。
また上記実施例では、検出すべきバイナリー出
力のうちの“１”となる単位ステージの出力は、
最もMSB側の単位ステージの出力を検出ゲート
１６の入力端子に接続したが、これは最もMSB
側の単位ステージの出力を含むその他の“１”の
単位ステージの出力をＬ個検出ゲート１６に供給
することもできるが、この数Ｌは“１”の単位ス
テージの数をＭ個とした場合、１≦Ｌ＜Ｍであ
る。
力のうちの“１”となる単位ステージの出力は、
最もMSB側の単位ステージの出力を検出ゲート
１６の入力端子に接続したが、これは最もMSB
側の単位ステージの出力を含むその他の“１”の
単位ステージの出力をＬ個検出ゲート１６に供給
することもできるが、この数Ｌは“１”の単位ス
テージの数をＭ個とした場合、１≦Ｌ＜Ｍであ
る。
発明の効果
以上説明のように本発明のカウンタ装置による
と、次のような効果が得られる。
と、次のような効果が得られる。
従来のものでは単位ステージの全ての出力と
検出ゲートの入力とを接続する必要があるが、
本発明では検出すべきバイナリー値に応じて全
ての単位ステージの出力でない所定のものだけ
を検出ゲートの入力に接続することにより検出
できるため、配線本数が少なくて済む。
検出ゲートの入力とを接続する必要があるが、
本発明では検出すべきバイナリー値に応じて全
ての単位ステージの出力でない所定のものだけ
を検出ゲートの入力に接続することにより検出
できるため、配線本数が少なくて済む。
また検出ゲートは入力端子数が従来のものに
比べて少なくて済むため、検出に必要な素子数
が少なくて済み、検出する時に生じる遅延時間
も少なくすることができるという効果が得られ
る。
比べて少なくて済むため、検出に必要な素子数
が少なくて済み、検出する時に生じる遅延時間
も少なくすることができるという効果が得られ
る。
第１図は従来のカウンタ装置の構成図、第２図
は第１図の検出ゲートの具体的回路構成図、第３
図は本発明の一実施例の構成図、第４図は第３図
のタイムチヤート図である。 Ａ……バイナリーダウンカウンタ、１〜６……
フリツプフロツプ、７〜１２……プログラム端
子、１３……クロツク信号入力端子、１４……セ
ツト信号入力端子、１５……カウント値検出出力
端子、１６……検出ゲート。
は第１図の検出ゲートの具体的回路構成図、第３
図は本発明の一実施例の構成図、第４図は第３図
のタイムチヤート図である。 Ａ……バイナリーダウンカウンタ、１〜６……
フリツプフロツプ、７〜１２……プログラム端
子、１３……クロツク信号入力端子、１４……セ
ツト信号入力端子、１５……カウント値検出出力
端子、１６……検出ゲート。
Claims (1)
- 【特許請求の範囲】 １ セツト機能を有するフリツプフロツプを単位
ステージとしてこの単位ステージをＮ個（Ｎ＞
２）縦続接続してなるバイナリーダウンカウンタ
と、プリセツト値を最上位ビツトを“０”として
前記バイナリーダウンカウンタにセツトし、最上
位ビツトが“１”である検出すべきバイナリー出
力のうちの“０”となるＭ個の単位ステージの出
力のすべてと、最上位ビツトが“１”である検出
すべきバイナリー出力のうちの“１”となる前記
最上位ビツトを含みＬ個（１≦Ｌ＜（Ｎ−Ｍ））の
“１”となる単位ステージの出力とが入力に接続
された検出ゲートとを設け、前記検出ゲートの出
力を検出すべきバイナリー出力としたカウンタ装
置。 ２ 検出ゲートを論理積ゲートとすると共に、そ
の入力単位に、検出すべきバイナリー出力のうち
の“１”となる単位ステージのうちの所定の非反
転出力と、検出すべきバイナリー出力のうちの
“０”となる単位ステージの反転出力のすべてと
を供給したことを特徴とする特許請求の範囲第１
項記載のカウンタ装置。 ３ 検出ゲートを論理和ゲートとすると共に、そ
の入力単位に、検出すべきバイナリー出力のうち
の“１”となる単位ステージのうちの所定の反転
出力と、検出すべきバイナリー出力のうちの
“０”となる単位ステージの非反転出力のすべて
とを供給したことを特徴とする特許請求の範囲第
１項記載のカウンタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198110A JPS5986924A (ja) | 1982-11-10 | 1982-11-10 | カウンタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198110A JPS5986924A (ja) | 1982-11-10 | 1982-11-10 | カウンタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5986924A JPS5986924A (ja) | 1984-05-19 |
| JPH0417489B2 true JPH0417489B2 (ja) | 1992-03-26 |
Family
ID=16385639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57198110A Granted JPS5986924A (ja) | 1982-11-10 | 1982-11-10 | カウンタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5986924A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11046852B2 (en) | 2019-03-13 | 2021-06-29 | Fujifilm Business Innovation Corp. | Resin molded product and resin composition |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS517852A (ja) * | 1974-07-08 | 1976-01-22 | Seiko Instr & Electronics | |
| JPS5461448A (en) * | 1977-10-25 | 1979-05-17 | Matsushita Electric Ind Co Ltd | Digital frequency synthesizer |
-
1982
- 1982-11-10 JP JP57198110A patent/JPS5986924A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11046852B2 (en) | 2019-03-13 | 2021-06-29 | Fujifilm Business Innovation Corp. | Resin molded product and resin composition |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5986924A (ja) | 1984-05-19 |
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