JPH06105486B2 - 再生等化回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は再生等化回路に係り、特に磁気記録媒体から再
生されたディジタル信号の波形干渉によるピークシフト
を改善する再生等化回路に関する。

第２図はPCMレコーダの一例のブロック系統図を示す。
同図中、入力端子１に入来したアナログ音声信号は、入
力アンプ２を経てADコンバータ３に供給され、ここでア
ナログ−ディジタル変換されてパルス符号変調（PCM）
されたディジタル音声信号とされる。

このディジタル音声信号はエンコーダ４に供給され、こ
こで誤り訂正符号や同期信号を付加されて所定フレーム
構成とされた後、磁気記録再生に適合した所定の変調方
式で変調されてから記録アンプ５を通して記録ヘッド６
に供給される。記録ヘッド６は固定のマルチトラックヘ
ッドで、記録アンプ５よりのディジタル信号を磁気テー
プ７の長手方向に沿うマルチトラックを形成して記録す
る。

ここで、ADコンバータ３におけるサンプリング周波数fs
は、48KHz,44.1KHz,32KHzの２種類あり、これらのサン
プリング周波数fsに対応して磁気テープ７の走行速度が
可変制御され、常に磁気テープ７上での記録波長が一定
となるようにされている。

再生時には上記の如くに磁気テープ７上に記録されたデ
ィジタル信号は再生ヘッド８により再生され、更に再生
アンプ９を通して等化回路10に供給され、ここで波形等
化される。等化回路10から取り出された再生信号はパル
ス検出回路11により２値のディジタル信号に波形整形さ
れた後、同期分離,PLL回路12により同期信号を分離さ
れ、タイムベースコレクタ13でディジタル信号の時間軸
変動が除去された後デコーダ・補正回路14に供給されて
誤り訂正，復調等を行われて再生ディジタル音声信号に
戻される。

この再生ディジタル音声信号はDAコンバータ15に供給さ
れ、ここでもとのアナログ音声信号に変換された後、出
力アンプ16を通して出力端子17へ出力される。

このようなPCMレコーダにおいて、信号検出の際のマー
ジンの低下の原因となるピークシフト・ピークレベル低
下等の現像を取り除くための等化回路は、磁気テープ７
の走行速度の変化に対応して所要の等化特性を付与する
構成とされることが必要とされる。

従来の技術 従来、上記のPCMレコーダの等化回路10は、余弦形等化
器を用いていた。この余弦形等化器は第３図に示す如
く、入力端子18が整合抵抗19を介して遅延線20及び可変
抵抗器21に夫々接続され、更に遅延線20の開放端と可変
抵抗器21が変動増幅器22に夫々接続された構成とされて
いる。

いま、入力信号をｆ（ｔ＋τ）とすると、遅延線20の整
合端（整合抵抗２側端子）では入力信号と開放端からの
反射信号ｆ（ｔ−τ）との和信号が現われ、この和信号
が利得調整用可変抵抗器21により利得調整された後差動
増幅器22の一方の入力端子に供給される。

差動増幅器22は上記の可変抵抗器21よりの信号（K/2）
・〔ｆ（ｔ＋τ）＋ｆ（ｔ−τ）〕と、遅延線20より他
方の入力端子に供給される入力信号ｆ（ｔ）との差動増
幅を行ない、その出力信号ｆ（ｔ）−（k/2）・〔ｆ
（ｔ＋τ）＋ｆ（ｔ−τ）〕を出力端子23へ出力する。
この出力信号は入力信号波形の裾部分が取り除かれ、細
化された信号となる。

この波形細化により波形干渉が軽減し、信号検出の際の
マージン低下の原因となるピークシフト，ピークレベル
低下等の現像を除去することができる。

発明が解決しようとする問題点 しかし、PCMレコーダがテープ上の記録波長が一定とな
るように、テープ走行速度に応じてサンプリング周波数
を可変する可変速PCMレコーダに上記の余弦形等化器を
使用した場合、サンプリング周波数の変化により最適な
等化特性が変化してしまうので、サンプリング周波数
（テープ走行速度）に応じて等化特性を可変しなければ
ならない。

この余弦形等化器の特性は遅延時間τ，補正量ｋの両方
で可変することができるが、補正量ｋの調整では得られ
る特性可変範囲が狭いので、遅延時間τを可変するのが
適当である。そこで、従来は遅延線３としてマルチタッ
プ型の遅延線を使用し、テープ走行速度に応じて遅延時
間を切換えていたが、この方法では最適な遅延時間τを
可変テープ走行速度すべてについて得ることは困難であ
り、また形状も大きいという問題点があった。

本発明は上記の点に鑑みて創作されたもので、テープ走
行速度に応じて最適な特性を得ることができる再生等化
回路を提供することを目的とする。

問題点を解決するための手段 本発明の再生等化回路は、外部クロック信号により遅延
時間τが可変制御される半導体遅延回路を２回路縦続接
続して遅延回路を構成し、そのうち初段の該半導体遅延
回路の入力再生ディジタル信号と２段目の半導体遅延回
路の出力信号とを夫々レベル調整した信号と、初段の半
導体遅延回路の出力信号とを差動増幅器に供給する手段
と、再生ディジタル信号のサンプリング周波数に応じて
外部クロック信号周波数を可変して２つの半導体遅延回
路の夫々の遅延時間を最適値に可変制御する制御手段と
を設けたものである。

作用 再生ディジタル信号を遅延回路により遅延し遅延ディジ
タル信号と、再生ディジタル信号をレベル調整して得た
信号とを差動増幅器により差動増幅する再生等化回路に
おいて、遅延回路が制御手段よりの外部クロック信号周
波数に応じて遅延時間を可変制御される半導体遅延回路
から構成されているため、クロック信号周波数を再生デ
ィジタル信号のサンプリング周波数に比例して可変する
ことにより、より精度の良い遅延時間を得ることができ
る。

上記の再生ディジタル信号は記録媒体上での記録波長
が、記録媒体の走行速度が変化しても常に一定になるよ
うに予め記録されている記録媒体から再生された信号で
ある。従って、記録媒体の走行速度とディジタル信号の
サンプリング周波数とは比例関係にあり、記録媒体の走
行速度（再生ディジタル信号のサンプリング周波数）に
応じて半導体遅延回路の外部クロック信号周波数を変え
ることにより、そのサンプリング周波数における最適な
遅延時間を得ることができる。

半導体遅延回路はマルチタップ型の遅延線に比し、より
簡単で小形な構成で所要の遅延時間を高精度に得ること
ができる。

実施例 第１図は本発明になる再生等化回路の一実施例の回路系
統図を示す。同図中、入力端子25には前記磁気テープ７
から再生されたディジタル信号が入来する。この再生デ
ィジタル信号波形は記録時の２値信号（矩形波）とは異
なり、再生ヘッド８の巻線などのインダクタンスにより
微分され、かつ、帯域が狭いために丸まった波形となっ
ていることは周知の通りである。

また、この入力再生ディジタル信号のサンプリング周波
数fsは、テープ走行速度が変化しても記録波長が常に一
定となるように予めサンプリング周波数fsが切換えられ
て記録されているため、テープ走行速度に比例した値と
なっている。例えば、テープ走行速度が76.2cm/sのとき
のサンプリング周波数fsは48kHz,70.0cm/sのときのサン
プリング周波数fsは44.1kHzである。従って、テープ走
行速度から再生ディジタル信号のサンプリング周波数が
わかることとなり、第１図の入力端子26には、再生ディ
ジタル信号のサンプリング周波数を示す信号としてこの
テープ走行速度に応じた制御信号が入来する。

上記の入力再生ディジタル信号は２段に縦続接続されて
なる電荷結合素子（CCD:charge coupled device）27及
び28に順次に供給される。CCD27及び28は夫々遅延時間
τの遅延回路を構成しており、クロック信号発生回路29
よりのクロック信号周波数ｆに応じて、その遅延時間τ
がn/fなる値に制御される（ただし、ｎはCCD27及び28の
各段数）。

クロック信号発生回路29は入力端子26よりの制御信号に
より、最適な遅延時間τが得られるように、CCD27,28の
各段数ｎに鑑みて再生ディジタル信号のサンプリング周
波数fsの例えば192倍のクロック信号周波数を発生出力
する構成とされている。なお、CCD27,28の各段数ｎは６
段に設定されている。これにより、再生ディジタル信号
のサンプリング周波数fsが48kHzのときは遅延時間τは
約650ns,fsが44.1kHzのときはτは約708ns,fsが32kHzの
ときはτは約976nsとなる。

ここで、入力端子25に入来する再生ディジタル信号をｆ
（ｔ＋τ）と表わすものとすると、この再生ディジタル
信号ｆ（ｔ＋τ）はCCD27により時間τだけ遅延されて
ｆ（ｔ）（＝ｆ（ｔ＋τ−τ））とされた後、CCD28に
より更に時間τ遅延されてｆ（ｔ−τ）とされる。

一方、上記の再生ディジタル信号ｆ（ｔ＋τ）は可変抵
抗器30によりレベル調整されてk/2（ただし、０≦ｋ≦
１）倍された後加算回路32に供給され、ここでCCD28よ
り取り出された後、可変抵抗器31により同様にレベル調
整されたディジタル信号と加算される。

差動増幅器33はCCD27よりの遅延ディジタル信号ｆ
（ｔ）と加算回路32よりの合成ディジタル信号（k/2）
・〔ｆ（ｔ＋τ）＋ｆ（ｔ−τ）〕との差動増幅を行な
うことにより、第３図の差動増幅器22の出力信号と同じ
ｆ（ｔ）−（k/2）・〔ｆ（ｔ＋τ）＋ｆ（ｔ−τ）〕
なる式で表わされるディジタル信号を出力端子34へ出力
する。

ここで、この回路全体の振幅伝達特性を求めるために、
上記信号ｆ（ｔ）をsinωｔで表わされる単一周波数正
弦波とすると、上記の出力信号は（１−kcosωτ）・si
nω（ｔ−τ）で表わせ、これより回路全体の振幅伝達
特性は（１−ｋ・cosωτ）となる。これにより、従来
の余弦形等化器と同様の動作原理により、再生ディジタ
ル信号は波形が細化され、波形干渉が軽減される。

本実施例によれば、遅延回路としてCCD27及び28を用い
ているので、その遅延時間はクロック信号周波数を可変
することにより容易に所要の遅延時間を精度良く得るこ
とができる。

なお、本発明は上記実施例に限定されるものではなく、
クロック信号周波数により遅延時間を可変できる素子と
して、CCD以外の他の半導体遅延回路（例えば、BBD（バ
ケット・ブリゲード・デバイス）など）を使用すること
もできる。

発明の効果 上述の如く、本発明によれば、遅延回路として半導体遅
延回路を使用し、クロック信号周波数を可変することに
より容易に所要の遅延時間をマルチタップ型の遅延線よ
りも精度良く広範囲に得ることができるので、従来にく
らべてより広範囲のテープ走行速度変化範囲に亘って高
精度の波形等化を行なうことができる等の特長を有する
ものである。

【図面の簡単な説明】

第１図は本発明の一実施例の回路系統図、第２図はPCM
レコーダの一般的なブロック系統図、第３図は従来の等
化回路の一例の回路図である。 10…等化回路、25…再生ディジタル信号入力端子、26…
制御信号入力端子、27,28…電荷結合素子（CCD）、29…
クロック信号発生回路、30,31…可変抵抗器、32…加算
回路、33…差動増幅器、34…出力端子。

Claims (1)

【特許請求の範囲】
1. 【請求項１】再生ディジタル信号を遅延回路により遅延
   した遅延ディジタル信号と、該再生ディジタル信号をレ
   ベル調整して得た信号とを差動増幅器により差動増幅し
   て波形が細化されたディジタル信号を出力する再生等化
   回路において、 前記遅延回路を、外部クロック信号により遅延時間τが
   可変制御される半導体遅延回路を２回路縦続接続した構
   成とし、そのうち初段の該半導体遅延回路の入力再生デ
   ィジタル信号と２段目の該半導体遅延回路の出力信号と
   を夫々レベル調整した信号と、初段の該半導体遅延回路
   の出力信号とを前記差動増幅器に供給する手段と、該再
   生ディジタル信号のサンプリング周波数に応じて外部ク
   ロック信号周波数を可変して２つの該半導体遅延回路の
   夫々の遅延時間を最適値に可変制御する制御手段とを設
   けたことを特徴とする再生等化回路。