JPH0611043U - メモリ制御回路 - Google Patents

Abstract

(57)【要約】 【目的】回路規模を大きくすることなく大量のエラー情
報を保持する。 【構成】ＤＲＡＭにより構成されたメモリと、メモリ素
子のタイミングに合わせてリード／ライトのアクセスを
行うＤＲＡＭコントローラと、訂正可能なエラー発生時
にエラーデータのビット位置またはシンドロームコード
を出力する機能を付加したエラー検出訂正制御回路と、
訂正可能なエラー発生時にホスト・インタフェースから
はエラー発生アドレスを、前記ＤＲＡＭコントローラか
らは読み出されたデータとチェックコードを、前記エラ
ー検出訂正制御回路からはエラーデータのビット位置ま
たはシンドロームコードをそれぞれ受け、ＤＲＡＭコン
トローラに対して書き込み要求を発生するエラー管理部
と、ホスト・インタフェースおよびエラー情報部から発
生する要求をセレクトし、ＤＲＡＭコントローラに対し
てメモリアクセス要求を発生するセレクタから構成され
る。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、エラー訂正機能を有するメモリ制御回路に関し、詳しくはエラー情 報管理手法の改善に関するものである。

【０００２】

【従来の技術】

一般にダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭという）を使用 した大容量のメモリ装置を制御するメモリ制御回路には、エラーを検出し訂正す るエラー検出訂正（Error Check and Correction；以下ＥＣＣという）の機能が 実装されている。これは、主としてＤＲＡＭにおいて偶発的に発生するソフトウ ェアエラー（α線によるデータ破壊）と軽度なハードウェアエラーに対応するた めのものである。

【０００３】

【考案が解決しようとする課題】

しかしながら、このようなＥＣＣ機能が内蔵されているメモリ制御回路には次 のような問題がある。 ノー・エラー・ロギング（No Error Logging）方式の場合 エラー情報を保持しないシステムでは、訂正可能な範囲（例えば１ビットエラ ー）でハードウェア的な障害によりエラーが発生していても、上位のプロセッサ には何らアクションを起こさず、上位からは何も分からない。エラーが発生して いる状態でソフトウェアエラーが重なると、訂正不能のメモリエラーになってし まうことがある。 エラー・ロギング（Error Logging ）方式の場合 エラー情報としては、エラー発生アドレスや、エラーデータ、エラーデータの ビット（bit ）位置が必要であるが、ソフトウェアエラーとハードウェアエラー を認識するためには少なくとも複数回のエラー情報をロギング（保持）しておく 必要がある。なんとなれば、ハードウェアエラーは同一ビットまたは同一アドレ スバンクに何度もエラーが発生するが、ソフトウェアエラーは一定の確率で偶発 的にしか発生せず、この違いを把握するには複数回のエラー情報が必要であるか らである。しかしながらこの場合、複数のエラー情報をロギングするために回路 規模が大きくなってしまう。 このように従来のメモリ制御回路は、エラー情報を保持しないか、あるいは保 持するとしても十分な量のエラー情報が保持されずソフトウェアエラーとハード ウェアエラーを認識することができないという問題があった。 本考案の目的は、このような欠点を解消するもので、回路規模を大きくするこ となく大量のエラー情報を保持できるようにしたメモリ制御回路を実現しようと するものである。

【０００４】

【課題を解決するための手段】

このような目的を達成するために本発明では、ホスト・インタフェースと、 ＤＲＡＭにより構成されたメモリと、メモリ素子のタイミングに合わせてリード ／ライトのアクセスを行うＤＲＡＭコントローラと、訂正可能なエラー発生時に エラーデータのビット位置またはシンドロームコードを出力する機能を付加した エラー検出訂正制御回路と、訂正可能なエラー発生時にホスト・インタフェース からはエラー発生アドレスを、前記ＤＲＡＭコントローラからは読み出されたデ ータとチェックコードを、前記エラー検出訂正制御回路からはエラーデータのビ ット位置またはシンドロームコードをそれぞれ受け、ＤＲＡＭコントローラに対 して書き込み要求を発生するエラー管理部と、前記ホスト・インタフェースおよ びエラー情報部から発生する要求をセレクトし、ＤＲＡＭコントローラに対して メモリアクセス要求を発生するセレクタを具備したことを特徴とする。

【０００５】

【作用】

エラー検出訂正制御回路では、訂正可能なエラー発生時にエラーデータのビッ ト位置またはシンドロームコードを出力する。 エラー管理部では、訂正可能なエラー発生時に、ホスト・インタフェースから はエラー発生アドレスと、前記ＤＲＡＭコントローラからは読み出されたデータ とチェックコードと、エラー検出訂正制御回路からはエラーデータのビット位置 またはシンドロームコードをそれぞれ受け、ＤＲＡＭコントローラに対して書き 込み要求を発生する。 このような構成により、ＤＲＡＭの一部に割り付けられたメンテナンス領域に エラー情報を書き込む。書き込みはエラー管理部だけが可能である。

【０００６】

【実施例】

以下図面を用いて本考案を詳しく説明する。図１は本考案に係るメモリ制御回 路の一実施例を示す構成図である。図はメモリ制御回路に接続される構成要素も 併せて示してある。 図において、１はプロセッサ、２はメモリ制御回路、３はＤＲＡＭ（Dynamic Random Access Memory）を使ったメモリである。 メモリ制御回路２において、２１はプロセッサ１に接続するためのインタフェ ースであるホスト・インタフェース、２２はメモリ３を制御するＤＲＡＭコント ローラ、２３はＥＣＣを制御するＥＣＣ制御回路、２４はエラー情報をロギング するエラー管理部、２５はセレクタ、２６はリフレッシュタイマである。 セレクタ２５は、ホスト・インタフェース２１とエラー管理部２４とリフレッ シュタイマ２６からの要求のいずれか１つのアクセスを選択する。この場合の選 択の優先順位は、リフレッシュタイマ２６が最も高く、次にエラー管理部２４、 優先順位の最も低いのがホスト・インタフェース２１である。同時に要求がある 場合は、優先順位の高い要求が終了するまで低い要求は待たされることになる。 プロセッサ１からの通常の読み出しあるいは書き込み（以下リード／ライトと いう）コマンドは、経路Ａから経路Ｂを通り、リードデータ／ライトデータは経 路ＣとＤによりＥＣＣ制御回路２３を経由する。

【０００７】 メモリ３は、プロセッサ１からの通常のリード／ライトの対象となるリード／ ライト領域３１と、エラー管理部用に設けられたメンテナンス領域３２に分類さ れる。メンテナンス領域３２の配置や容量は、エラー管理部２４内のレジスタ郡 ２４０に関連して決定される。レジスタ郡２４０の値はプロセッサ１によりホス ト・インタフェース２１からのホストバスＥを介して設定される。プロセッサ１ からは、リード／ライト領域３１およびメンテナンス領域３２に通常のリードコ マンドで読み出しできるが、メンテナンス領域３２に対してはライトコマンドに よる書き込みはできない。すなわち、メンテナンス領域に対するライトアクセス は、メモリ制御回路内のエラー管理部２４のみ可能で、プロセッサ１はレジスタ を介してエラー管理部２４の起動／停止／初期化のみの操作である。

【０００８】 図２は、エラー管理部２４のレジスタ構造とメモリ３のデータ構造の関係を説 明した図である。メンテナンス領域３２に記録される１つのエラー情報には、エ ラーの発生アドレス、読み出されたデータおよびチェックコードやシンドローム コードがあり、これをメモリ３にワードのデータとして書き込む。 レジスタ群２４０には、プロセッサ１から書き込みできるメンテナンス領域３ ２の開始アドレスを示すスタート・アドレス・レジスタ２４１と、メンテナンス 領域３２に記憶されるエラー数を示すスペース・サイズ・レジスタ２４２と、エ ラー管理部２４の起動／停止／初期化を指示するためのコントロール・レジスタ ２４３と、プロセッサ１から読み出しでき、発生した訂正可能なエラーの回数を 記録するカウント・レジスタ２４４がある。

【０００９】 １つのエラー情報は４ワードで構成されており、そのためスペース・サイズ・ レジスタ２４２の値の４倍とスタート・アドレス・レジスタ２４１の値を加算す れば、メンテナンス領域３２の終了アドレスが算出される。同様に、カウント・ レジスタ２４４とスタート・アドレス・レジスタ２４１によってエラー情報を書 き込むポインターアドレスが算出できる。 もしこのポインターアドレスが上記終了アドレス以上になるとオーバーフロー Over Flow 状態になり、コントロール・レジスタ２４３による初期化命令がある まで、エラー管理部２４はメンテナンス領域３２に対するエラー情報の書き込み を中止する。 ただし、カウント・レジスタ２４４は、オーバーフローにかかわらずカウンタ がフルになるまでエラー回数を積算する。 また、カウント・レジスタ２４４は、コントロール・レジスタ２４３からのク リア（Clear ）命令により積算した値を初期化する。

【００１０】 図２に示されるように、シーケンサ２４５は、ＥＣＣ制御回路２３からの訂正 可能エラー発生信号（Correctable Error ）、メンテナンス領域３２に書き込む ためのエラーの発生アドレスと、読み出されたデータおよびチェックコードある いはシンドロームコード情報、コントロール・レジスタ２４３からの制御信号や ポインターアドレスあるいはオーバーフロー信号を受けて、相当するエラー情報 の書き込み要求を発生する。

【００１１】 このような構成における動作を次に説明する。まず、訂正可能なエラーが発生 した時のシーケンサ２４５の動作を説明する。 プロセッサ１からのリード要求でＥＣＣ制御回路２３が経路Ｄのデータに訂正 可能なエラーを発見すると、ＥＣＣ制御回路２３は図２に示すように訂正可能エ ラー発生信号Correctable Error を発生する。 この訂正可能エラー発生信号を入力したシーケンサ２４５はコントロール・レ ジスタ２４３からの指示がイネーブル（Enable）でかつオーバーフロー（Over Flow ）状態でなければ、エラー情報（エラーの発生アドレス、読み出されたデ ータおよびチェックコード、シンドロームコード）とポインターアドレスをラッ チし、図２に示される順にメモリへの書き込み要求を発生する。 カウンタ・レジスタ２４４は、シーケンサ２４５と同時に、訂正可能エラー発 生信号を受けてレジスタ値を更新（カウントアップ）する。 なお、このカウントアップによりポインターアドレスも更新されるが、シーケ ンサ２４５はその前にポインターアドレスをラッチしているので、動作上問題な い。

【００１２】 セレクター２５およびＤＲＡＭコントローラ２２は、優先順位に従ってアクセ スを選択する。ホスト・インタフェース２１よりもエラー管理部２４の要求の方 が優先順位が高くなっている理由は、１つのエラー情報が書き込まれる前に、新 たな訂正可能なエラーが発生することを阻止するためである。 なお、プロセッサ１は定期的にメンテナンス領域３２を読み出し、エラー情報 を把握しなければならない。

【００１３】

【考案の効果】

以上説明したように本発明は次のような効果を有する。 安価で大容量の半導体メモリ上にエラー情報が格納できるため、ほとんどコス トアップすることなく、大量のエラー情報が記録できる。これにより、メモリの エラーをきめ細かく管理できる。 例えば特定の番地の特定のビット位置にエラーが発生していれば、軽度のハー ドエラーが発生していることが分かり、早期にメモリ素子またはメモリ基板を交 換すればよい。 訂正可能なエラー発生時に、メンテナンス領域に対する書き込みによってパフ ォーマンス低下を招く恐れがあるが、エラー発生の頻度は極めて少ないので実害 はない。 また、このパフォーマンス低下においても、メンテナンス領域に対する書き込 み動作は、上位プロセッサのリードデータ送出時に実行を開始するので、このロ スも実際の動作上はほとんど無視できる。 訂正不能なエラーがたびたび発生するとエラー情報の管理も不可能になるが、 この時でもカウント・レジスタを参照することによりエラー発生回数は把握する ことができる。

【図面の簡単な説明】

【図１】本考案に係るキャッシュ制御装置の一実施例を
示す要部構成図である。

【図２】エラー管理部の詳細な構成を示す構成図であ
る。

【符号の説明】

１ プロセッサ ２ メモリ制御回路 ３ メモリ ２１ ホスト・インタフェース ２２ ＤＲＡＭコントローラ ２３ ＥＣＣ制御回路 ２４ エラー管理部 ２５ セレクタ ２６ リフレッシュタイマ ３１ リード／ライト領域 ３２ メンテナンス領域 ２４０ レジスタ群 ２４１ スタート・アドレス・レジスタ ２４２ スペース・サイズ・レジスタ ２４３ コントロール・レジスタ ２４４ カウント・レジスタ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】上位プロセッサに対するインタフェース機
   能をもつホスト・インタフェースと、 ダイナミック・
   ランダム・アクセス・メモリにより構成されたメモリ
   と、 メモリ素子のタイミングに合わせて読み出しあるいは書
   き込みのためのアクセスを行うダイナミック・ランダム
   ・アクセス・メモリ・コントローラと、 訂正可能なエラー発生時にエラーデータのビット位置ま
   たはシンドロームコードを出力する機能を付加したエラ
   ー検出訂正制御回路と、 このエラー検出訂正制御回路および前記ホスト・インタ
   フェースに接続され、訂正可能なエラー発生時にホスト
   ・インタフェースからはエラー発生アドレスを、前記ダ
   イナミック・ランダム・アクセス・メモリ・コントロー
   ラからは読み出されたデータとチェックコードを、前記
   エラー検出訂正制御回路からはエラーデータのビット位
   置またはシンドロームコードをそれぞれ受け、ダイナミ
   ック・ランダム・アクセス・メモリ・コントローラに対
   して書き込み要求を発生するエラー管理部と、 前記ホスト・インタフェースおよびエラー情報部から発
   生する要求をセレクトし、ダイナミック・ランダム・ア
   クセス・メモリ・コントローラに対してメモリアクセス
   要求を発生するセレクタを具備し、前記メモリの領域の
   一部を前記エラー管理部によるメンテナンス領域に割り
   当てるようにしたことを特徴とするメモリ制御回路。