JPH06110785A - キャッシュメモリ同期方式 - Google Patents
キャッシュメモリ同期方式Info
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- JPH06110785A JPH06110785A JP4282373A JP28237392A JPH06110785A JP H06110785 A JPH06110785 A JP H06110785A JP 4282373 A JP4282373 A JP 4282373A JP 28237392 A JP28237392 A JP 28237392A JP H06110785 A JPH06110785 A JP H06110785A
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- 230000004044 response Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 claims 3
- 230000007704 transition Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
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- 230000007717 exclusion Effects 0.000 description 1
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- 239000007787 solid Substances 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 各プロセッサがキャッシュメモリを有し、主
記憶装置を共有するマルチプロセッサシステムに於い
て、キャッシュメモリのヒット率を向上させる。 【構成】 或るプロセッサが或るブロックの無効化要求
を出力すると、他のプロセッサは自プロセッサ対応のキ
ャッシュメモリ中の上記ブロックの状態を一時無効状態
Ｓ４にする。自キャッシュメモリ中の一時無効状態Ｓ４
にあるブロックと同じブロックに対するリード要求が他
のキャッシュメモリ対応のプロセッサから出力され、上
記ブロックが主記憶装置から出力されると、そのブロッ
クを自キャッシュメモリに取り込み、その状態を共有状
態Ｓ１にする。また、各プロセッサは自プロセッサ対応
のキャッシュメモリ中のブロックを一時無効状態Ｓ４に
した後、一定時間Ｔが経過することによりそのブロック
の状態を無効状態Ｓ０にする。
記憶装置を共有するマルチプロセッサシステムに於い
て、キャッシュメモリのヒット率を向上させる。 【構成】 或るプロセッサが或るブロックの無効化要求
を出力すると、他のプロセッサは自プロセッサ対応のキ
ャッシュメモリ中の上記ブロックの状態を一時無効状態
Ｓ４にする。自キャッシュメモリ中の一時無効状態Ｓ４
にあるブロックと同じブロックに対するリード要求が他
のキャッシュメモリ対応のプロセッサから出力され、上
記ブロックが主記憶装置から出力されると、そのブロッ
クを自キャッシュメモリに取り込み、その状態を共有状
態Ｓ１にする。また、各プロセッサは自プロセッサ対応
のキャッシュメモリ中のブロックを一時無効状態Ｓ４に
した後、一定時間Ｔが経過することによりそのブロック
の状態を無効状態Ｓ０にする。
Description
【０００１】
【産業上の利用分野】本発明はメモリ共有方式のマルチ
プロセッサシステムに於けるキャッシュメモリ同期方式
に関する。
プロセッサシステムに於けるキャッシュメモリ同期方式
に関する。
【０００２】
【従来の技術】従来、図２に示すように、それぞれが固
有のキャッシュメモリＣ１〜Ｃｎを有するプロセッサＰ
１〜Ｐｎと、各プロセッサＰ１〜Ｐｎによって共有され
る主記憶装置ＭとをバスＢに接続したマルチプロセッサ
システムに於いては、キャッシュメモリＣ１〜Ｃｎと主
記憶装置Ｍとの一致性を保証するため、例えば次のよう
にしている（キャッシュメモリの一致性について，浦城
恒雄，情報処理，Ｖｏ１３２，Ｎｏ１，Ｐ６４〜Ｐ７
３）。
有のキャッシュメモリＣ１〜Ｃｎを有するプロセッサＰ
１〜Ｐｎと、各プロセッサＰ１〜Ｐｎによって共有され
る主記憶装置ＭとをバスＢに接続したマルチプロセッサ
システムに於いては、キャッシュメモリＣ１〜Ｃｎと主
記憶装置Ｍとの一致性を保証するため、例えば次のよう
にしている（キャッシュメモリの一致性について，浦城
恒雄，情報処理，Ｖｏ１３２，Ｎｏ１，Ｐ６４〜Ｐ７
３）。
【０００３】図３は従来方式を説明するための状態遷移
図であり、キャッシュメモリＣ１〜Ｃｎの各ブロックの
状態遷移を示している。尚、同図に於いて実線の矢印は
プロセッサ動作を、破線の矢印はバス検出動作を示して
いる。
図であり、キャッシュメモリＣ１〜Ｃｎの各ブロックの
状態遷移を示している。尚、同図に於いて実線の矢印は
プロセッサ動作を、破線の矢印はバス検出動作を示して
いる。
【０００４】キャッシュメモリＣ１〜Ｃｎの各ブロック
の状態は無効状態Ｓ０’，共有状態Ｓ１’，排他一致状
態Ｓ２’，排他不一致状態Ｓ３’の４つで表される。
の状態は無効状態Ｓ０’，共有状態Ｓ１’，排他一致状
態Ｓ２’，排他不一致状態Ｓ３’の４つで表される。
【０００５】無効状態Ｓ０’のブロックはその内容が主
記憶装置Ｍの内容とは一致しておらず、新しいブロック
を主記憶装置ＭからキャッシュメモリにＣ１〜Ｃｎ転送
する際、置き換えの対象となる。
記憶装置Ｍの内容とは一致しておらず、新しいブロック
を主記憶装置ＭからキャッシュメモリにＣ１〜Ｃｎ転送
する際、置き換えの対象となる。
【０００６】共有状態Ｓ１’のブロックはその内容が主
記憶装置Ｍの内容と一致している。
記憶装置Ｍの内容と一致している。
【０００７】排他一致状態Ｓ２’のブロックは１度だけ
その内容が更新されているが、主記憶装置Ｍの内容とは
一致している。
その内容が更新されているが、主記憶装置Ｍの内容とは
一致している。
【０００８】排他不一致状態Ｓ３’のブロックは２度以
上そのブロックが更新されており、主記憶装置Ｍの内容
とは一致していない。
上そのブロックが更新されており、主記憶装置Ｍの内容
とは一致していない。
【０００９】プロセッサＰ１はライト時、ライト対象と
なるブロックがキャッシュメモリＣ１に存在し、その状
態が共有状態Ｓ１’の場合はキャッシュメモリＣ１に対
してライト動作を実行し、上記ブロックの状態を排他一
致Ｓ２’に遷移させると共に、バスＢを介して主記憶装
置Ｍに対してもライト動作を行ない、キャッシュメモリ
Ｃ１の内容と主記憶装置Ｍの内容とを一致させる。同時
に、プロセッサＰ１はバスＢに無効化要求を出力する。
なるブロックがキャッシュメモリＣ１に存在し、その状
態が共有状態Ｓ１’の場合はキャッシュメモリＣ１に対
してライト動作を実行し、上記ブロックの状態を排他一
致Ｓ２’に遷移させると共に、バスＢを介して主記憶装
置Ｍに対してもライト動作を行ない、キャッシュメモリ
Ｃ１の内容と主記憶装置Ｍの内容とを一致させる。同時
に、プロセッサＰ１はバスＢに無効化要求を出力する。
【００１０】バスＢ上に出力された無効化要求を検出し
た他のプロセッサＰ２〜Ｐｎの内、自プロセッサのキャ
ッシュメモリＣ２〜Ｃｎに上記ブロックが存在するプロ
セッサＰｊは、キャッシュメモリＣｊ上の上記ブロック
の状態を無効状態Ｓ０’とする。
た他のプロセッサＰ２〜Ｐｎの内、自プロセッサのキャ
ッシュメモリＣ２〜Ｃｎに上記ブロックが存在するプロ
セッサＰｊは、キャッシュメモリＣｊ上の上記ブロック
の状態を無効状態Ｓ０’とする。
【００１１】また、プロセッサＰ１はライト時、ライト
対象となるブロックがキャッシュメモリＣ１に存在し、
その状態が排他一致状態Ｓ２’或いは排他不一致状態Ｓ
３’の場合は、キャッシュメモリＣ１に対してのみライ
ト動作を行ない、上記ブロックの状態を排他不一致状態
Ｓ３’にすると共に、無効化要求をバスＢに出力する。
この無効化要求を検出した他のプロセッサＰ２〜Ｐｎは
前述したと同様の動作を行なう。
対象となるブロックがキャッシュメモリＣ１に存在し、
その状態が排他一致状態Ｓ２’或いは排他不一致状態Ｓ
３’の場合は、キャッシュメモリＣ１に対してのみライ
ト動作を行ない、上記ブロックの状態を排他不一致状態
Ｓ３’にすると共に、無効化要求をバスＢに出力する。
この無効化要求を検出した他のプロセッサＰ２〜Ｐｎは
前述したと同様の動作を行なう。
【００１２】次に、ライトミスとなった場合の動作を説
明する。
明する。
【００１３】プロセッサＰ１はライト時、キャッシュメ
モリＣ１にライト対象とするブロックが存在しない場
合、上記ブロックのリードを要求する変更リード要求
（ライト動作に対してキャッシュミスした時に発生する
変更意図をもったブロックリード要求）をバスＢに出力
する。
モリＣ１にライト対象とするブロックが存在しない場
合、上記ブロックのリードを要求する変更リード要求
（ライト動作に対してキャッシュミスした時に発生する
変更意図をもったブロックリード要求）をバスＢに出力
する。
【００１４】バスＢ上に出力された変更リード要求を検
出した他のプロセッサＰ２〜Ｐｎの内、上記ブロックが
自プロセッサのキャッシュメモリに存在するプロセッサ
Ｐｊは、キャッシュメモリＣｊ中に存在する上記ブロッ
クの状態に応じて以下の処理を行なう。
出した他のプロセッサＰ２〜Ｐｎの内、上記ブロックが
自プロセッサのキャッシュメモリに存在するプロセッサ
Ｐｊは、キャッシュメモリＣｊ中に存在する上記ブロッ
クの状態に応じて以下の処理を行なう。
【００１５】共有状態Ｓ１’の場合は、プロセッサＰｊ
はキャッシュメモリＣｊ中に存在する上記ブロックの状
態を無効状態Ｓ０’にする。
はキャッシュメモリＣｊ中に存在する上記ブロックの状
態を無効状態Ｓ０’にする。
【００１６】排他一致状態Ｓ２’の場合は、プロセッサ
ＰｊはキャッシュメモリＣｊ中に存在する上記ブロック
の状態を無効状態Ｓ０’にする。
ＰｊはキャッシュメモリＣｊ中に存在する上記ブロック
の状態を無効状態Ｓ０’にする。
【００１７】排他不一致状態Ｓ３’の場合は、プロセッ
サＰｊはバス動作（変更リード要求によって要求された
ブロックを主記憶装置ＭからキャッシュメモリＣ１に転
送する動作）を中断させ、自プロセッサＰｊのキャッシ
ュメモリＣｊ上に存在する上記ブロックを主記憶装置Ｍ
にライトバックした後、バス動作を再開させ、更に、上
記ブロックの状態を無効状態Ｓ０’にする。
サＰｊはバス動作（変更リード要求によって要求された
ブロックを主記憶装置ＭからキャッシュメモリＣ１に転
送する動作）を中断させ、自プロセッサＰｊのキャッシ
ュメモリＣｊ上に存在する上記ブロックを主記憶装置Ｍ
にライトバックした後、バス動作を再開させ、更に、上
記ブロックの状態を無効状態Ｓ０’にする。
【００１８】また、変更リード要求をバスＢに出力した
プロセッサＰ１は主記憶装置ＭからキャッシュメモリＣ
１へ変更リード要求によって要求したブロックが送られ
てくると、キャッシュメモリＣ１に対してライト動作を
行ない、上記ブロックの状態を排他不一致状態Ｓ３’と
する。
プロセッサＰ１は主記憶装置ＭからキャッシュメモリＣ
１へ変更リード要求によって要求したブロックが送られ
てくると、キャッシュメモリＣ１に対してライト動作を
行ない、上記ブロックの状態を排他不一致状態Ｓ３’と
する。
【００１９】次にリードミスとなった場合の動作を説明
する。
する。
【００２０】プロセッサＰ１はリード時、キャッシュメ
モリＣ１にリード対象とするブロックが存在しない場
合、上記ブロックのリードを要求するリード要求（リー
ド動作に対してキャッシュミスした時に発生するブロッ
クリード要求）をバスＢに出力する。
モリＣ１にリード対象とするブロックが存在しない場
合、上記ブロックのリードを要求するリード要求（リー
ド動作に対してキャッシュミスした時に発生するブロッ
クリード要求）をバスＢに出力する。
【００２１】バスＢに出力されたリード要求を検出した
他のプロセッサＰ２〜Ｐｎの内、自プロセッサのキャッ
シュメモリに上記ブロックが存在するプロセッサＰｊ
は、キャッシュメモリＣｊ中に存在する上記ブロックの
状態に応じて以下の処理を行なう。
他のプロセッサＰ２〜Ｐｎの内、自プロセッサのキャッ
シュメモリに上記ブロックが存在するプロセッサＰｊ
は、キャッシュメモリＣｊ中に存在する上記ブロックの
状態に応じて以下の処理を行なう。
【００２２】共有状態Ｓ１’の場合は、プロセッサＰｊ
はキャッシュメモリＣｊ中に存在する上記ブロックの状
態を共有状態Ｓ１’のままとする。
はキャッシュメモリＣｊ中に存在する上記ブロックの状
態を共有状態Ｓ１’のままとする。
【００２３】排他一致状態Ｓ２’の場合は、プロセッサ
ＰｊはキャッシュメモリＣｊ中に存在する上記ブロック
の状態を共有状態Ｓ１’にする。
ＰｊはキャッシュメモリＣｊ中に存在する上記ブロック
の状態を共有状態Ｓ１’にする。
【００２４】排他不一致状態Ｓ３’の場合は、プロセッ
サＰｊはバス動作（リード要求によって要求されたブロ
ックをキャッシュメモリＣ１に転送する動作）を中断さ
せ、自プロセッサＰｊ対応のキャッシュメモリＣｊ上の
上記ブロックを主記憶装置Ｍにライトバックした後、バ
ス動作を再開させ、更に、上記ブロックの状態を共有状
態Ｓ１’にする。
サＰｊはバス動作（リード要求によって要求されたブロ
ックをキャッシュメモリＣ１に転送する動作）を中断さ
せ、自プロセッサＰｊ対応のキャッシュメモリＣｊ上の
上記ブロックを主記憶装置Ｍにライトバックした後、バ
ス動作を再開させ、更に、上記ブロックの状態を共有状
態Ｓ１’にする。
【００２５】
【発明が解決しようとする課題】上述したように、従来
方式に於いては、或るプロセッサが共有状態のブロック
に対してライト動作を行なった場合、他のプロセッサは
上記ブロックの状態を全て無効状態にする。従って、キ
ャッシュメモリの実装容量に対する有効なメモリの割合
が低くなり、キャッシュメモリのヒット率が低下すると
いう問題点があった。
方式に於いては、或るプロセッサが共有状態のブロック
に対してライト動作を行なった場合、他のプロセッサは
上記ブロックの状態を全て無効状態にする。従って、キ
ャッシュメモリの実装容量に対する有効なメモリの割合
が低くなり、キャッシュメモリのヒット率が低下すると
いう問題点があった。
【００２６】本発明の目的は主記憶装置を共有したマル
チプロセッサシステムに於けるキャッシュメモリのヒッ
ト率を向上させることができるキャッシュメモリ同期方
式を提供することにある。
チプロセッサシステムに於けるキャッシュメモリのヒッ
ト率を向上させることができるキャッシュメモリ同期方
式を提供することにある。
【００２７】
【課題を解決するための手段】本発明は上記目的を達成
するため、複数のプロセッサと、前記各プロセッサ対応
のキャッシュメモリと、前記各プロセッサによって共有
される主記憶装置とを備えたマルチプロセッサシステム
に於いて、特定プロセッサが出力したブロックの無効化
要求に応答して他のプロセッサは自プロセッサ対応のキ
ャッシュメモリ中の前記ブロックの状態を一時無効状態
にし、前記各キャッシュメモリは自キャッシュメモリ中
の一時無効状態になっているブロックと同じブロックに
対する他のキャッシュメモリ対応のプロセッサが出力し
たリード要求に応答して前記主記憶装置からリード要求
の要求元に転送されるブロックを取り込み、前記ブロッ
クの状態を共有状態にし、前記各プロセッサは自プロセ
ッサ対応のキャッシュメモリ中のブロックの状態を一時
無効状態にした後、一定時間が経過することにより前記
ブロックの状態を無効状態にする。
するため、複数のプロセッサと、前記各プロセッサ対応
のキャッシュメモリと、前記各プロセッサによって共有
される主記憶装置とを備えたマルチプロセッサシステム
に於いて、特定プロセッサが出力したブロックの無効化
要求に応答して他のプロセッサは自プロセッサ対応のキ
ャッシュメモリ中の前記ブロックの状態を一時無効状態
にし、前記各キャッシュメモリは自キャッシュメモリ中
の一時無効状態になっているブロックと同じブロックに
対する他のキャッシュメモリ対応のプロセッサが出力し
たリード要求に応答して前記主記憶装置からリード要求
の要求元に転送されるブロックを取り込み、前記ブロッ
クの状態を共有状態にし、前記各プロセッサは自プロセ
ッサ対応のキャッシュメモリ中のブロックの状態を一時
無効状態にした後、一定時間が経過することにより前記
ブロックの状態を無効状態にする。
【００２８】
【作用】或るプロセッサが或るブロックの無効化要求を
出力すると、他のプロセッサは自プロセッサ対応のキャ
ッシュメモリ中の上記ブロックの状態を一時無効状態に
する。
出力すると、他のプロセッサは自プロセッサ対応のキャ
ッシュメモリ中の上記ブロックの状態を一時無効状態に
する。
【００２９】自キャッシュメモリ中の一時無効状態にな
っているブロックと同一のブロックに対するリード要求
が他キャッシュメモリ対応のプロセッサから出力され、
主記憶装置から上記ブロックが読み出されると、それを
自キャッシュメモリに取り込み、上記ブロックの状態を
共有状態にする。
っているブロックと同一のブロックに対するリード要求
が他キャッシュメモリ対応のプロセッサから出力され、
主記憶装置から上記ブロックが読み出されると、それを
自キャッシュメモリに取り込み、上記ブロックの状態を
共有状態にする。
【００３０】また、各プロセッサは自プロセッサ対応の
キャッシュメモリ中のブロックの状態を一時無効状態に
した後、一定時間が経過することにより、そのブロック
の状態を無効状態にする。
キャッシュメモリ中のブロックの状態を一時無効状態に
した後、一定時間が経過することにより、そのブロック
の状態を無効状態にする。
【００３１】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
【００３２】図１は図２に示したマルチプロセッサシス
テムに於けるキャッシュメモリＣ１〜Ｃｎのブロックの
状態遷移を示す状態遷移図である。
テムに於けるキャッシュメモリＣ１〜Ｃｎのブロックの
状態遷移を示す状態遷移図である。
【００３３】本実施例に於いては、キャッシュメモリＣ
１〜Ｃｎのブロックの状態を無効状態Ｓ０，共有状態Ｓ
１，排他一致状態Ｓ２，排他不一致状態Ｓ３，一時無効
状態Ｓ４の５つの状態で表す。
１〜Ｃｎのブロックの状態を無効状態Ｓ０，共有状態Ｓ
１，排他一致状態Ｓ２，排他不一致状態Ｓ３，一時無効
状態Ｓ４の５つの状態で表す。
【００３４】無効状態Ｓ０，共有状態Ｓ１，排他一致状
態Ｓ２，排他不一致状態Ｓ３のブロックはそれぞれ図３
に示した従来方式の無効状態Ｓ０’，共有状態Ｓ１’，
排他一致状態Ｓ２’，排他不一致状態Ｓ３’のブロック
と同様の状態である。
態Ｓ２，排他不一致状態Ｓ３のブロックはそれぞれ図３
に示した従来方式の無効状態Ｓ０’，共有状態Ｓ１’，
排他一致状態Ｓ２’，排他不一致状態Ｓ３’のブロック
と同様の状態である。
【００３５】また、一時無効状態Ｓ４のブロックはその
内容が主記憶装置の内容とは一致していないが、新しい
ブロックを主記憶装置から転送する際、置き換えの対象
とならないブロックである。
内容が主記憶装置の内容とは一致していないが、新しい
ブロックを主記憶装置から転送する際、置き換えの対象
とならないブロックである。
【００３６】プロセッサＰ１はライト時、ライト対象と
するブロックが自プロセッサＰ１のキャッシュメモリＣ
１中に存在し、且つその状態が共有状態Ｓ１の場合はキ
ャッシュメモリＣ１に対してライト動作を実行し、上記
ブロックの状態を排他一致状態Ｓ２に遷移させると共
に、バスＢを介して主記憶装置Ｍに対してもライト動作
を行ない、キャッシュメモリＣ１の内容と主記憶装置Ｍ
の内容とを一致させる。同時に、プロセッサＰ１はバス
Ｂに無効化要求を出力する。
するブロックが自プロセッサＰ１のキャッシュメモリＣ
１中に存在し、且つその状態が共有状態Ｓ１の場合はキ
ャッシュメモリＣ１に対してライト動作を実行し、上記
ブロックの状態を排他一致状態Ｓ２に遷移させると共
に、バスＢを介して主記憶装置Ｍに対してもライト動作
を行ない、キャッシュメモリＣ１の内容と主記憶装置Ｍ
の内容とを一致させる。同時に、プロセッサＰ１はバス
Ｂに無効化要求を出力する。
【００３７】バスＢ上に出力された無効化要求を検出し
た他のプロセッサＰ２〜Ｐｎの内、自プロセッサのキャ
ッシュメモリＣ２〜Ｃｎに上記ブロックが存在するプロ
セッサＰｊは、そのブロックの状態を一時無効状態Ｓ４
にする。
た他のプロセッサＰ２〜Ｐｎの内、自プロセッサのキャ
ッシュメモリＣ２〜Ｃｎに上記ブロックが存在するプロ
セッサＰｊは、そのブロックの状態を一時無効状態Ｓ４
にする。
【００３８】また、プロセッサＰ１はライト時、ライト
対象となるブロックがキャッシュメモリＣ１上に存在
し、その状態が排他一致状態Ｓ２，排他不一致状態Ｓ３
の場合は、キャッシュメモリＣ１に対してのみライト動
作を行ない、上記ブロックの状態を排他不一致状態Ｓ３
にすると共に、無効化要求をバスＢに出力する。この無
効化要求を検出した他のプロセッサＰ２〜Ｐｎは前述し
たと同様の動作を行なう。
対象となるブロックがキャッシュメモリＣ１上に存在
し、その状態が排他一致状態Ｓ２，排他不一致状態Ｓ３
の場合は、キャッシュメモリＣ１に対してのみライト動
作を行ない、上記ブロックの状態を排他不一致状態Ｓ３
にすると共に、無効化要求をバスＢに出力する。この無
効化要求を検出した他のプロセッサＰ２〜Ｐｎは前述し
たと同様の動作を行なう。
【００３９】次に、ライトミスとなった場合の動作を説
明する。
明する。
【００４０】プロセッサＰ１はライト時、キャッシュメ
モリＣ１にライト対象とするブロックが存在しない場
合、上記ブロックのリードを要求する変更リード要求を
バスＢに出力する。
モリＣ１にライト対象とするブロックが存在しない場
合、上記ブロックのリードを要求する変更リード要求を
バスＢに出力する。
【００４１】バスＢ上に出力された変更リード要求を検
出した他のプロセッサＰ２〜Ｐｎの内、上記ブロックが
自プロセッサのキャッシュメモリに存在するプロセッサ
Ｐｊは、キャッシュメモリＣｊ中に存在する上記ブロッ
クの状態に応じて以下の処理を行なう。
出した他のプロセッサＰ２〜Ｐｎの内、上記ブロックが
自プロセッサのキャッシュメモリに存在するプロセッサ
Ｐｊは、キャッシュメモリＣｊ中に存在する上記ブロッ
クの状態に応じて以下の処理を行なう。
【００４２】共有状態Ｓ１の場合は、プロセッサＰｊは
キャッシュメモリＣｊ中の上記ブロックの状態を一時無
効状態Ｓ４にする。
キャッシュメモリＣｊ中の上記ブロックの状態を一時無
効状態Ｓ４にする。
【００４３】排他一致状態Ｓ２の場合は、プロセッサＰ
ｊはキャッシュメモリＣｊ中の上記ブロックの状態を一
時無効状態Ｓ４にする。
ｊはキャッシュメモリＣｊ中の上記ブロックの状態を一
時無効状態Ｓ４にする。
【００４４】排他不一致状態Ｓ３の場合は、プロセッサ
Ｐｊは主記憶装置ＭからキャッシュメモリＣ１へ上記変
更リード要求によって要求されたブロックを転送するた
めのバス動作を中断させ、キャッシュメモリＣｊ中の上
記ブロックの内容を主記憶装置Ｍにライトバックした
後、バス動作を再開させ、上記ブロックの状態を一時無
効状態Ｓ４とする。
Ｐｊは主記憶装置ＭからキャッシュメモリＣ１へ上記変
更リード要求によって要求されたブロックを転送するた
めのバス動作を中断させ、キャッシュメモリＣｊ中の上
記ブロックの内容を主記憶装置Ｍにライトバックした
後、バス動作を再開させ、上記ブロックの状態を一時無
効状態Ｓ４とする。
【００４５】また、変更リード要求をバスＢに出力した
プロセッサＰ１は、主記憶装置Ｍからキャッシュメモリ
Ｃ１にブロックが転送されてくると、キャッシュメモリ
Ｃ１に対してライト動作を行ない、上記ブロックの状態
を排他不一致状態Ｓ３とする。
プロセッサＰ１は、主記憶装置Ｍからキャッシュメモリ
Ｃ１にブロックが転送されてくると、キャッシュメモリ
Ｃ１に対してライト動作を行ない、上記ブロックの状態
を排他不一致状態Ｓ３とする。
【００４６】次にリードミスとなった場合の動作を説明
する。
する。
【００４７】プロセッサＰ１はリード時、キャッシュメ
モリＣ１にリード対象とするブロックが存在しない場
合、上記ブロックのリードを要求するリード要求をバス
Ｂに出力する。
モリＣ１にリード対象とするブロックが存在しない場
合、上記ブロックのリードを要求するリード要求をバス
Ｂに出力する。
【００４８】バスＢに出力されたリード要求を検出した
他のプロセッサＰ２〜Ｐｎの内、自プロセッサのキャッ
シュメモリに上記ブロックが存在するプロセッサＰｊ
は、キャッシュメモリＣｊ中に存在する上記ブロックの
状態に応じて以下の処理を行なう。
他のプロセッサＰ２〜Ｐｎの内、自プロセッサのキャッ
シュメモリに上記ブロックが存在するプロセッサＰｊ
は、キャッシュメモリＣｊ中に存在する上記ブロックの
状態に応じて以下の処理を行なう。
【００４９】共有状態Ｓ１の場合は、プロセッサＰｊは
キャッシュメモリＣｊ中に存在する上記ブロックの状態
を共有状態Ｓ１のままとする。
キャッシュメモリＣｊ中に存在する上記ブロックの状態
を共有状態Ｓ１のままとする。
【００５０】排他一致状態Ｓ２の場合は、プロセッサＰ
ｊはキャッシュメモリＣｊ中に存在する上記ブロックの
状態を共有状態Ｓ１にする。
ｊはキャッシュメモリＣｊ中に存在する上記ブロックの
状態を共有状態Ｓ１にする。
【００５１】排他不一致状態Ｓ３の場合は、プロセッサ
Ｐｊは主記憶装置ＭからキャッシュメモリＣ１へ上記リ
ード要求によって要求されたブロックを転送するための
バス動作を中断させ、自プロセッサＰｊ対応のキャッシ
ュメモリＣｊ上の上記ブロックを主記憶装置Ｍにライト
バックした後、バス動作を再開させ、更に、上記ブロッ
クの状態を共有状態Ｓ１にする。
Ｐｊは主記憶装置ＭからキャッシュメモリＣ１へ上記リ
ード要求によって要求されたブロックを転送するための
バス動作を中断させ、自プロセッサＰｊ対応のキャッシ
ュメモリＣｊ上の上記ブロックを主記憶装置Ｍにライト
バックした後、バス動作を再開させ、更に、上記ブロッ
クの状態を共有状態Ｓ１にする。
【００５２】一時無効状態Ｓ４の場合は、バスＢ上を転
送される上記ブロックの内容がキャッシュメモリＣｊに
コピーバックされた後、上記ブロックの状態を共有状態
Ｓ１にする。
送される上記ブロックの内容がキャッシュメモリＣｊに
コピーバックされた後、上記ブロックの状態を共有状態
Ｓ１にする。
【００５３】最後にキャッシュメモリのブロックの無効
化動作について説明する。
化動作について説明する。
【００５４】プロセッサＰｊはキャッシュメモリＣｊ中
のあるブロックの状態を一時無効状態Ｓ４にすると、タ
イマを始動する。そして、タイマによる計測時間が予め
定められた時間Ｔとなることにより、上記ブロックの状
態を無効状態Ｓ０にする。
のあるブロックの状態を一時無効状態Ｓ４にすると、タ
イマを始動する。そして、タイマによる計測時間が予め
定められた時間Ｔとなることにより、上記ブロックの状
態を無効状態Ｓ０にする。
【００５５】
【発明の効果】以上説明したように、本発明は、無効化
が要求されたブロックの状態を一時無効状態にし、一時
無効状態にしてから一定時間が経過する前に他キャッシ
ュメモリに対応するプロセッサが上記ブロックに対する
リード要求を出力した場合、主記憶装置から読み出され
る上記ブロックを自キャッシュメモリに取り込み、上記
ブロックの状態を共有状態にするようにしたものである
ので、キャッシュメモリのヒット率を向上させることが
できる効果がある。
が要求されたブロックの状態を一時無効状態にし、一時
無効状態にしてから一定時間が経過する前に他キャッシ
ュメモリに対応するプロセッサが上記ブロックに対する
リード要求を出力した場合、主記憶装置から読み出され
る上記ブロックを自キャッシュメモリに取り込み、上記
ブロックの状態を共有状態にするようにしたものである
ので、キャッシュメモリのヒット率を向上させることが
できる効果がある。
【００５６】また、本発明は、ブロックの状態を一時無
効状態にしてから一定時間が経過することにより、その
ブロックの状態を、新たなブロックを主記憶装置からキ
ャッシュメモリに転送する際、置き換えの対象となる無
効状態にするものであるので、置き換えの対象とならな
い一時無効状態のブロックによってキャッシュメモリの
利用効率が低下することを防止できる効果がある。
効状態にしてから一定時間が経過することにより、その
ブロックの状態を、新たなブロックを主記憶装置からキ
ャッシュメモリに転送する際、置き換えの対象となる無
効状態にするものであるので、置き換えの対象とならな
い一時無効状態のブロックによってキャッシュメモリの
利用効率が低下することを防止できる効果がある。
【図１】本発明の実施例の状態遷移図である。
【図２】本発明を適用するシステムのブロック図であ
る。
る。
【図３】従来の技術を説明するための状態遷移図であ
る。
る。
Ｐ１〜Ｐｎ…プロセッサ Ｃ１〜Ｃｎ…キャッシュメモリ Ｂ…バス Ｍ…主記憶装置 Ｓ０，Ｓ０’…無効状態 Ｓ１，Ｓ１’…共有状態 Ｓ２，Ｓ２’…排他一致状態 Ｓ３，Ｓ３’…排他不一致状態 Ｓ４…一時無効状態
Claims (3)
- 【請求項１】 複数のプロセッサと、前記各プロセッサ
対応のキャッシュメモリと、前記各プロセッサによって
共有される主記憶装置とを備えたマルチプロセッサシス
テムに於いて、 特定プロセッサが出力したブロックの無効化要求に応答
して他のプロセッサは自プロセッサ対応のキャッシュメ
モリ中の前記ブロックの状態を一時無効状態にし、 前記各キャッシュメモリは自キャッシュメモリ中の一時
無効状態になっているブロックと同じブロックに対する
他のキャッシュメモリ対応のプロセッサが出力したリー
ド要求に応答して前記主記憶装置からリード要求の要求
元に転送されるブロックを取り込み、前記ブロックの状
態を共有状態にし、 前記各プロセッサは自プロセッサ対応のキャッシュメモ
リ中のブロックの状態を一時無効状態にした後、一定時
間が経過することにより前記ブロックの状態を無効状態
にすることを特徴とするキャッシュメモリ同期方式。 - 【請求項２】 前記一時無効状態のブロックは新たなブ
ロックを前記主記憶装置から前記キャッシュメモリへ転
送する際、置き換えの対象とならないことを特徴とする
請求項１記載のキャッシュメモリ同期方式。 - 【請求項３】 前記無効状態のブロックは新たなブロッ
クを前記主記憶装置から前記キャッシュメモリへ転送す
る際、置き換えの対象となることを特徴とする請求項１
記載のキャッシュメモリ同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4282373A JP3013631B2 (ja) | 1992-09-28 | 1992-09-28 | キャッシュメモリ同期方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4282373A JP3013631B2 (ja) | 1992-09-28 | 1992-09-28 | キャッシュメモリ同期方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06110785A true JPH06110785A (ja) | 1994-04-22 |
| JP3013631B2 JP3013631B2 (ja) | 2000-02-28 |
Family
ID=17651562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4282373A Expired - Lifetime JP3013631B2 (ja) | 1992-09-28 | 1992-09-28 | キャッシュメモリ同期方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3013631B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6263407B1 (en) | 1998-02-17 | 2001-07-17 | International Business Machines Corporation | Cache coherency protocol including a hovering (H) state having a precise mode and an imprecise mode |
| US6272603B1 (en) | 1998-02-17 | 2001-08-07 | International Business Machines Corporation | Cache coherency protocol having hovering (H), recent (R), and tagged (T) states |
| US6292872B1 (en) | 1998-02-17 | 2001-09-18 | International Business Machines Corporation | Cache coherency protocol having hovering (H) and recent (R) states |
| US6415358B1 (en) | 1998-02-17 | 2002-07-02 | International Business Machines Corporation | Cache coherency protocol having an imprecise hovering (H) state for instructions and data |
| JP2004529435A (ja) * | 2001-05-16 | 2004-09-24 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | キャッシュ中のラインを投機的に無効にする方法とシステム |
| JP2008512772A (ja) * | 2004-09-09 | 2008-04-24 | インテル コーポレイション | キャッシュ競合の解決 |
-
1992
- 1992-09-28 JP JP4282373A patent/JP3013631B2/ja not_active Expired - Lifetime
Cited By (7)
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| US6263407B1 (en) | 1998-02-17 | 2001-07-17 | International Business Machines Corporation | Cache coherency protocol including a hovering (H) state having a precise mode and an imprecise mode |
| US6272603B1 (en) | 1998-02-17 | 2001-08-07 | International Business Machines Corporation | Cache coherency protocol having hovering (H), recent (R), and tagged (T) states |
| US6292872B1 (en) | 1998-02-17 | 2001-09-18 | International Business Machines Corporation | Cache coherency protocol having hovering (H) and recent (R) states |
| US6415358B1 (en) | 1998-02-17 | 2002-07-02 | International Business Machines Corporation | Cache coherency protocol having an imprecise hovering (H) state for instructions and data |
| JP2004529435A (ja) * | 2001-05-16 | 2004-09-24 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | キャッシュ中のラインを投機的に無効にする方法とシステム |
| JP2008512772A (ja) * | 2004-09-09 | 2008-04-24 | インテル コーポレイション | キャッシュ競合の解決 |
| US10078592B2 (en) | 2004-09-09 | 2018-09-18 | Intel Corporation | Resolving multi-core shared cache access conflicts |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3013631B2 (ja) | 2000-02-28 |
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