JPH0611104B2 - パルス幅変調器 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、テレビジョン受像機等における信号をディジ
タル化する場合に用いることができるパルス幅変調器に
関するものである。

従来の技術 従来のパルス幅変調器の動作を図面を参照しながら説明
する。

第３図において、２１は入力端子、２２は出力端子、２
３はデータロードパルス入力端子、２４は第１の計数
器、２５は第２の計数器、２６はＲＳフリップフロッ
プ、２７はｎ’ビットのインバータ、２８は制御回路、
２８ａはＤ型フリップフロップ、２８ｂは２入力ＡＮＤ
ゲートである。説明のためｎ’＝４ビットとして、第４
図に入力データが（１０１０）_２のときの波形を示す。

なお、（ｘｘｘｘｘ）_２は、ｘｘｘｘｘが２進数のデー
タであることを示している。

入力端子２１から入力される４ビットのディジタルデー
タは、データロードパルス入力端子２３よりサンプリン
グ周期Ｔｓで入力されるデータロード信号Ｌにより、第
１の計数器２４には最上位側に”Ｈ”レベルのビットが
付加されたデータ、すなわち（１１０１０）_２がロード
され、第２の計数器２５にはインバータ２７を介したデ
ータ、すなわち（０１０１）_２がロードされる。

第１の計数器２４はデータがロードされた直後から計数
動作を開始し、クロック周波数ｆｃのレートでデータを
更新する。ＲＳフリップフロップ２６のセット端子には
第１の計数器２４のキャリー出力ＲＣ１が接続され、第
１の計数器２４が計数動作を重ね、キャリー信号ＲＣ１
が出力されると、ＲＳフリップフロップ２６の出力は”
Ｈ”レベルとなる。

第２の計数器２５は計数動作制御端子ＥＮが設けられ、
フリップフロップ２６の出力が”Ｈ”レベルの時にクロ
ック周波数ｆｃの半分の周波数の信号となり、またＲＳ
フリップフロップ２６の出力が”Ｌ”の時には、”Ｈ”
レベルとなるイネーブル信号ＥＮ２の発生するような制
御回路２８の出力が接続されている。

制御回路２８は、例えばＲＳフリップフロップ２６の出
力信号と周波数ｆｃのクロック信号を入力とする２入力
ＡＮＤゲート２８ｂの出力が、自分自身の反転出力が入
力として接続されているＤ型フリップフロップ２８ａの
クロック端子に接続するように構成されており、Ｄ型フ
リップフロップ２８ａの反転出力が出力端子から取り出
されている。第２の計数器２５は、イネーブル信号ＥＮ
２が”Ｈ”レベルの間、計数動作を停止しており、”
Ｌ”レベルの間のみ計数動作を行う。

すなわちＲＳフリップフロップ２６の出力が”Ｈ”レベ
ルになったときにクロック周波数ｆｃ／２のレートで計
数動作を開始する。第２の計数器２５のキャリー出力端
子は、ＲＳフリップフロップ２６のリセット端子に接続
されているので、第２の計数器がキャリー信号ＲＣ２を
出力すると、ＲＳフリップフロップ２６の出力は”Ｌ”
レベルとなる。このとき第２の計数器２５の計数動作も
停止する。

その後、データロードパルス入力端子よりデータロード
信号Ｌが入力されると、第１の計数器２４および第２の
計数器２５のデータは更新され、以上の動作を繰り返
す。

発明が解決しようする問題点 ところが、このような従来のパルス幅変調器では、第２
の計数器２５の動作周波数がｆｃ／２であるため、１サ
ンプリング周期間で表すことのできるデータの階調が
（ｆｃ／２）／ｆｓとなる。すなわち扱えるデータ語長
は、 ｎ’＝ｌｏｇ_２（ｆｃ／（２・ｆｓ）） ［ビット］ であり、従来例では１６階調、４ビットに制限されてし
まう。

本発明はこのような従来の問題点を解消するもので、信
号対雑音比を改善することのできるパルス幅変調器を提
供するものである。

問題点を解決するための手段 本発明は、ｎビットのバイナリデータをパルス幅変調す
るパルス幅変調器に関し、クロック周波数ｆｃで計数動
作を行い、ｎ−１ビットのデータをロードでき、かつ計
数動作制御を行うイネーブル端子を持つ第１の計数器
と、クロック周波数ｆｃで計数動作を行い、ｎビットの
データをロードでき、かつ計数動作制御を行うイネーブ
ル端子を持つ第２の計数器と、周期Ｔｓ＝２_n／ｆｃで
データロードパルスを発生するパルス発生器と、ｎビッ
トの入力データのうち上位ｎ−１ビットのデータの論理
を反転させるインバータ回路と、前記第１の計数器の出
力データが所定値（例えば全ビットがゼロ）以外の時に
イネーブル信号ＥＮ１を出力し、前記第１の計数器の出
力データが所定値かつ第２の計数器の出力データが所定
値以外の時にイネーブル信号ＥＮ２を出力するとともに
変調器の出力とする組み合わせ回路を具備し、前記第１
の計数器には前記パルス発生器のデータロードパルス出
力時に、前記インバータ回路の出力データをロードし、
前記第１の計数器のイネーブル端子に前記イネーブル信
号ＥＮ１を入力し、前記第２の計数器には前記パルス発
生器のデータロードパルス出力時に、入力データをロー
ドし、前記第２の計数器のイネーブル端子に前記イネー
ブル信号ＥＮ２を入力し、前記組み合わせ回路の出力を
出力端子から取り出すように構成している。

作用 本発明のパルス幅変調器は、サンプリング周期Ｔｓ毎に
ロードパルスを発生するパルス発生器により、ｎビット
の入力データのうち上位ｎ−１ビットのデータがインバ
ータを介して第１の計数器にロードされ、また第２の計
数器にはｎビットの入力データがそのままロードされ
る。

第１の計数器にロードされたデータが所定値以外の時、
組み合わせ回路はイネーブル信号ＥＮ１を出力している
ので第１の計数器はクロック周波数ｆｃで計数を開始す
る。

一方このときには組み合せ回路はイネーブル信号ＥＮ２
は出力していないので第２の計数器は計数動作を停止し
ている。第１の計数器の出力が所定値になったとき、組
み合せ回路はイネーブル信号ＥＮ１の出力を停止するの
で、第１の計数器の計数動作も停止する。

このとき第２の計数器にロードされたデータが所定値で
なければ組み合わせ回路はイネーブル信号ＥＮ２を出力
するので、第２の計数器はクロック周波数ｆｃで計数を
開始する。

第２の計数器の出力が所定の値になったとき、組み合わ
せ回路はイネーブル信号ＥＮ２の出力を停止するので、
第２の計数器の計数動作も停止する。イネーブル信号Ｅ
Ｎ２の出力時間は、入力データ値に比例しており、該信
号がパルス幅変調器の出力信号となる。

実施例 以下、本発明の一実施例のパルス幅変調器を、ｎ＝５ビ
ットの場合について図面を参照して説明する。

第１図において、１１は入力端子、１２ａ〜１２ｄは第
１〜第４のインバータ、１３はロードパルス発生器、１
４は第１の計数器、１５は第２の計数器、１６は組み合
わせ回路である。また、１７ａは４入力ＮＡＮＤゲート
（負論理）、１７ｂは５入力ＮＡＮＤゲート（負論
理）、１８は第５のインバータ、１９は２入力ＡＮＤゲ
ート（負論理）、２０は第６のインバータ、２１はＤ型
フィリップフロップであり、これらの構成要素で組み合
わせ回路１６を構成している。第２図（ａ）に入力デー
タＸが（１０１００）_２の時の波形およびデータを示し
説明する。

入力端子１から入力されたデータＸはロードパルス発生
器１３から周期Ｔｓ毎に発生されるロードパルスＬによ
り、上位４ビットが第１〜第４のインバータ１２ａ〜１
２ｄを介して第１の計数器１４に入力され、同時に全ビ
ットがそのまま第２の計数器１５にロードされる。

第１の計数器１４にロードされるデータは入力データの
上位４ビットが反転した（０１０１）_２なので、それら
のデータが入力されている４入力ＮＡＮＤゲート１７ａ
の出力は”Ｌ”となる。４入力ＮＡＮＤゲート１７ａの
出力はイネーブル信号ＥＮ１として出力されている（こ
こでは負論理として取り扱われ、ＥＮ１＝”Ｌ”＝１と
なる）ので、第１の計数器１４は計数動作状態にあり、
周波数ｆｃのクロック信号に同期して計数が行われる。

なお、第１の計数器１４は、ダウンカウントするように
設定されているものとする。一方、第２の計数器１５の
出力は（１０１００）_２であり、それらのデータが入力
されている５入力ＮＡＮＤゲート１７ｂの出力も”Ｌ”
となる。

しかしながら、４入力ＮＡＮＤゲート１７ａの出力
（＝”Ｌ”＝１）が第５のインバータ１８を介して負論
理の２入力ＡＮＤゲート１９の一方の入力端子に接続さ
れている（＝”Ｈ”＝０）ので２入力ＡＮＤゲート１９
の出力は５入力ＮＡＮＤゲート１７ｂの出力値に関わら
ず”Ｈ”（＝０）となり、すなわちイネーブル信号ＥＮ
２が出力されていないので、第２の計数器１５は計数動
作を停止している。

第１の計数器１４が計数を重ね、該出力が（００００）
_２（所定の値Ｚ＝全ビットがゼロ）になったとき、４入
力ＮＡＮＤゲート１７ａの出力、すなわちイネーブル信
号ＥＮ１は”Ｈ”（＝０）となり、第１の計数器１４は
計数動作を停止する。

このとき第５のインバータ１８の出力は”Ｌ”（＝１）
であり、５入力ＮＡＮＤゲート１７ｂの出力も”Ｌ”
（＝１）なので、２入力ＡＮＤゲート１９の出力は”
Ｌ”（＝１）、すなわちイネーブル信号ＥＮ２が出力さ
れるので、第２の計数器１５は計数動作状態となり、周
波数ｆｃのクロック信号に同期して計数が行われる。

なお、第２の計数器１５も、ダウンカウントするように
設定されているものとする。第２の計数器１５が計数を
重ね、第２の計数器１５の出力が（０００００）_２（所
定の値Ｚ＝全ビットがゼロ）になったとき、５入力ＮＡ
ＮＤゲート１７ｂの出力、即ちイネーブル信号ＥＮ２
は”Ｈ”（＝０）となり、２入力ＡＮＤゲート１９の出
力、すなわちイネーブル信号ＥＮ２も”Ｈ”（＝０）と
なるので、第２の計数器１５は計数動作を停止する。以
上の動作をサンプリング周期Ｔｓ毎に繰り返す。

なお、第６のインバータ２０は、イネーブル信号ＥＮ２
の負論理のため出力される負のパルスを、正のパルスと
して出力させるためのものであり、またＤ型フリップフ
ロップ２１は波形整形のために挿入されたものであり周
波数ｆｃのクロックで動作し、該出力をパルス幅変調出
力として出力端子１２より取り出すが、本質的に必要な
ものではない。

なお、別のデータの例として（０００１１）_２の入力時
の動作波形を第２図（ｂ）に示す。動作はデータ（１０
１００）_２の時と同様なので説明は省略する。

以上のように、第２の計数器１５も周波数ｆｃで計数動
作を行うため、１サンプリング期間で表すことのできる
階調がｆｃ／ｆｓとなり（実施例では３２階調）、扱え
るデータ語長が ｌｏｇ_２（ｆｃ／ｆｓ） ［ビット］ となり、動作クロック周波数ｆｃの精度でパルス幅を制
御できるので、従来より信号対雑音比を改善することが
できる。

発明の効果 以上のように本発明は動作クロック周波数ｆｃの精度で
パルス幅を制御できるので、従来のものに比べ、信号対
雑音比を改善することができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるパルス幅変調器のブ
ロック図、第２図は本実施例におけるパルス幅変調器の
動作を示す波形図、第３図は従来のパルス幅変調器のブ
ロック図、第４図は従来のパルス幅変調器の動作を示す
波形図である。 １２ａ……第１のインバータ、１２ｂ……第２のインバ
ータ、１２ｃ……第３のインバータ、１２ｄ……第４の
インバータ、１３……ロードパルス発生器、１４……第
１の計数器、１５……第２の計数器、１６……組み合わ
せ回路、１７ａ……負論理の４入力ＮＡＮＤゲート、１
７ｂ……負論理の５入力ＮＡＮＤゲート、１８……第５
のインバータ、１９……負論理の２入力ＡＮＤゲート、
２０……第６のインバータ、２１……Ｄ型フリップフロ
ップ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】クロック周波数ｆｃで計数動作を行い、ｎ
   −１ビットのデータをロードでき、かつ計数動作制御を
   行うイネーブル端子を持つ第１の計数器と、 クロック周波数ｆｃで計数動作を行い、ｎビットのデー
   タをロードでき、かつ計数動作制御を行うイネーブル端
   子を持つ第２の計数器と、 周期Ｔｓ＝２_n／ｆｃでデータロードパルスを発生する
   パルス発生器と、ｎビットの入力データのうち上位ｎ−
   １ビットのデータの論理を反転させるインバータ回路
   と、 前記第１の計数器の出力データが所定値以外の時にイネ
   ーブル信号ＥＮ１を出力し、前記第１の計数器の出力デ
   ータが所定値かつ第２の計数器の出力データが所定値以
   外の時にイネーブル信号ＥＮ２を出力するとともに変調
   器の出力とする組み合わせ回路を具備し、 前記第１の計数器には前記パルス発生器のデータロード
   パルス出力時に、前記インバータ回路の出力データをロ
   ードし、前記第１の計数器のイネーブル端子に前記イネ
   ーブル信号ＥＮ１を入力し、前記第２の計数器には前記
   パルス発生器のデータロードパルス出力時に、入力デー
   タをロードし、前記第２の計数器のイネーブル端子に前
   記イネーブル信号ＥＮ２を入力し、前記組み合わせ回路
   の出力を出力端子から取り出すように構成してなるパル
   ス幅変調器。