JPH0611130B2 - ディジタルデータ通信装置 - Google Patents

Description

【発明の詳細な説明】 （発明の産業上利用分野） 本発明はディジタルデータ通信装置に関し、特に主局と
複数の従局を有するディジタルデータ通信装置において
複数の従局から主局に同時にディジタルデータを送信す
る場合の同期方式に関する。

（発明の背景） １つの主局で、複数の従局が有線回線を介して連続的に
送出するディジタルデータを受信するシステムでは、転
送データを正しく再現するためのデータビット同期と各
従局から送られたデータの同時刻性の識別を必要とする
場合の時間同期の２つが問題になる。

主局で各従局から得られたデータの同時刻性を、データ
受信後の処理において容易に識別するには、各従局から
送られてくるデータの一区切り、例えばデータ伝送単位
である１データブロック毎に同時刻に得られることが、
受信後のデータ処理にとり好ましい。

例えば人工的に地震を起し、多数の観測地点で地震波を
観測して地震波データを中央局に送り中央局でデータ処
理を行う場合に、同時刻に各観測地点で観測された地震
波のデータは同時刻のデータとして中央局で処理する必
要はあり、各観測地点即ち従局から中央局即ち主局に同
時刻に送られるデータは、同時刻データとして蓄積する
ことが必要となり、各従局から同時刻に送られるデータ
が含まれる各データブロックは同時刻に主局で受信され
ることがその後のデータ解析を行う上で好都合である。

（従来の技術） 従来の方式には、データビット同期方式としては、数ビ
ット〜数十ビット分のプリアンブルを用いる方式や調歩
同期方式があるが、ここで同期は各対向局等のものであ
り、複数の従局からのデータ伝送があった場合の同時刻
性については何等考慮されていない。

時間同期方式として、ＮＨＫ−ＦＭ放送の正時報で時刻
修正する時計を各従局に設置して、転送データに時刻デ
ータを挿入する方式はあるが、この方式は、各従局に時
計の設置が必要になり、また各時計で得られる時刻には
比較的大きな時間誤差が含まれている。一般に時間誤差
は±１００msといわれている。なお、高精度のものは高
価である。

又、時間同期方式としては再に、双方向伝送路を使用し
て、主局が各従局に対し同時に時刻同期信号を発行する
方式があり、この方式は各従局が受信した時刻信号を転
送データに書き込み、主局へ送り返すものであるが、時
刻信号をデータに混入する分だけ転送データ量が減り、
又各従局からの信号の同期位置が異る場合に、同期信号
で一括されるデータの時刻が異なると処理が複雑にな
る。

各従局及び主局のデータ転送タイミングクロックをそれ
ぞれ独立したものとした場合に主局において、各従局が
連続的に送出する転送データ間に、時間の経過に伴って
大きくなる時間差が生じる。従来方式では、この時間差
に比例して、受信データ間の同時刻性が失われて行き、
データの欠落が生じることにもなる。

主局から従局に送るデータに基づき従局でクロック信号
を作成する従局同期方式をとる従局同期方式により、各
従局で主局のクロックと同期したクロックを用いてデー
タを転送する方式も考えられるが、データの転送が主に
従局から主局に対して行われ主局から各従局へのデータ
転送は少ない場合にはこの方式をとることは困難であ
り、又従局同期をとった場合でもデータ伝送誤りにより
各従局から主局へのデータ転送における各回線の同期信
号位置がずれた場合、及び誤りの集積によりこのずれが
大になった場合に、データの同時刻性を保ってデータ処
理をすることが困難になる。

（発明の目的） 本発明の目的は複数の従局と主局との間でディジタルデ
ータの伝送を行う場合に各従局からほぼ同時に送信する
データの各ブロックは主局でほぼ同時刻に受信されるよ
うにするディジタルデータ通信装置を提供することであ
る。

（発明の概要） 本発明では、各従局からのデータの同時刻性を得るため
に、ディジタルデータ伝送で用いる同期用コードを可変
長とし、主局で各従局からのデータの、同期用コードが
所定の時間巾内に受信されない場合には、同期用コード
の到着が遅い従局に対しては制御情報を送って該従局か
らの同期用コードを短縮し、一定長のデータビットと同
期用コードからなる各データブロックが到来する毎に、
短縮した分だけ同期用コードが早く到着するようにし、
同期用コードの到着が早い従局に対しては制御情報を送
って該従局からの同期用コードを長くして各データブロ
ックが到来する毎に伸長した分だけ同期用コードが早く
到来するようにし、各従局からの同期用コードの時間位
置が所定範囲を越えてずれた場合にこれを較正して各従
局からの同期用コードがほぼ同時刻に主局に到着するよ
うにしている。

これにより各従局からほぼ同時刻に送出される各データ
を主局ではほぼ同時刻に到着する各データブロックに含
めた形で受信でき、以降のデータ同時刻性が重要とされ
るデータ処理を容易に行うことができる。

同期用コードを前段部分と後段部分とからなるように
し、前段部分の後端部の値と後段部分の前端部の値とを
等しくし、通常時には前段部分の直後に後段部分を続
け、上記の値のビットを前段部と後段部との間に挿入し
た形式、又は前段部分の後端部と後段部分の前端部とを
重畳した形式とすることにより同期用コードの伸長及び
短縮を行う。主局では同期用コードの前段部分と後段部
分とを並列的に検出し、前に検出した同期用コード後端
部分の後に所定長のデータブロックが到来した時点で前
段部分が到来した場合にこれを同期用コードの前段部分
として検出し、前段部分の検出後に後段部分が検出され
たときは同期用コードが検出されたものと識別する。前
段部分検出後に伝送エラーにより後端部と同じ形式のコ
ードが所定後端部分位置より後で検出された場合はその
時点では同期がとれたものと識別するが、この後段部分
検出後の所定後データが伝送された後に前段部分が到来
しないことで同期誤りと検出される。猶、データの損失
を防ぐために主局において同期用コードが検出されなく
ても受信データブロックを取り込むようにしてもよい。

（実施例） 本発明に係る同期方式を採用したディジタル伝送システ
ムの一実施例の構成を第１図に示す。

第１図において従局１乃至５は主局６に４線式回線を介
して接続される。従局１はディジタルデータを発生する
ディジタルデータ源７、ディジタルデータ源からのデー
タを受け所定のデータブロック毎に、主局からの制御に
従った同期コードを付して出力するサブコントロールユ
ニット（ＳＣＵ）８及びＳＣＵからのデータを変調して
ＭＣＵに送り、主局からの変調された制御信号を受けて
これを復調しＳＣＵに送るモデム９を有する、従局２−
５も夫々従局１のディジタルデータ源７、ＳＣＵ８、モ
デム９と夫々同じ構成のディジタルデータ源７，１０，
１３，１６，１９、ＳＣＵ１１，１４，１７，２０、モ
デム１２，１５，１８，２１を有する。主局６は各従局
のモデム９−２１と４線回線を介して接続されるモデム
１０１−１０５を有し、モデム１０１−１０５の各々は
従局からの変調された信号を受けこれを復調してマスタ
コントロールユニット（ＭＣＵ）２２に送り、又ＭＣＵ
２２から制御信号を受けてこれを変調して４線式回線に
送出する。ＭＣＵ２２は各モデム１０１−１０５からの
復調されたデータを受け、これを後述するようにシフト
レジスタに蓄積し、各従局からの同期コードが得られた
ことを検出してデータを内蔵するマイクロプロセッサの
メモリに一時蓄積し、このデータをＣＰＵ２３に接続さ
れたメモリ２４に転送する。

第２図にＳＣＵ８の構成を示す。第２図において、ディ
ジタルデータ源７のディジタルデータはマイクロプロセ
ッサユニット（ＭＰＵ）３０によりバッファ３１を介し
てシフトレジスタ３２に蓄積される。ＭＰＵ３０はディ
ジタルデータ読出しに際しディジタルデータ源に読出し
制御のための制御信号を送る。モデム９は主局６から制
御信号を受け、これをＭＰＵ３０に送り、ＭＰＵ３０は
この制御信号に含まれる制御命令を制御レジスタ３５に
蓄積する。

時間較正制御回路３４はモデム９から送信データタイミ
ングクロックを受け、制御レジスタ３５に蓄積された制
御情報に従い時間較正を行わない通常時の同期用コード
又は時間較正を行う場合の同期用コードをＯＲゲート３
６、モデム９を介して主局６に送り、次いで所定長のデ
ータビットをシフトレジスタ３２からＯＲデータ３６、
モデム９を介して主局６に送る。

第３図にＭＣＵ２２の構成を示す。ＭＣＵ２２において
従局１−５に夫々４線式回線を介して接続されるモデム
１０１−１０５に結合されたシフトレジスタ１１１−１
１５が設けられ、これらのシフトレジスタは夫々対応す
るモデムを介して対向する従局から同期用コード及びデ
ータビットの各ビットを順次受けてシフトインする。各
従局に対応してデータビット同期制御回路１２１−１２
５、時間較正制御回路１３１−１３５が設けられる。図
には従局１及び５に夫夫対応するものを示す。データビ
ット同期制御回路１２１は対応する従局からモデム１０
１を介して送られるデータ中の同期用コードを検出して
同期検出信号４１を出力してＡＮＤゲート８０に送り、
同期用コードが検出されないときは再同期制御信号５１
を出力する。同期検知信号４１及び再同期制御信号５１
はマイクロプロセッサユニット（ＭＰＵ）８２に送られ
る。データビット同期制御回路１２１で同期検知信号４
１が所定の時間巾を外れて検出されたときは時間較正制
御回路１３１から正又は負の時間較正制御信号６１１，
６１２の何れかが発生されＭＰＵ８２に送られる。ＭＰ
Ｕ８２は再同期制御信号５１を受けると従局１に再同期
命令を送り再同期データ送出を行わせる。又、ＭＰＵ８
２は時間較正制御信号を受けると従局１に時間較正命令
を送って時間較正を行わせ、時間較正制御回路１３１に
リセット信号７１を送り該回路をリセットする。他の各
従局についてのデータビット同期制御回路、時間較正制
御回路における較正及び動作ならびにＭＰＵ８２の動作
は夫々従局１についてのものと同様である。従局５につ
いては、データビット同期制御回路１２５は同期用コー
ドを検出すると同期検知信号４５を出力し、同期用コー
ドが検出されないときは再同期制御信号５５を出力し、
時間較正制御回路１３５は時間較正をするときは正、負
の時間較正制御信号６５１，６５２の何れかを送出し、
ＭＰＵ８２は再同期制御信号、時間較正制御信号を受け
て従局５に再同期命令、時間較正命令を送る。

全従局につき同期用コードが検出され各データビット同
期制御回路からの同期検知信号がＨになるとＡＮＤゲー
ト８０が動作しフリップフロップ８１がセットされマイ
クロプロセッサユニット（ＭＰＵ）８３にデータ書込み
要求信号を送り、マイクロプロセッサユニット８３はシ
フトレジスタ１１１−１１５に蓄積されたデータをバッ
ファメモリ８４に一時蓄積しマルチプレクサ８５を介し
ＭＰＵ８３のメモリ８６又は８７にデータ書込み要求が
ある毎に交互に書込む。メモリ８６，８７の一方にバッ
ファメモリ８４から書込んでいるときは他方のメモリか
らＣＰＵ２３のメモリ２４にデータをＤＭＡ転送する。

ある従局につき、他の従局からのデータには同期用コー
ドが検出されたが当該従局からのデータに同期用コード
が検出されなかったときはデータの損失を防ぐために全
従局につき、シフトレジスタ１１１−１１５に蓄積され
た各データをメモリ８６又は８７に読込むようにするこ
ともできる。

ＭＰＵ８２はＣＰＵ２３に回線状態等の情報を送る。又
ＣＰＵ２３から制御命令を受けモデムの制御等を行う。

次に従局から主局に送るデータの形式について述べる。

本実施例において、転送データ間の同時刻性と転送デー
タの再現性及びデータビットの効率を向上させるため、
データの形式は第４図に示すように、データブロックの
先頭部５〜７ビットを用いた同期用コードとデータビッ
トで構成されている。

当初、又は伝送誤り発生後に同期をとる場合には第５図
に示すようにデータ部分をオール０とした第５図に示す
データビット再同期用データ形式のデータを従局から主
局に送り主局で同期コード検出を行う。

同期用コードは時間較正を行わない通常時には第６図に
示すように“０１１１００”の６ビット構成、負方向の
時間較正時には第７図に示すように“０１１００”の５
ビット構成、また正方向の時間較正時には第８図に示す
ように“０１１１１００”の７ビットで構成される。

同期用コードは前段部分“０１１”後段部分“１００”
を有し、前段部分の後端部“１”と後段部分の前端部
“１”とは値が等しく前段部分の後端部と後段部分の前
端部の前に“１”を挿入し又はこれらを重畳させること
により伸長又は短縮をすることができる。

データビット同期は、ＭＣＵ２２の、各従局に対応する
データビット同期制御回路において、データブロック毎
に、同期用コードの“０１１”と“１００”のビット構
成を監視して、一致すれば同期用コードが検出されたと
して“１００”以後のビットをデータとして扱い、また
１つ前即ち検出された同期用コードの直前のデータブロ
ックを読み込む。もし一致しなければ、ＭＣＵ２２は該
当従局に対して、第５図に示すデータビット再同期用デ
ータ形式の送信開始命令を発行する。ＭＣＵ２２のデー
タビット同期制御回路は、データ分のビットが全て
“０”になることで、同期用コードの“０１１”と“１
００”のビット構成を容易に検知でき、データビット同
期を得ることができる。ＭＣＵ２２は、データビット同
期が得られたことを確認後、従局に対して、データビッ
ト再同期用データ形式の送信終了命令を発行する。

同時刻性を確保するための時間同期は、各従局に対応す
る時間較正制御回路において、データビット同期制御回
路が同期用コード“０１１”と“１００”のビット構成
を検知した時に出力する同期検知信号をある一定の時間
間隔内に監視して、信号が設定された時間幅内に得られ
ない場合、ＭＣＵ２２は、常に設定時間幅内で同期検知
信号が得られるように、当該従局に対して、第７図に示
す負方向の時間較正時のデータ形式、または第８図に示
す正方向の時間較正時のデータ形式の送信開始命令を発
行する。

次に第９図に同期用コードと同期検知信号の関係を示
す。

第９図の(イ)に受信タイミングクロツクを示す。時間較
正を行わない通常時の同期コードは(ロ)に示すように
“０１１１００”でこの後にデータが続く。(ハ)に時間
較正を行わない通常時の同期検知信号を示す。負方向の
時間較正時の同期用コードを(ニ)に示し、この場合の同
期検知信号を(ホ)に示す。正方向の時間較正時の同期用
コードを(ヘ)に示し、この場合の同期検知信号(ト)に示
す。

負方向の時間較正操作時には、データブロック長が通常
のデータ形式時に比べて１ビット分短縮される。すなわ
ち、同期検知信号の発生する時間間隔は、データブロッ
ク転送毎に、１ビットに要する転送時間ΔＴ分だけ短く
なる。従って、時間較正操作時の転送データブロック数
をＮ、通常時のデータ形式Ｎ個の転送に要する時間をＴ
とすれば、Ｔ時間後の修正量はマイナス（−）（Ｎ＊Δ
Ｔ）となる。

また、正方向の時間較正操作時は、データブロック長が
通常のデータ形式時に比べて１ビット分伸張される。す
なわち、同期検知信号の発生する時間間隔はデータブロ
ック転送毎に、ΔＴだけ長くなる。従って、Ｔ時間後の
修正量はプラス（＋）（Ｎ＊ΔＴ）となる。

該当従局のＳＣＵは予め設定されたデータブロック数の
転送後、データ形式を時間較正時のものから通常時のも
のに切り替える。

次にデータビット同期の検出及び時間較正を第１０、第
１１図を参照して説明する。第１０図はＭＣＵ２２にお
けるデータビット同期制御回路１２１の構成を示し、第
１１図は第１０図の回路中の各部の波形を表す。第１０
図において、モデムから送られてくる従局からの受信デ
ータは線１９１を介してシフトレジスタ１９１及び１９
２に与えられるが、ＡＮＤゲート１９３，１９４から夫
夫クロツク信号が入力された場合に受信データは各シフ
トレジスタに入力される。同期コードに続くデータが入
力されているときは比較器１９５の出力は低レベル
（Ｌ）でＮＡＮＤゲート１９６の出力は高レベル（Ｈ）
であり、モデムから線１９７を介して送られてくる受信
データタイミングクロツクはＡＮＤゲート１９８を介し
てカウンタ１９９に入力されるカウントされる。カウン
タ１９９の値が比較器１９５に設定されたデータ長の値
（本実施例では４２）に等しくなると比較器１９５の出
力はＨになりＮＡＮＤゲート１９６の出力はＬとなりカ
ウンタ１９９によるカウントは停止する。従って比較器
１９５の出力２００にはＨが保持される。信号線２００
はＨになると、同期コード検出前には比較器２０１、２
０２の出力はＬなのでＮＡＮＤゲート２０３，２０４の
出力はＨであり、受信データはシフトレジスタ１９１，
１９２にタイミングクロツク１９７に従って入力され
る。シフトレジスタ１９１に入力された３ビットのパタ
ーンが比較器２０１に設定された同期用コードのビット
パターン“０１１”に等しいときは比較器２０１の出力
２０５のレベルがＨになり、ＮＡＮＤゲート２０３の出
力がＬになってＡＮＤゲート１９３は閉ざされ、比較器
２０１の出力２０５はＨを保持する。比較器１９５の出
力２００がＨになると受信タイミングクロツク１９７は
ＡＮＤゲート２０６を介してカウンタ２０７に与えら
れ、カウンタ２０７の値が比較器２０８に設定された値
“３”に等しくなると比較器２０８の出力２１５がＨに
なり、この時点で比較器２０１の出力がＬでＮＡＮＤゲ
ート２０３の出力がＨであれば、即ち、４２ビットのデ
ータの入力の直後に同期コード“０１１”が検出されな
い場合には、ＡＮＤゲート２１０から再同期制御信号５
１が出力される。次にシフトレジスタ１９２に入力され
た３ビットのパターンが比較器２０２に設定されたビッ
トパターン“１００“に等しいときは、比較器２０２の
出力２１２のレベルがＨになり、比較器２０１，２０２
の各出力が共にＨになったことでＡＮＤゲート２１３の
出力である同期検知信号４１がＨになり、各データビッ
ト同期制御回路から同期検知信号が得られると第３図の
シフトレジスタ４１−４５に記憶された従局からの受信
データはメモリ８６又は８７に記憶される。

又同時に、同期検知信号によりカウンタ１９９，２０７
がリセットされる。同期用コードが検出されず再同期制
御信号５１が“Ｈ”になると、該当する従局のＳＣＵに
対して、第５図に示すデータビット再同期用コード形式
の送信開始命令を発行する。

比較器１９５の出力信号２００が“Ｈ”、比較器２０１
の出力信号２０５と比較器２０２の出力信号２１２は
“Ｌ”の状態で、受信データが第５図に示すデータビッ
ト再同期用データ形式になると、データ分４２ビットは
全て“０”となり、同期用コード分６ビット（通常）が
“０１１１００”となることで、同期用検知信号を得る
ことができる。ＭＣＵ２２は、データビット同期が得ら
れたことを確認後、該当ＳＣＵに対してデータビット再
同期用データ形式の送信終了命令を発行する。

主局で各従局からのデータの時間同期をとる時間同期方
法を第１２、第１３、 第１４図を用いて説明する。第
１２図はＭＣＵ２２の時間較正制御回路１３１の構成を
示し、第１３図はＭＣＵ２２における時間較正制御のタ
イミングを示し、第１４図はＭＣＵ２２が発行する時間
較正開始命令に応じて動作するＳＣＵ８の時間較正制御
回路３４の構成を示す。第１２図と第１４図の同期検知
信号は先に述べたようにデータブロック毎に通常約５ms
毎にパルス信号を１個発生する。

時間同期は、主局のＭＣＵ２２で、その内部で発生する
毎秒のクロツク（１秒クロック）毎に全従局の同期検知
信号パルスを監視し、１秒クロックの立上りの前後１ms
以内に各従局についての同期検知パルスが生成されるよ
うに時間較正制御を従局と主局との間で行うことにより
各従局から主局に送られるデータの同時刻性を達成して
いる。

第１２図に示す時間較正制御回路１３１において、第１
３図に示すように１秒クロックの立上り後１ms経過して
１．５msのゲートＡ信号３０１が発生され次いで１．５
msのゲートＢ信号３０２が発生される。ゲートＡ信号３
０１がＨの時に同期検知信号４１が生ずるとＡＮＤゲー
ト３０３を介してフリップフロップ３０４がセットされ
負方向の時間較正信号６１１を発生し、この信号を第３
図のＭＰＵ８２に送りＭＰＵ８２は該当する従局に負方
向の時間較正信号を送る。ゲートＢ信号３０２がＨの時
に同期検知信号パルス４１が生ずるとＡＮＤゲート３０
６を介してフリップフロップ３０７がセットされ正方向
の時間較正信号６１２を発生しこの信号をＭＰＵ８２に
送りＭＰＵ８２は該当する従局に正方向の時間較正信号
を送る。ＭＰＵ８２で時間較正命令をＳＣＵに送出した
後線７１にリセット信号を送ってフリップフロップ３０
４又は３０５にリセットする。

第１４図に示す時間較正制御回路３４では、時間較正制
御を行わないときはフリップフロップ４０２がリセット
されており、フリップフロップ４０３，４０４は何れも
リセットされており、フリップフロップ４０２からデー
タセレクタ４０５にＨレベルの信号が与えられる。時間
較正制御回路３４内で８クロックパルス分の長さの同期
用コード送信制御信号４０６が発生されるとＡＮＤゲー
ト４０７はモデムから送信タイミングクロック４０８を
フリップフロップ４０２のＨレベルの出力で可能化され
ているデータセレクタ４０５に送る。通常の同期用コー
ドを含むデータセレクタ４０５はＯＲゲート４０９及び
３６を介してモデム９に“０１１１００００”を送り、
同期用コードを６ビット送った後にデータをＯＲゲート
３６を介してモデム９に送る。

従局のＳＣＵで負方向の時間較正命令を受けると、時間
較正制御回路で時間較正操作開始信号４１０によりフリ
ップフロップ４０２をリセット負方向時間較正操作時間
開始信号４１１でフリップフロップ４０３がセットされ
てデータセレクタ４１２にＨレベルの信号が送られ、デ
ータセレクタ４１２は同期用コード送信制御信号がＨに
なると送信用タイミングクロックに従って“０１１００
０００”をＯＲゲート４０９、３６を介してモデム９に
送る。５ビットの同期用コードを送信した後にデータを
ＯＲゲート３６を介してモデム９に送る。従って、負方
向の時間較正操作時は、データブロック長が５＋４２＝
４７ビットになり、通常のデータ形式に比べ１ビット短
縮されたことになる。すなわち、データブロック転送毎
に要する時間がΔＴだけ短縮したことになる。本実施例
のシステムでは、伝送速度が９６００bpsであるから、
ΔＴは約０．１ms、通常のデータ形式時のデータブロッ
ク転送毎に要する時間は５msになる。従って、負方向の
時間較正操作時のデータブロック転送毎に要する時間は
約４．９msとなる。

時間較正制御回路３４では、データブロックを１０個送
出後に時間較正操作終了信号４０１でフリップフロップ
４０４をリセットし、フリップフロップ４０２をセット
して、データ形式が第６図に示す通常時のものになるよ
う動作する。従って、この負方向の時間較正操作によっ
て、該当従局と主局間で、約１msの時間短縮較正が行わ
れたことになる。これは第１３図の負方向の時間較正の
同期検知信号が時間軸の前方向に約１ms移動して、結果
的に１秒クロックの立ち上がりから１msの範囲内で発生
することになる。すなわち、同期検知信号パルスは時間
較正を行わない通常時の発生タイミングになるように制
御されたことにある。

ＳＣＵ８で正方向の時間較正命令を受けると時間較正制
御回路３４で時間較正開始信号４１０によりフリップフ
ロップ４０２がリセットされ正方向時間較正操作開始信
号４１２によりフリップフロップ４０４がセットされて
データセレクタ４１３にＨレベルの信号が送られ、デー
タセレクタ４１３は同期用コード送信制御信号がＨにな
ると“０１１１１０００”の信号をＯＲゲート４０９，
３６を介してモデム９に送る。７ビットの同期用コード
を送信した後にデータをＯＲゲート３６を介してモデム
に送る。従って、正方向の時間較正操作時は、データブ
ロック長が７＋４２＝４９ビットになり、通常のデータ
形式時に比べ１ビット伸張したものになる。すなわち、
データブロック転送毎に要する時間がΔＴだけ伸張され
たことになる。本実施例のシステムでは、正方向の時間
較正操作時のデータブロック転送毎に要する時間は約
５．１msとなる。時間較正制御回路では、データブロッ
クを１０個送出後に時間較正操作終了信号４０１により
フリップフロップ４０２をセットし、フリップフロップ
４０４をリセットして、データ形式が第６図に示す通常
時のものになるよう動作する。従って、この正方向の時
間較正操作によって、該当従局と主局間で、約１msの時
間伸張較正が行われたことになる。これは第１３図の正
方向の時間較正の同期検知信号が時間軸の後方向に約１
ms移動して、結果的に、データブロックを１０個送出後
の１秒クロックの立ち上がりから時間軸の前方向に１ms
の範囲内で発生することになる。すなわち、同期検知信
号パルスは時間較正を行わない通常時の発生タイミング
になるように制御されたことになる。

このように、時間較正操作は時間較正用の固有ビットを
有することなく、データビット同期用コードの中で、か
つ転送データのデータビットに何等影響を与えることな
く実行されている。

本実施例では各従局からのデータの同時刻性が１ms程度
のオーダーで必要とされる場合の同期方式につき述べた
が、要求される同時刻性の程度に応じてデータブロック
長の伸縮等をしてもよい。

（発明の効果） 以上に説明した如く本発明によれば、各従局から主局に
送信された各データブロック中に含まれる同期用コード
の主局への到着時間を制御することにより、各従局から
のほぼ同時刻に送出されるデータブロックの各同期用コ
ードがほぼ同時に主局に到着するようにし、各従局から
ほぼ同時刻に受信したデータブロックを全従局について
一括してＣＰＵに接続されたメモリに蓄積することがで
き、その後のデータの同時刻性を重要とするデータ処理
を容易に行うことができる。

【図面の簡単な説明】

第１図は本発明に係るディジタルデータ通信装置の一実
施例の構成図、第２図は従局におけるＳＣＵの構成図、
第３図は主局におけるＭＣＵの構成図、第４図はデータ
形式を示す図、第５図はデータビット再同期用データ形
式を示す図、第６図は時間較正を行わない通常時のデー
タ形式を示す図、第７図は負方向の時間較正時のデータ
形式を示す図、第８図は正方向の時間較正時のデータ形
式を示す図、第９図は同期用コードと同期検知信号の関
係図、第１０図はＭＣＵのデータビット同期制御ブロッ
ク図、第１１図はＭＣＵのデータビット同期制御タイミ
ングを示す図、第１２図はＭＣＵにおける時間較正制御
回路のブロック図、第１３図はＭＣＵの時間較正制御タ
イミングを示す図、第１４図はＳＣＵにおける時間較正
制御回路のブロック図である。 １−５…従局、６…主局、７，１０，１３，１６，１９
…従局、８，１１，１４，１７，２０…ＳＣＵ、９，１
２，１５，１８，２１，１０１−１０５…モデム、２２
…ＭＣＵ、２３…ＣＰＵ、２４…メモリ、３０，８２，
８３…マイクロプロセッサユニット、３５…制御レジス
タ、１１１，１１５…シフトレジスタ、１２１，１２５
…データビット同期制御回路、３４，１３１，１３５…
時間較正制御回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数の従局を夫々主局に通信回線により接
   続し、各従局と主局との間でディジタルデータ通信を行
   う通信装置であって、各従局は、主局にデータを所定の
   一定長のデータビットに主局の制御に応じてその長さを
   変え得る同期用コードを付したデータブロックを送出す
   る装置を有し、主局は各従局からのデータブロックに含
   まれる同期用コードを検出する装置と、各従局からほぼ
   同時刻に受信した各同期信号のうち同期用コードが所定
   の時間巾内に検出されない従局に対して、同期用コード
   が前記所定時間巾より前又は後の何れで検出されるかに
   応じて同期用コードの伸長及び短縮の何れかを指示する
   制御信号を送出する装置とを有し、前記制御信号を受け
   た従局は前記制御信号に応じて伸長又は短縮した同期用
   コードを送出する、ディジタルデータ通信装置。
2. 【請求項２】特許請求の範囲第１項に記載のディジタル
   データ通信装置において、前記同期用コードは前段部分
   と後段部分とを有し、前段部の終端部の値と後段部分の
   前端部との値が等しく、通常の同期用コードは前段部分
   の直後に後段部分を続けた形式を有し、伸長された同期
   用コードは前段部分の後端部と後段部分の前端部との間
   に前記の値に等しいビットを挿入した形式を有し、短縮
   された同期用コードは前段部分の終端部と後段部分の前
   端部とを重畳した形式を有し、主局の同期用コード検出
   装置は同期用コードの前段部分を検出する手段と、該手
   段と並列に動作し得る同期用コードの後段部分を検出す
   る手段を含み、前記一定長のデータビット受信に続いて
   同期用コード前段部を検出し、かつ同期用コード後段部
   を検出することにより同期用コード検出を行うディジタ
   ルデータ通信装置。