JPH0611194B2 - デイジタル式周波数弁別器 - Google Patents
デイジタル式周波数弁別器Info
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- JPH0611194B2 JPH0611194B2 JP59025451A JP2545184A JPH0611194B2 JP H0611194 B2 JPH0611194 B2 JP H0611194B2 JP 59025451 A JP59025451 A JP 59025451A JP 2545184 A JP2545184 A JP 2545184A JP H0611194 B2 JPH0611194 B2 JP H0611194B2
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- 230000011664 signaling Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 12
- 238000006243 chemical reaction Methods 0.000 description 4
- 239000002131 composite material Substances 0.000 description 3
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- 230000000737 periodic effect Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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- 238000000034 method Methods 0.000 description 2
- 230000004043 responsiveness Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 1
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- 238000000926 separation method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
- H02P23/18—Controlling the angular speed together with angular position or phase
- H02P23/186—Controlling the angular speed together with angular position or phase of one shaft by controlling the prime mover
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Electric Motors In General (AREA)
- Manipulation Of Pulses (AREA)
- Control Of Velocity Or Acceleration (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、回転体（またはモータ）の回転数を制御する
速度制御システムに好適なディジタル式周波数弁別器に
関する。
速度制御システムに好適なディジタル式周波数弁別器に
関する。
従来例の構成とその問題点 回転体の回転数を一定に制御するには、回転体の回転周
波数を検出する周波数発電機（以下ＦＧと呼ぶ。このＦ
Ｇには磁気的，光学的，静電的なもの等がある）の出力
（ＦＧ信号）を周波数弁別し、その弁別基準周期TSにＦ
Ｇ信号の周期TFGが一致するようにフィードバック制御
する速度制御方式が採用される。
波数を検出する周波数発電機（以下ＦＧと呼ぶ。このＦ
Ｇには磁気的，光学的，静電的なもの等がある）の出力
（ＦＧ信号）を周波数弁別し、その弁別基準周期TSにＦ
Ｇ信号の周期TFGが一致するようにフィードバック制御
する速度制御方式が採用される。
一般に、ＦＧは回転体の１回転につき歯数Ｚに等しい位
置検出パルスを得る構成とされ、その機械精度が検出精
度を決めてしまう。従って、精度の悪いＦＧを用いて速
度制御ループを形成する場合は、ループの応答特性を十
分下げて、回転むらが発生するのを防止する必要があ
り、そのため負荷変動等の外乱の弱いものとなってい
た。
置検出パルスを得る構成とされ、その機械精度が検出精
度を決めてしまう。従って、精度の悪いＦＧを用いて速
度制御ループを形成する場合は、ループの応答特性を十
分下げて、回転むらが発生するのを防止する必要があ
り、そのため負荷変動等の外乱の弱いものとなってい
た。
また、近年のＶＴＲ等における小形・軽量化はめざまし
く、これに伴ないモータ自体の小計・軽量化も余儀なく
され、慣性モーメントが小さく、発生トルクも弱くなる
一方であり、益々負荷変動等の影響を受け安くなる傾向
にある。さらに、ＶＴＲの高密度記録化と相まって磁気
テープ位相速度の超低速化が必要となり、超低速回転に
おける安定性も確保しなければならず、モータにとって
不利な条件ずくめと言える。これら不利な条件を打破す
るにはＦＧの歯数Ｚを増やし、きめ細かな回転位置検出
を行うと共に速度制御ループの応答特性を高めて、負荷
変動等に強いループを形成する必要がある。ところが、
モータを小形化するとＦＧの歯数Ｚにも物理的制約が生
じ、例え歯数Ｚを多くできたとしても機械精度の高いも
のを得るのは極めて困難であり、速度制御システムを構
成する上でのネックとなっていた。
く、これに伴ないモータ自体の小計・軽量化も余儀なく
され、慣性モーメントが小さく、発生トルクも弱くなる
一方であり、益々負荷変動等の影響を受け安くなる傾向
にある。さらに、ＶＴＲの高密度記録化と相まって磁気
テープ位相速度の超低速化が必要となり、超低速回転に
おける安定性も確保しなければならず、モータにとって
不利な条件ずくめと言える。これら不利な条件を打破す
るにはＦＧの歯数Ｚを増やし、きめ細かな回転位置検出
を行うと共に速度制御ループの応答特性を高めて、負荷
変動等に強いループを形成する必要がある。ところが、
モータを小形化するとＦＧの歯数Ｚにも物理的制約が生
じ、例え歯数Ｚを多くできたとしても機械精度の高いも
のを得るのは極めて困難であり、速度制御システムを構
成する上でのネックとなっていた。
第１図は従来の速度制御システムにおける周波数弁別の
動作波形図を示す。係る周波数弁別には温湿度変化、経
時変化等に左右されず、コストパフォーマンスのすぐれ
たディジタル手法が採用される。ＦＧ信号Ｓ１の１周期
TFG中に存在するクロックパルスの個数を２進カウンタ
にて計数し、等価的な台形波信号Ｓ２を形成して、弁別
出力Ｓ３（ＤＡ変換表示）をディジタル的に検出してい
る。ここで、ＦＧ信号Ｓ１の精度による周期誤差ΔTFG
があると、弁別出力Ｓ３がモータの１回転中で図示（拡
大図を示す）の如く動作中心レベルに対して変化する。
従って、ＦＧ検出誤差に基づく弁別出力の変動がある
と、速度制御ループの応答性を高めることができず、せ
っかくＦＧ歯数を多くしてもＦ信号Ｓ１の周波数を高く
設定できたとしても無意味に終ってしまう。
動作波形図を示す。係る周波数弁別には温湿度変化、経
時変化等に左右されず、コストパフォーマンスのすぐれ
たディジタル手法が採用される。ＦＧ信号Ｓ１の１周期
TFG中に存在するクロックパルスの個数を２進カウンタ
にて計数し、等価的な台形波信号Ｓ２を形成して、弁別
出力Ｓ３（ＤＡ変換表示）をディジタル的に検出してい
る。ここで、ＦＧ信号Ｓ１の精度による周期誤差ΔTFG
があると、弁別出力Ｓ３がモータの１回転中で図示（拡
大図を示す）の如く動作中心レベルに対して変化する。
従って、ＦＧ検出誤差に基づく弁別出力の変動がある
と、速度制御ループの応答性を高めることができず、せ
っかくＦＧ歯数を多くしてもＦ信号Ｓ１の周波数を高く
設定できたとしても無意味に終ってしまう。
第２図は従来のディジタル式周波数弁別器の構成例、第
３図はその弁別動作波形図である。
３図はその弁別動作波形図である。
第２図において、１はタイミングパルス発生回路であ
り、ＦＧ信号Ｓ１とクロックパルスＳ４とを入力とし、
ＦＧ信号Ｓ１の立上りまたは立下りに同期してラッチパ
ルスＳ５と、プリセットパルスＳ６と、ラッチパルスＳ
５によるラッチ動作が正常に行なえるよう、少なくとも
ラッチ期間においてｍビットの２進カウンタ２が計数動
作を停止するようにクロックパルスＳ４に禁止をかけた
禁止クロックパルスＳ７とを作成し、出力する。４は２
進カウンタ２の所定計数値ＮＦをデコードし、クロック
ゲート３を閉じるストップ制御信号Ｓ８を得る第１デコ
ーダである。５は２進カウンタ２の下位ｎビット出力Ｓ
９をｎビットゲート６から導出し、これに等価的な台形
波特性を持たせるための第２デコーダであり、２進カウ
ンタ２の計数出力をデコードする構成とする。ｎビット
ゲート６の出力Ｓ２はラッチ回路７に導びき、ラッチパ
ルスＳ５にてラッチし、２進数の弁別出力Ｓ３を得、Ｄ
Ａ変換回路８にてディジタル・アナログ変換した出力Ｓ
１０を得る。一方、弁別器としての弁別基準周期TS、則
ち弁別基準周波数ｓを設定するために、プリセット回
路９によりＲＯＭ＆デコーダ１０の出力Ｓ１１（プリセ
ット値ＮＰ）をプリセットパルスＳ６で２進カウンタ２
にプリセットする。ＲＯＭ＆デコーダ１０にはモード指
令信号Ｓ１２が入力されてＲＯＭの出力データＮＰを選
定する。言うまでもないが、２進カウンタ２へのプリセ
ットは、２進カウンタ２を構成するセット・リセット付
フリップフロップのセット入力、リセット入力を各ビッ
ト毎選択的に制御することが可能である。
り、ＦＧ信号Ｓ１とクロックパルスＳ４とを入力とし、
ＦＧ信号Ｓ１の立上りまたは立下りに同期してラッチパ
ルスＳ５と、プリセットパルスＳ６と、ラッチパルスＳ
５によるラッチ動作が正常に行なえるよう、少なくとも
ラッチ期間においてｍビットの２進カウンタ２が計数動
作を停止するようにクロックパルスＳ４に禁止をかけた
禁止クロックパルスＳ７とを作成し、出力する。４は２
進カウンタ２の所定計数値ＮＦをデコードし、クロック
ゲート３を閉じるストップ制御信号Ｓ８を得る第１デコ
ーダである。５は２進カウンタ２の下位ｎビット出力Ｓ
９をｎビットゲート６から導出し、これに等価的な台形
波特性を持たせるための第２デコーダであり、２進カウ
ンタ２の計数出力をデコードする構成とする。ｎビット
ゲート６の出力Ｓ２はラッチ回路７に導びき、ラッチパ
ルスＳ５にてラッチし、２進数の弁別出力Ｓ３を得、Ｄ
Ａ変換回路８にてディジタル・アナログ変換した出力Ｓ
１０を得る。一方、弁別器としての弁別基準周期TS、則
ち弁別基準周波数ｓを設定するために、プリセット回
路９によりＲＯＭ＆デコーダ１０の出力Ｓ１１（プリセ
ット値ＮＰ）をプリセットパルスＳ６で２進カウンタ２
にプリセットする。ＲＯＭ＆デコーダ１０にはモード指
令信号Ｓ１２が入力されてＲＯＭの出力データＮＰを選
定する。言うまでもないが、２進カウンタ２へのプリセ
ットは、２進カウンタ２を構成するセット・リセット付
フリップフロップのセット入力、リセット入力を各ビッ
ト毎選択的に制御することが可能である。
以上の構成で、プリセット値ＮＰは第３図に示すように
して設定される。２進カウンタ２の下位ｎビットの中心
計数値２(n-1)を動作中心とすれば、プリセット値ＮＰ
は、 なる式で計算される値に設定する。ここで、ＣＫはク
ロックパルスＳ４の周波数、Ｓは弁別基準周波数、α
は一定値であり、ラッチ値のクロック禁止期間とプリセ
ット期間に対応するクロックパルスＳ４の個数である。
して設定される。２進カウンタ２の下位ｎビットの中心
計数値２(n-1)を動作中心とすれば、プリセット値ＮＰ
は、 なる式で計算される値に設定する。ここで、ＣＫはク
ロックパルスＳ４の周波数、Ｓは弁別基準周波数、α
は一定値であり、ラッチ値のクロック禁止期間とプリセ
ット期間に対応するクロックパルスＳ４の個数である。
このような構成のディジタル式周波数弁別器では、前述
の如く入力信号たるＦＧ信号Ｓ１に周期誤差ΔTFGがあ
るとこれを忠実に弁別するため、弁別出力の変動は避け
られず、速度制御システムの応答性を高めることができ
ない。
の如く入力信号たるＦＧ信号Ｓ１に周期誤差ΔTFGがあ
るとこれを忠実に弁別するため、弁別出力の変動は避け
られず、速度制御システムの応答性を高めることができ
ない。
発明の目的 本発明は、係る従来例の問題点を一掃した入力信号Ｓ１
の周期誤差に左右されないディジタル式周波数弁別器を
提供することを目的とする。
の周期誤差に左右されないディジタル式周波数弁別器を
提供することを目的とする。
発明の構成 本発明は、入力信号の周波数を弁別する周波数弁別手段
と、前記周波数弁別手段の出力を記憶する記憶手段と、
前記記憶手段の出力により前記周波数弁別手段の周波数
弁別の基準周波数を補正する補正手段とを備え、周波数
弁別手段により得られた弁別出力を記憶手段に記憶し
て、この記憶手段の出力を用いて補正手段により周波数
弁別手段を制御し、周波数弁別の基準周波数を補正する
ことを特徴とするものであり、入力信号の周期誤差ΔT
FGに左右されない安定した周波数弁別が可能となる。
と、前記周波数弁別手段の出力を記憶する記憶手段と、
前記記憶手段の出力により前記周波数弁別手段の周波数
弁別の基準周波数を補正する補正手段とを備え、周波数
弁別手段により得られた弁別出力を記憶手段に記憶し
て、この記憶手段の出力を用いて補正手段により周波数
弁別手段を制御し、周波数弁別の基準周波数を補正する
ことを特徴とするものであり、入力信号の周期誤差ΔT
FGに左右されない安定した周波数弁別が可能となる。
実施例の説明 第４図は本発明の基本原理を説明するための波形図であ
る。第４図において、Ｓ１ａは正規のＦＧ信号、Ｓ１ｂ
は周期誤差ΔTFGを持った不正規のＦＧ信号であり、Ｓ
１３は周波数弁別器を構成するｍビットの２進カウンタ
の計数動作をＤＡ変換表示した波形，Ｓ２は２進カウン
タの下位ｎビット出力を取出し、これに台形波特性を持
たせた等価的な台形波信号をＤＡ変換表示した波形であ
る。波形Ｓ１３に示すように、ｍビットの２進カウンタ
には従来例では(1)式により計算されるプリセット値NP0
をプリセット後クロックパルスを計数して、所定の計数
値ＮＦ（ここでは、２進カウンタのｍビット出力が全で
“０”の場合を示す）に達すると計数を停止させ、計数
停止前の下位ｎビット出力に台形波特性を持たせてゲー
ト出力し、波形Ｓ２の等価的な台形波信号を得ている。
そして、下位ｎビットの計数値2(n-1)を動作中心値ＮＣ
とし、プリセットから動作中心値までの期間を弁別基準
周期TS（＝1/Ｓ）と決めている。なお、前述の如く実
際にはラッチ動作時のクロック禁止が存在するが、ここ
では省略して説明する。従って、正規のＦＧ信号Ｓ１ａ
が弁別器に入力されると弁別出力は動作中心値ＮＣに等
しい値が得られる訳であるが、周期誤差ΔTFGを持った
不正規のＦＧ信号Ｓ１ｂが入力されると弁別出力ＮＥが
得られ、ΔTFGに対応する分だけ中心値ＮＣからずれた
値となり、従来例で示した如き弁別出力の変動として現
われる。
る。第４図において、Ｓ１ａは正規のＦＧ信号、Ｓ１ｂ
は周期誤差ΔTFGを持った不正規のＦＧ信号であり、Ｓ
１３は周波数弁別器を構成するｍビットの２進カウンタ
の計数動作をＤＡ変換表示した波形，Ｓ２は２進カウン
タの下位ｎビット出力を取出し、これに台形波特性を持
たせた等価的な台形波信号をＤＡ変換表示した波形であ
る。波形Ｓ１３に示すように、ｍビットの２進カウンタ
には従来例では(1)式により計算されるプリセット値NP0
をプリセット後クロックパルスを計数して、所定の計数
値ＮＦ（ここでは、２進カウンタのｍビット出力が全で
“０”の場合を示す）に達すると計数を停止させ、計数
停止前の下位ｎビット出力に台形波特性を持たせてゲー
ト出力し、波形Ｓ２の等価的な台形波信号を得ている。
そして、下位ｎビットの計数値2(n-1)を動作中心値ＮＣ
とし、プリセットから動作中心値までの期間を弁別基準
周期TS（＝1/Ｓ）と決めている。なお、前述の如く実
際にはラッチ動作時のクロック禁止が存在するが、ここ
では省略して説明する。従って、正規のＦＧ信号Ｓ１ａ
が弁別器に入力されると弁別出力は動作中心値ＮＣに等
しい値が得られる訳であるが、周期誤差ΔTFGを持った
不正規のＦＧ信号Ｓ１ｂが入力されると弁別出力ＮＥが
得られ、ΔTFGに対応する分だけ中心値ＮＣからずれた
値となり、従来例で示した如き弁別出力の変動として現
われる。
そこで、本発明ではこの弁別出力ＮＥをｎビット、Ｚワ
ードの記憶回路（メモリ）に記憶して、しかる後にこの
メモリ出力により弁別基準周期TSを補正する。より詳細
には、少なくともメモリに記憶する期間は動作中心値Ｎ
Ｃに対応した固定値の反転出力ＮＣをまず２進カウンタ
にプリセット（１ｓｔプリセット）し、１ｓｔプリセッ
ト後の最初に２進カウンタの下位ｎビットが全て“０”
となるのを検出して、この検出出力にて従来と同様のＲ
ＯＭ値のプリセット（２ｎｄプリセット）を行なう。そ
して、記憶動作が完了したら、所望のタイミングで１ｓ
ｔプリセット値ＮＣをメモリ内容ＮＥ（同様にＮＥを反
転した出力とし、検出してからプリセットするまでの経
路内で行なえば良い）に切換える。このとき、メモリ内
容ＮＥはローテーションして各々１ワード前にシフトし
た形で出力する。例えば、１ワード目はＺワード目で、
２ワード目は１ワード目で、……Ｚワード目は（Ｚ−
１）ワード目でそれぞれ出力する。このようにすれば、
前述の周期誤差ΔTFGをプリセット時に補正できる。こ
こで、波形Ｓ１３に示すNP1は１ｓｔプリセット値、NP2
は２ｎｄプリセット値であり、NP1の上位ビット（ｎ＋
１）〜ｍは少なくとも１ビットが“１”で、下位ｎビッ
トの内容がＮＣまたはＮＥであれば良く、下位ｎビット
だけに意味がある。しかし、実際にはNP2の上位ビット
値を使う方が構成が簡単であると共に、この場合に限っ
て１ｓｔプリセットと２ｎｄプリセットの値が逆になっ
ても構わない。２ｎｄプリセット値NP2は、 で算出すれば良く、ckはクロック周波数、ｓは弁別
基準周波数（＝1/Ts）、α１は第１の一定値であり、１
ｓｔプリセットのラッチ時のクロック禁止期間とプリセ
ット期間に対応するクロックパルスの個数、α２は第２
の一定値であり、２ｎｄプリセットのプリセット期間に
対応するクロックパルスの個数である。
ードの記憶回路（メモリ）に記憶して、しかる後にこの
メモリ出力により弁別基準周期TSを補正する。より詳細
には、少なくともメモリに記憶する期間は動作中心値Ｎ
Ｃに対応した固定値の反転出力ＮＣをまず２進カウンタ
にプリセット（１ｓｔプリセット）し、１ｓｔプリセッ
ト後の最初に２進カウンタの下位ｎビットが全て“０”
となるのを検出して、この検出出力にて従来と同様のＲ
ＯＭ値のプリセット（２ｎｄプリセット）を行なう。そ
して、記憶動作が完了したら、所望のタイミングで１ｓ
ｔプリセット値ＮＣをメモリ内容ＮＥ（同様にＮＥを反
転した出力とし、検出してからプリセットするまでの経
路内で行なえば良い）に切換える。このとき、メモリ内
容ＮＥはローテーションして各々１ワード前にシフトし
た形で出力する。例えば、１ワード目はＺワード目で、
２ワード目は１ワード目で、……Ｚワード目は（Ｚ−
１）ワード目でそれぞれ出力する。このようにすれば、
前述の周期誤差ΔTFGをプリセット時に補正できる。こ
こで、波形Ｓ１３に示すNP1は１ｓｔプリセット値、NP2
は２ｎｄプリセット値であり、NP1の上位ビット（ｎ＋
１）〜ｍは少なくとも１ビットが“１”で、下位ｎビッ
トの内容がＮＣまたはＮＥであれば良く、下位ｎビット
だけに意味がある。しかし、実際にはNP2の上位ビット
値を使う方が構成が簡単であると共に、この場合に限っ
て１ｓｔプリセットと２ｎｄプリセットの値が逆になっ
ても構わない。２ｎｄプリセット値NP2は、 で算出すれば良く、ckはクロック周波数、ｓは弁別
基準周波数（＝1/Ts）、α１は第１の一定値であり、１
ｓｔプリセットのラッチ時のクロック禁止期間とプリセ
ット期間に対応するクロックパルスの個数、α２は第２
の一定値であり、２ｎｄプリセットのプリセット期間に
対応するクロックパルスの個数である。
なお、波形Ｓ１３における段階状ステップは２進カウン
タの（ｎ＋１）ビット目の計数動作を示す。また、２進
カウンタはダウンカウンタに例を説明しているが、アッ
プカウンタでも構わない。
タの（ｎ＋１）ビット目の計数動作を示す。また、２進
カウンタはダウンカウンタに例を説明しているが、アッ
プカウンタでも構わない。
第５図は第４図の基本原理に基づいた本発明の１具体構
成例である。第２図の従来例との差異はメモリ制御回路
１１、記憶回路（メモリ）１２、第３デコーダ１３及び
スイッチ回路１４を新たに付加した点である。従って、
周波数弁別の基本動作は従来例と同様であるから説明を
省略し、本発明の特徴点を動作説明する。ここで、タイ
ミングパルス発生回路１，ｍビットの２進カウンタ２，
クロックゲート３，第１デコーダ４，第２デコーダ５，
ｎビットゲート６，ラッチ回路７，プリセット回路９お
よがＲＯＭ＆デコーダ１０は周波数弁別手段を、記憶回
路（メモリ）１２，メモリ制御回路１１およびタイミン
グパルス発生回路１は記憶手段を、第３デコーダ１３，
スイッチ回路１４およびタイミングパルス発生回路１は
補正手段を構成している。
成例である。第２図の従来例との差異はメモリ制御回路
１１、記憶回路（メモリ）１２、第３デコーダ１３及び
スイッチ回路１４を新たに付加した点である。従って、
周波数弁別の基本動作は従来例と同様であるから説明を
省略し、本発明の特徴点を動作説明する。ここで、タイ
ミングパルス発生回路１，ｍビットの２進カウンタ２，
クロックゲート３，第１デコーダ４，第２デコーダ５，
ｎビットゲート６，ラッチ回路７，プリセット回路９お
よがＲＯＭ＆デコーダ１０は周波数弁別手段を、記憶回
路（メモリ）１２，メモリ制御回路１１およびタイミン
グパルス発生回路１は記憶手段を、第３デコーダ１３，
スイッチ回路１４およびタイミングパルス発生回路１は
補正手段を構成している。
第５図において、メモリ制御回路１１にはＦＧ信号Ｓ１
を入力し、これを分周してＦＧの歯数Ｚに等しいワード
セレクト用のアドレス信号Ｓ１４を作成する。メモリ１
２には、アドレス信号Ｓ14，書込読出信号Ｓ１、ラッチ
パルスＳ５及びｎビットのディジタル弁別出力Ｓ３とを
入力し、メモリ書込み時には、書込読出信号Ｓ１５を
“Ｈ”（または“Ｌ”）とし、アドレス信号Ｓ１４で指
定される各ワードにラッチパルスＳ５でディジタル弁別
出力Ｓ３を順次記憶する。そして、メモリ書込み時には
前述の計数値ＮＣと同値の一定値ＮＣをメモリ出力Ｓ１
６とする。次に、メモリ読出し時には書込読出信号Ｓ１
５を“Ｌ”（または“Ｈ”）にして、ラッチパルスＳ５
による記憶動作を解除し、一定値ＮＣに代えてメモリ内
容ＮＥをロテーションして各々１ワード前にシフトした
形で出力する。例えば、１ワード目はＺワード目で、２
ワード目は１ワード目で、………Ｚワード目は（Ｚ−
１）ワード目でそれぞれ出力する。これは、アドレス信
号S14をシフト操作して簡単にできる。一方、第３デコ
ーダ１３により２進カウンタ２の下位ｎビット出力Ｓ９
をデコードし、下位ｎビット出力Ｓ９が全て“０”のと
きデコード出力Ｓ１７を得る。このデコード出力Ｓ１７
はタイミングパルス発生回路１に入力し、１ｓｔプリセ
ット後の最初のパルスを抜出して２ｎｄプリセット用の
パルスＳ１７ａを作成し、１ｓｔプリセット用のパルス
Ｓ６ａに後続したプリセットパルスＳ６として出力す
る。また、１ｓｔプリセットでは下位ｎビットのプリセ
ット値をＮＣまたはＮＥとし、２ｎｄプリセットではＲ
ＯＭ値とするプリセット値切換信号S18を作成する。ス
イッチ回路１４には、このプリセット値切換信号Ｓ１８
とメモリ１２の出力Ｓ１６とＲＯＭ１０の出力Ｓ１１の
内下位ｎビット出力とを入力し、前述の如く切換えて出
力する。ここで、ＲＯＭ１０の出力Ｓ１１の内（ｎ＋
１）〜ｍの上位ビット出力は、切換えることなく常時出
力している構成を示している。従って、前述の如く１ｓ
ｔプリセットと２ｎｄプリセットで下位ｎビットのプリ
セット値を入替えても、正常に機能させ得る。
を入力し、これを分周してＦＧの歯数Ｚに等しいワード
セレクト用のアドレス信号Ｓ１４を作成する。メモリ１
２には、アドレス信号Ｓ14，書込読出信号Ｓ１、ラッチ
パルスＳ５及びｎビットのディジタル弁別出力Ｓ３とを
入力し、メモリ書込み時には、書込読出信号Ｓ１５を
“Ｈ”（または“Ｌ”）とし、アドレス信号Ｓ１４で指
定される各ワードにラッチパルスＳ５でディジタル弁別
出力Ｓ３を順次記憶する。そして、メモリ書込み時には
前述の計数値ＮＣと同値の一定値ＮＣをメモリ出力Ｓ１
６とする。次に、メモリ読出し時には書込読出信号Ｓ１
５を“Ｌ”（または“Ｈ”）にして、ラッチパルスＳ５
による記憶動作を解除し、一定値ＮＣに代えてメモリ内
容ＮＥをロテーションして各々１ワード前にシフトした
形で出力する。例えば、１ワード目はＺワード目で、２
ワード目は１ワード目で、………Ｚワード目は（Ｚ−
１）ワード目でそれぞれ出力する。これは、アドレス信
号S14をシフト操作して簡単にできる。一方、第３デコ
ーダ１３により２進カウンタ２の下位ｎビット出力Ｓ９
をデコードし、下位ｎビット出力Ｓ９が全て“０”のと
きデコード出力Ｓ１７を得る。このデコード出力Ｓ１７
はタイミングパルス発生回路１に入力し、１ｓｔプリセ
ット後の最初のパルスを抜出して２ｎｄプリセット用の
パルスＳ１７ａを作成し、１ｓｔプリセット用のパルス
Ｓ６ａに後続したプリセットパルスＳ６として出力す
る。また、１ｓｔプリセットでは下位ｎビットのプリセ
ット値をＮＣまたはＮＥとし、２ｎｄプリセットではＲ
ＯＭ値とするプリセット値切換信号S18を作成する。ス
イッチ回路１４には、このプリセット値切換信号Ｓ１８
とメモリ１２の出力Ｓ１６とＲＯＭ１０の出力Ｓ１１の
内下位ｎビット出力とを入力し、前述の如く切換えて出
力する。ここで、ＲＯＭ１０の出力Ｓ１１の内（ｎ＋
１）〜ｍの上位ビット出力は、切換えることなく常時出
力している構成を示している。従って、前述の如く１ｓ
ｔプリセットと２ｎｄプリセットで下位ｎビットのプリ
セット値を入替えても、正常に機能させ得る。
以上の動作波形を示したのが第６図である。また、第７
図はメモリ制御回路１１のＦＧ信号Ｓ１の分周波形図、
第８図はアドレス信号Ｓ１４のローテーション回路の１
具体例を示す。
図はメモリ制御回路１１のＦＧ信号Ｓ１の分周波形図、
第８図はアドレス信号Ｓ１４のローテーション回路の１
具体例を示す。
第７図は、ＦＧ歯数Ｚが８枚（Ｚ＝８）のときのＦ信号
Ｓ１を分周し、分周出力Ｓ１ａ，S1b，８１ｃを作成し
た動作波形であり、これらの出力をデコードしてアドレ
ス信号Ｓ１４を作成することができる。ここで、(A)は
ＦＧ信号Ｓ１のみを単に分周する場合を示しており、こ
の場合は例えばモータを途中でストップさせて、再び回
転させるような場合にはＦＧの機械的位置と分周出力の
関係が1/Zの確率で替わり、アドレスが狂ってしまうた
め、その都度メモリ書込みを行なう必要がある。(B)は
この不都合を解消したもので、ＦＧの１回転を表わす位
置検出信号（ＰＧ信号）Ｓ１９を用いるものである。こ
のＰＧ信号Ｓ１９により分周回路の初期状態をセットま
たはリセットにより設定してやれば、(A)の如きアドレ
スの狂いは生じない。(C)はＦＧ信号Ｓ１とＰＧ信号Ｓ
１９とを３値レベルで複合化した信号Ｓ２０を用いるも
のであり、“Ｈ”〜“Ｍ”（中間値）レベルでＰＧ信号
Ｓ１９を、“Ｍ”〜“Ｌ”レベルでＦＧ信号Ｓ１を形成
する。このような複合信号Ｓ２０は２値レベルでも可能
であり、例えば１回転におけるＦＧ信号Ｓ１の“Ｈ”と
“Ｌ”のデューティ比が１つだけ他の（Ｚ−１）ケのデ
ューティ比と異なるようにしたＦＧを用いることで可能
である。なお、複合信号Ｓ２０を用いる場合は分離が必
要であり、結果的には(B)と同様の目的を供することに
なる。なお、回路電源をオフする場合は、不揮発性の書
込読出可能なメモリを使う以外は、電源オンの後、必ず
メモリ書込みを行なう必要がある。
Ｓ１を分周し、分周出力Ｓ１ａ，S1b，８１ｃを作成し
た動作波形であり、これらの出力をデコードしてアドレ
ス信号Ｓ１４を作成することができる。ここで、(A)は
ＦＧ信号Ｓ１のみを単に分周する場合を示しており、こ
の場合は例えばモータを途中でストップさせて、再び回
転させるような場合にはＦＧの機械的位置と分周出力の
関係が1/Zの確率で替わり、アドレスが狂ってしまうた
め、その都度メモリ書込みを行なう必要がある。(B)は
この不都合を解消したもので、ＦＧの１回転を表わす位
置検出信号（ＰＧ信号）Ｓ１９を用いるものである。こ
のＰＧ信号Ｓ１９により分周回路の初期状態をセットま
たはリセットにより設定してやれば、(A)の如きアドレ
スの狂いは生じない。(C)はＦＧ信号Ｓ１とＰＧ信号Ｓ
１９とを３値レベルで複合化した信号Ｓ２０を用いるも
のであり、“Ｈ”〜“Ｍ”（中間値）レベルでＰＧ信号
Ｓ１９を、“Ｍ”〜“Ｌ”レベルでＦＧ信号Ｓ１を形成
する。このような複合信号Ｓ２０は２値レベルでも可能
であり、例えば１回転におけるＦＧ信号Ｓ１の“Ｈ”と
“Ｌ”のデューティ比が１つだけ他の（Ｚ−１）ケのデ
ューティ比と異なるようにしたＦＧを用いることで可能
である。なお、複合信号Ｓ２０を用いる場合は分離が必
要であり、結果的には(B)と同様の目的を供することに
なる。なお、回路電源をオフする場合は、不揮発性の書
込読出可能なメモリを使う以外は、電源オンの後、必ず
メモリ書込みを行なう必要がある。
第８図は、前述のメモリ１２においてメモリ書込みから
メモリ読出しへ切換えたときのローテーションシフトを
行なう具体回路例であり、これをアドレス信号Ｓ１４の
入力部で行なうものである。即ち、各アドレスにアナロ
グスイッチＳＡ，ＳＢをペアで設け、書込読出信号Ｓ１
５によりSA(1)−ＳＡ(Z)，SB(1)−ＳＢ(Z)を切換えるこ
とにより、読出し時はアドレス信号入力iN(1)，iN(2)，
iN(3)，………iN(Z-1)，iN(Z)をアドレス信号出力Ou
(1)，Ou(2)，Ou(3)…………Ou（Ｚ−１），Ou(Z)とし、
書込み時は入力iN(Z)，iN(1)，iN(2)，………iN(Z-1)
を、Ou(1)，Ou(2)，Ou(3)…………Ou(Z)としてアドレス
シフトを行ない、メモリ内容の読出しを１ワードずつ前
にシフトすることができる。また逆に、第８図の回路接
続を変更して読出し時にｉＮ(2)，ｉＮ(3)，ｉＮ(4)，
……，ｉＮ(Z)，ｉＮ(1)をアドレス信号出力Ｏｕ(1)，
Ｏｕ(2)，Ｏｕ(3)，…………Ｏｕ(Z-1)，Ｏｕ(Z)とし、
書込み時にｉＮ(1)，ｉＮ(2)，ｉＮ(3)，……，ｉＮ(Z-
1)，ｉＮ(Z)をアドレス信号出力Ｏｕ(1)，Ｏｕ(2)，Ｏ
ｕ(3)，……，Ｏｕ(Z-1)，Ｏｕ(Z)としてアドレスシフ
トを行ない、メモリ内容を１ワードずつ前にシフトする
ことも可能である。
メモリ読出しへ切換えたときのローテーションシフトを
行なう具体回路例であり、これをアドレス信号Ｓ１４の
入力部で行なうものである。即ち、各アドレスにアナロ
グスイッチＳＡ，ＳＢをペアで設け、書込読出信号Ｓ１
５によりSA(1)−ＳＡ(Z)，SB(1)−ＳＢ(Z)を切換えるこ
とにより、読出し時はアドレス信号入力iN(1)，iN(2)，
iN(3)，………iN(Z-1)，iN(Z)をアドレス信号出力Ou
(1)，Ou(2)，Ou(3)…………Ou（Ｚ−１），Ou(Z)とし、
書込み時は入力iN(Z)，iN(1)，iN(2)，………iN(Z-1)
を、Ou(1)，Ou(2)，Ou(3)…………Ou(Z)としてアドレス
シフトを行ない、メモリ内容の読出しを１ワードずつ前
にシフトすることができる。また逆に、第８図の回路接
続を変更して読出し時にｉＮ(2)，ｉＮ(3)，ｉＮ(4)，
……，ｉＮ(Z)，ｉＮ(1)をアドレス信号出力Ｏｕ(1)，
Ｏｕ(2)，Ｏｕ(3)，…………Ｏｕ(Z-1)，Ｏｕ(Z)とし、
書込み時にｉＮ(1)，ｉＮ(2)，ｉＮ(3)，……，ｉＮ(Z-
1)，ｉＮ(Z)をアドレス信号出力Ｏｕ(1)，Ｏｕ(2)，Ｏ
ｕ(3)，……，Ｏｕ(Z-1)，Ｏｕ(Z)としてアドレスシフ
トを行ない、メモリ内容を１ワードずつ前にシフトする
ことも可能である。
１５は書込読出信号Ｓ１５を反転するインバータであ
る。
る。
なお、上記の説明ではディジタル弁別出力Ｓ３の全ビッ
トをメモリに記憶させる例を示したが、ＦＧ精度が高く
周期誤差ΔTFGの小さいＦＧ信号Ｓ１を用いる場合は、
弁別出力Ｓ３のｎビットのうちの所望の下位ビットのみ
をメモリに記憶させ、上位ビットはＮＣの上位ビットを
共用し、メモリ内容を小さくすることも可能である。ま
た、第８図に示すローテーション回路をメモリ１２に設
ける代わりに、メモリ制御回路１１に分周のタイミング
をシフトしてローテーションを行なう機能を持たせる構
成も可能である。
トをメモリに記憶させる例を示したが、ＦＧ精度が高く
周期誤差ΔTFGの小さいＦＧ信号Ｓ１を用いる場合は、
弁別出力Ｓ３のｎビットのうちの所望の下位ビットのみ
をメモリに記憶させ、上位ビットはＮＣの上位ビットを
共用し、メモリ内容を小さくすることも可能である。ま
た、第８図に示すローテーション回路をメモリ１２に設
ける代わりに、メモリ制御回路１１に分周のタイミング
をシフトしてローテーションを行なう機能を持たせる構
成も可能である。
以上、実施例に基づいて構成および動作を詳述したが、
本発明のディジタル周波数弁別器は、入力信号の周波数
を弁別する周波数弁別手段（１〜７，９および１０）
と、この周波数弁別手段の出力を記憶する記憶手段（１
２，１１および１）と、この記憶手段の出力により周波
数弁別手段の周波数弁別の基準周波数を補正する補正手
段（１３，１４および１）とを備えることにより、周波
数弁別手段により得られた弁別出力を記憶手段に記憶し
て、この記憶手段の出力を用いて補正手段により周波数
弁別手段を制御し、周波数弁別の基準周波数を補正する
ものである。
本発明のディジタル周波数弁別器は、入力信号の周波数
を弁別する周波数弁別手段（１〜７，９および１０）
と、この周波数弁別手段の出力を記憶する記憶手段（１
２，１１および１）と、この記憶手段の出力により周波
数弁別手段の周波数弁別の基準周波数を補正する補正手
段（１３，１４および１）とを備えることにより、周波
数弁別手段により得られた弁別出力を記憶手段に記憶し
て、この記憶手段の出力を用いて補正手段により周波数
弁別手段を制御し、周波数弁別の基準周波数を補正する
ものである。
発明の効果 以上の説明で明らかなように、本発明は入力信号例えば
ＦＧ信号を周波数弁別し、この弁別出力を記憶回路に記
憶して、この記憶回路出力により弁別基準周波数を補正
する構成としたため、ＦＧ信号に周期誤差ΔTFGを含ん
でいても弁別出力のＦ変動成分を除去することができ、
モータの回転速度を制御する速度制御システムに適用し
て応答性を高め得、その実用的効果は大である。なお、
本発明の思想を脱しない範囲で種々の構成が可能なこと
は言うまでもない。
ＦＧ信号を周波数弁別し、この弁別出力を記憶回路に記
憶して、この記憶回路出力により弁別基準周波数を補正
する構成としたため、ＦＧ信号に周期誤差ΔTFGを含ん
でいても弁別出力のＦ変動成分を除去することができ、
モータの回転速度を制御する速度制御システムに適用し
て応答性を高め得、その実用的効果は大である。なお、
本発明の思想を脱しない範囲で種々の構成が可能なこと
は言うまでもない。
第１図は従来の周波数弁別の動作波形図、第２図は従来
のディジタル式周波数弁別器のブロック図、第３図は第
２図の動作波形図、第４図は本発明の基本原理を説明す
るための波形図、第５図は第４図の基本原理に基づいた
本発明における一実施例のディジタル式周波数弁別器の
ブロック図、第６図は第５図の動作波形図、第７図はメ
モリ制御回路のＦＧ信号分周波形図、第８図はメモリの
ローテーション回路図である。 １……タイミングパルス発生回路、２……ｍビットの２
進カウンタ、３……クロックゲート、４……第１デコー
ダ、５……第２デコーダ、６……ｎビットゲート、７…
…ラッチ回路、８……ＤＡ変換回路、９……プリセット
回路、１０……ＲＯＭ＆デコーダ、１１……メモリ制御
回路、１２……記憶回路（メモリ）、１３……第３デコ
ーダ、１４……スイッチ回路。
のディジタル式周波数弁別器のブロック図、第３図は第
２図の動作波形図、第４図は本発明の基本原理を説明す
るための波形図、第５図は第４図の基本原理に基づいた
本発明における一実施例のディジタル式周波数弁別器の
ブロック図、第６図は第５図の動作波形図、第７図はメ
モリ制御回路のＦＧ信号分周波形図、第８図はメモリの
ローテーション回路図である。 １……タイミングパルス発生回路、２……ｍビットの２
進カウンタ、３……クロックゲート、４……第１デコー
ダ、５……第２デコーダ、６……ｎビットゲート、７…
…ラッチ回路、８……ＤＡ変換回路、９……プリセット
回路、１０……ＲＯＭ＆デコーダ、１１……メモリ制御
回路、１２……記憶回路（メモリ）、１３……第３デコ
ーダ、１４……スイッチ回路。
Claims (1)
- 【請求項１】クロックパルスを計数する計数手段と、前
記計数手段の計数出力を取り出すゲート手段と、前記ゲ
ート手段の出力をラッチパルスによりラッチして取り出
すラッチ手段と、第１の所定値を発生し出力する所定値
発生手段と、前記計数手段の計数出力から第１の所定計
数値を表すタイミングで検出パルスを得る第１の検出手
段と、入力信号から前記ラッチパルスを作成すると共に
前記ラッチパルスよりタイミング的に後行する第１のプ
リセットパルスを作成し、かつ、前記検出パルスから第
２のプリセットパルスを作成し、かつ、前記入力信号と
前記検出パルスとで切換信号を作成するタイミング発生
手段と、書き込み時には第２の所定値を出力すると共に
前記ラッチ手段の出力を前記ラッチパルスにより記憶
し、読出し時には前記記憶した内容を読み出して出力す
るメモリ手段と、前記入力信号を分周してアドレス信号
を発生し、前記メモリ手段のアドレスを制御するメモリ
制御手段と、前記切換信号により前記所定値発生手段の
出力と前記メモリ手段の出力を切り換えて取り出すスイ
ッチ手段と、前記スイッチ手段の出力を前記第１，第２
のプリセットパルスにより前記計数手段にプリセットす
るプリセット手段とを備え、前記メモリ手段の読出し時
には書き込み時のデータが１つ前のタイミングで出力さ
れるように前記メモリ制御手段のアドレス信号のアドレ
ス値をローテーションすることを特徴とするディジタル
式周波数弁別器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025451A JPH0611194B2 (ja) | 1984-02-14 | 1984-02-14 | デイジタル式周波数弁別器 |
| KR1019850000814A KR900006787B1 (ko) | 1984-02-14 | 1985-02-09 | 디지틀식 주파수변별기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025451A JPH0611194B2 (ja) | 1984-02-14 | 1984-02-14 | デイジタル式周波数弁別器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60169913A JPS60169913A (ja) | 1985-09-03 |
| JPH0611194B2 true JPH0611194B2 (ja) | 1994-02-09 |
Family
ID=12166380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59025451A Expired - Lifetime JPH0611194B2 (ja) | 1984-02-14 | 1984-02-14 | デイジタル式周波数弁別器 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0611194B2 (ja) |
| KR (1) | KR900006787B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2574396B2 (ja) * | 1988-05-25 | 1997-01-22 | 松下電器産業株式会社 | 速度誤差検出装置 |
| KR102039269B1 (ko) * | 2018-08-23 | 2019-10-31 | 주식회사 에프램 | 누전 전류 감지 회로 |
| KR102039270B1 (ko) * | 2018-08-23 | 2019-10-31 | 주식회사 에프램 | 지락 전류 감지 회로 |
-
1984
- 1984-02-14 JP JP59025451A patent/JPH0611194B2/ja not_active Expired - Lifetime
-
1985
- 1985-02-09 KR KR1019850000814A patent/KR900006787B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60169913A (ja) | 1985-09-03 |
| KR900006787B1 (ko) | 1990-09-21 |
| KR850006278A (ko) | 1985-10-02 |
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