JPH06112327A - 多層配線構造の半導体装置およびその製造方法 - Google Patents
多層配線構造の半導体装置およびその製造方法Info
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- JPH06112327A JPH06112327A JP27949392A JP27949392A JPH06112327A JP H06112327 A JPH06112327 A JP H06112327A JP 27949392 A JP27949392 A JP 27949392A JP 27949392 A JP27949392 A JP 27949392A JP H06112327 A JPH06112327 A JP H06112327A
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Abstract
(57)【要約】
【目的】 同一のコンタクトホール位置で導電層相互を
それぞれ独立に接続することが可能であり、集積回路の
レイアウト設計の自由度を増大させ、高集積化が可能な
多層配線構造の半導体装置およびその製造方法を提供す
ること。 【構成】 半導体基板２上に、少なくとも二以上の導電
層１６ａ，１６ｂ，１６ｃが層間絶縁層１４ａ，１４
ｂ，１４ｃを介して積層してある多層配線構造の半導体
装置１０において、導電層および層間絶縁層に形成して
ある同一のコンタクトホール１８内に、二以上の導電層
を接続する導電性サイドウォール２０と、この導電性サ
イドウォール２０を導電性プラグ２４に対して絶縁する
絶縁性サイドウォール２２とが形成してある。
それぞれ独立に接続することが可能であり、集積回路の
レイアウト設計の自由度を増大させ、高集積化が可能な
多層配線構造の半導体装置およびその製造方法を提供す
ること。 【構成】 半導体基板２上に、少なくとも二以上の導電
層１６ａ，１６ｂ，１６ｃが層間絶縁層１４ａ，１４
ｂ，１４ｃを介して積層してある多層配線構造の半導体
装置１０において、導電層および層間絶縁層に形成して
ある同一のコンタクトホール１８内に、二以上の導電層
を接続する導電性サイドウォール２０と、この導電性サ
イドウォール２０を導電性プラグ２４に対して絶縁する
絶縁性サイドウォール２２とが形成してある。
Description
【０００１】
【産業上の利用分野】本発明は多層配線構造を有する半
導体装置およびその製造方法に係わり、さらに詳しく
は、同一のコンタクトホール位置で導電層相互をそれぞ
れ独立に接続することが可能で、高集積化が可能な半導
体装置の製造方法に関する。
導体装置およびその製造方法に係わり、さらに詳しく
は、同一のコンタクトホール位置で導電層相互をそれぞ
れ独立に接続することが可能で、高集積化が可能な半導
体装置の製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置に用いられているコン
タクトホールの断面を図７に示す。図示するように、半
導体基板の不純物拡散層などで構成される下層導電層２
上に層間絶縁層４および上層導電層８が積層され、下層
導電層２と上層導電層８とがコンタクトホール６を通じ
て接続してある。上層導電層８は、たとえばポリシリコ
ンなどの半導体層で構成される。
タクトホールの断面を図７に示す。図示するように、半
導体基板の不純物拡散層などで構成される下層導電層２
上に層間絶縁層４および上層導電層８が積層され、下層
導電層２と上層導電層８とがコンタクトホール６を通じ
て接続してある。上層導電層８は、たとえばポリシリコ
ンなどの半導体層で構成される。
【０００３】さらに微細化が進むと、図８に示すような
単層接続構造の半導体装置が考案されている。この半導
体装置では、下層導電層２上に複数の導電層８ａ，８ｂ
を層間絶縁層４ａ，４ｂ，４ｃを介して積層し、最上層
の層間絶縁層４ｃからコンタクトホール６を下層導電層
２に向けて開口し、このコンタクトホール６内に入り込
むように導電層８ｃを形成する。このような単層接続構
造にすることで、コンタクトホール６を通じて全ての導
電層４，８ａ，８ｂ，８ｃが導通し、各層を同一電位と
することができる。
単層接続構造の半導体装置が考案されている。この半導
体装置では、下層導電層２上に複数の導電層８ａ，８ｂ
を層間絶縁層４ａ，４ｂ，４ｃを介して積層し、最上層
の層間絶縁層４ｃからコンタクトホール６を下層導電層
２に向けて開口し、このコンタクトホール６内に入り込
むように導電層８ｃを形成する。このような単層接続構
造にすることで、コンタクトホール６を通じて全ての導
電層４，８ａ，８ｂ，８ｃが導通し、各層を同一電位と
することができる。
【０００４】
【発明が解決しようとする課題】ところが、半導体装置
の高集積化あるいは三次元化がさらに進むにつれて、多
層配線構造において、上層側の導電層と、下層側の導電
層とを接続し、これらの中間に位置する導電層に対して
は絶縁したい必要性や、中間の導電層相互のみを接続し
たい必要性が生じてきた。図７，８に示す従来構造のコ
ンタクトホールでは、このような必要性を満足すること
ができなかった。
の高集積化あるいは三次元化がさらに進むにつれて、多
層配線構造において、上層側の導電層と、下層側の導電
層とを接続し、これらの中間に位置する導電層に対して
は絶縁したい必要性や、中間の導電層相互のみを接続し
たい必要性が生じてきた。図７，８に示す従来構造のコ
ンタクトホールでは、このような必要性を満足すること
ができなかった。
【０００５】本発明は、このような実状に鑑みてなさ
れ、同一のコンタクトホール位置で導電層相互をそれぞ
れ独立に接続することが可能であり、集積回路のレイア
ウト設計の自由度を増大させ、高集積化が可能な多層配
線構造の半導体装置およびその製造方法を提供すること
を目的とする。
れ、同一のコンタクトホール位置で導電層相互をそれぞ
れ独立に接続することが可能であり、集積回路のレイア
ウト設計の自由度を増大させ、高集積化が可能な多層配
線構造の半導体装置およびその製造方法を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板上に、少なくとも二以上の導
電層が層間絶縁層を介して積層してある多層配線構造の
半導体装置において、上記導電層および層間絶縁層に形
成してある同一のコンタクトホール内に、二以上の導電
層を接続する導電性サイドウォールと、この導電性サイ
ドウォールを導電性プラグに対して絶縁する絶縁性サイ
ドウォールとが形成してある。
に、本発明は、半導体基板上に、少なくとも二以上の導
電層が層間絶縁層を介して積層してある多層配線構造の
半導体装置において、上記導電層および層間絶縁層に形
成してある同一のコンタクトホール内に、二以上の導電
層を接続する導電性サイドウォールと、この導電性サイ
ドウォールを導電性プラグに対して絶縁する絶縁性サイ
ドウォールとが形成してある。
【０００７】また、本発明の多層配線構造の半導体内の
製造方法は、半導体基板上に、層間絶縁層と導電層とを
交互にそれぞれ二層以上積層する工程と、上記層間絶縁
層と導電層とに、半導体基板の表面までは到達しない所
定深さのコンタクトホールを形成する工程と、このコン
タクトホール内に入り込むように導電性薄膜層を形成す
る工程と、この導電性薄膜層を異方性エッチングするこ
とにより、コンタクトホール内に、二層以上の導電層を
接続する導電性サイドウォールを形成する工程と、この
導電性サイドウォールが形成してあるコンタクトホール
内に入り込むように絶縁性薄膜層を形成する工程と、コ
ンタクトホール内部に入り込んだ絶縁性薄膜層の底部を
エッチングし、導電性サイドウォールの内周側には絶縁
性サイドウォールを形成する工程と、底部がエッチング
されたコンタクトホール内に導電性プラグを形成する工
程とを有する。
製造方法は、半導体基板上に、層間絶縁層と導電層とを
交互にそれぞれ二層以上積層する工程と、上記層間絶縁
層と導電層とに、半導体基板の表面までは到達しない所
定深さのコンタクトホールを形成する工程と、このコン
タクトホール内に入り込むように導電性薄膜層を形成す
る工程と、この導電性薄膜層を異方性エッチングするこ
とにより、コンタクトホール内に、二層以上の導電層を
接続する導電性サイドウォールを形成する工程と、この
導電性サイドウォールが形成してあるコンタクトホール
内に入り込むように絶縁性薄膜層を形成する工程と、コ
ンタクトホール内部に入り込んだ絶縁性薄膜層の底部を
エッチングし、導電性サイドウォールの内周側には絶縁
性サイドウォールを形成する工程と、底部がエッチング
されたコンタクトホール内に導電性プラグを形成する工
程とを有する。
【０００８】コンタクトホール内部に入り込んだ絶縁性
薄膜層の底部のエッチングは、底部に堆積された絶縁性
薄膜層の膜厚が他の部分に比較して薄いことを利用し、
コンタクトホールに対して自己整合的に行なうことがで
きる。また、レジスト膜を用て行なってもよい。導電性
プラグは、ポリシリコンのエッチバック、タングステン
のエッチバック、タングステンの選択成長、あるいはそ
の他の方法により形成される。
薄膜層の底部のエッチングは、底部に堆積された絶縁性
薄膜層の膜厚が他の部分に比較して薄いことを利用し、
コンタクトホールに対して自己整合的に行なうことがで
きる。また、レジスト膜を用て行なってもよい。導電性
プラグは、ポリシリコンのエッチバック、タングステン
のエッチバック、タングステンの選択成長、あるいはそ
の他の方法により形成される。
【０００９】
【作用】本発明の多層構造の半導体装置では、同一のコ
ンタクトホール内に、二以上の導電層を接続する導電性
サイドウォールと、この導電性サイドウォールを導電性
プラグに対して絶縁する絶縁性サイドウォールとが形成
してあるので、これら導電性サイドウォールと絶縁性サ
イドウォールとを組み合わせて使うことにより、同一の
コンタクトホール内で任意の導電層相互間を接続するこ
とが可能になる。その結果、全体としてのコンタクト数
を少なくでき、集積回路のレイアウト設計の自由度が増
大し、高集積化が可能となる。
ンタクトホール内に、二以上の導電層を接続する導電性
サイドウォールと、この導電性サイドウォールを導電性
プラグに対して絶縁する絶縁性サイドウォールとが形成
してあるので、これら導電性サイドウォールと絶縁性サ
イドウォールとを組み合わせて使うことにより、同一の
コンタクトホール内で任意の導電層相互間を接続するこ
とが可能になる。その結果、全体としてのコンタクト数
を少なくでき、集積回路のレイアウト設計の自由度が増
大し、高集積化が可能となる。
【００１０】
【実施例】以下、本発明の一実施例に係る多層配線構造
の半導体装置の製造方法について、図面を参照しつつ詳
細に説明する。図１は本発明の一実施例に係る多層配線
構造の半導体装置の要部断面図、図２，３は同実施例の
半導体装置の製造方法を示す要部断面図、図４〜６は本
発明の他の実施例に係る多層配線構造の半導体装置の要
部断面図である。
の半導体装置の製造方法について、図面を参照しつつ詳
細に説明する。図１は本発明の一実施例に係る多層配線
構造の半導体装置の要部断面図、図２，３は同実施例の
半導体装置の製造方法を示す要部断面図、図４〜６は本
発明の他の実施例に係る多層配線構造の半導体装置の要
部断面図である。
【００１１】図１に示すように、本実施例の多層配線構
造の半導体装置１０では、半導体基板２上に、層間絶縁
層１４ａ，１４ｂを介して二層の中間導電層１６ａ，１
６ｂが積層してある。中間導電層１６ａ，１６ｂの上に
は、層間絶縁層１４ｃを介して上層側導電層１６ｃが積
層してある。
造の半導体装置１０では、半導体基板２上に、層間絶縁
層１４ａ，１４ｂを介して二層の中間導電層１６ａ，１
６ｂが積層してある。中間導電層１６ａ，１６ｂの上に
は、層間絶縁層１４ｃを介して上層側導電層１６ｃが積
層してある。
【００１２】半導体基板２は、たとえばシリコンウェー
ハで構成され、所定のパターンで不純物拡散層が形成さ
れ、その表面に導電性を有する領域が形成してある。導
電層１６ａ，１６ｂ，１６ｃは、特に限定されず、半導
体装置の表面に積層される配線層あるいはＴＦＴなどの
ような半導体領域層で構成される。具体的には、導電層
は、単結晶シリコン、ポリシリコン層、アルミニウムな
どの金属層で構成してある。また、層間絶縁層１４ａ，
１４ｂ，１４ｃは、特に限定されないが、たとえば酸化
シリコン膜、窒化シリコン膜、リンドープシリケートガ
ラス膜（ＰＳＧ膜）、ボロンドープシリケートガラス膜
（ＢＳＧ）、砒素ドープシリケートガラス膜（ＡｓＳＧ
膜）等で構成される。
ハで構成され、所定のパターンで不純物拡散層が形成さ
れ、その表面に導電性を有する領域が形成してある。導
電層１６ａ，１６ｂ，１６ｃは、特に限定されず、半導
体装置の表面に積層される配線層あるいはＴＦＴなどの
ような半導体領域層で構成される。具体的には、導電層
は、単結晶シリコン、ポリシリコン層、アルミニウムな
どの金属層で構成してある。また、層間絶縁層１４ａ，
１４ｂ，１４ｃは、特に限定されないが、たとえば酸化
シリコン膜、窒化シリコン膜、リンドープシリケートガ
ラス膜（ＰＳＧ膜）、ボロンドープシリケートガラス膜
（ＢＳＧ）、砒素ドープシリケートガラス膜（ＡｓＳＧ
膜）等で構成される。
【００１３】本実施例では、同一のコンタクトホール１
８内に、外周側から順次、導電性サイドウォール２０
と、絶縁性サイドウォール２２と、導電性プラグ２４と
が形成してある。導電性サイドウォール２０は、たとえ
ばポリシリコン膜で構成される。また、絶縁性サイドウ
ォール１４ａ，１４ｂ，１４ｃは、たとえば層間絶縁層
で例示した材質で構成される。また、導電性プラグ２４
は、上層側導電層１６ｃを成膜する際に同一材質で同時
に形成しても良いが、他の材質により形成することもで
きる。たとえば選択成長により形成されるタングステン
などであっても良い。
８内に、外周側から順次、導電性サイドウォール２０
と、絶縁性サイドウォール２２と、導電性プラグ２４と
が形成してある。導電性サイドウォール２０は、たとえ
ばポリシリコン膜で構成される。また、絶縁性サイドウ
ォール１４ａ，１４ｂ，１４ｃは、たとえば層間絶縁層
で例示した材質で構成される。また、導電性プラグ２４
は、上層側導電層１６ｃを成膜する際に同一材質で同時
に形成しても良いが、他の材質により形成することもで
きる。たとえば選択成長により形成されるタングステン
などであっても良い。
【００１４】このような多層配線構造の半導体装置１０
を製造するには、図２（Ａ）に示すように、まず、半導
体基板２の表面に、ＣＶＤ法などを用いて、層間絶縁層
１４ａ，１４ｂ，１４ｃおよび中間導電層１６ａ，１６
ｂを交互に積層する。次に、同図（Ｂ）に示すように、
最上層の層間絶縁層１４ｃから、半導体基板２の表面ま
では到達しない所定深さのコンタクトホール１８を、エ
ッチングにより形成する。この実施例では、中間導電層
１６ａ，１６ｂに対するコンタクトホール１８の形成
は、絶縁層に形成されるコンタクトホールに対して自己
整合的に行なわれ、最下層の中間絶縁層１４ａの表面が
露出するところで、エッチングを停止する。
を製造するには、図２（Ａ）に示すように、まず、半導
体基板２の表面に、ＣＶＤ法などを用いて、層間絶縁層
１４ａ，１４ｂ，１４ｃおよび中間導電層１６ａ，１６
ｂを交互に積層する。次に、同図（Ｂ）に示すように、
最上層の層間絶縁層１４ｃから、半導体基板２の表面ま
では到達しない所定深さのコンタクトホール１８を、エ
ッチングにより形成する。この実施例では、中間導電層
１６ａ，１６ｂに対するコンタクトホール１８の形成
は、絶縁層に形成されるコンタクトホールに対して自己
整合的に行なわれ、最下層の中間絶縁層１４ａの表面が
露出するところで、エッチングを停止する。
【００１５】次に、同図（Ｃ）に示すように、コンタク
トホール内に入り込むように導電性薄膜層２０ａをＣＶ
Ｄ法などで形成する。導電性薄膜層２０ａは、たとえば
ポリシリコン膜で構成される。この薄膜２０ａの膜厚
は、コンタクトホール１８の幅に対して１／２以下であ
り、好ましくは１／５〜３／１０である。次に同図
（Ｄ）に示すように、導電性薄膜層２０ａをＲＩＥなど
の異方性エッチング処理し、コンタクトホール１８内に
導電性サイドウォール２０が残存するように、薄膜層２
０ａを除去する。この導電性サイドウォール２０が中間
導電層１６ａ，１６ｂ相互を接続する。
トホール内に入り込むように導電性薄膜層２０ａをＣＶ
Ｄ法などで形成する。導電性薄膜層２０ａは、たとえば
ポリシリコン膜で構成される。この薄膜２０ａの膜厚
は、コンタクトホール１８の幅に対して１／２以下であ
り、好ましくは１／５〜３／１０である。次に同図
（Ｄ）に示すように、導電性薄膜層２０ａをＲＩＥなど
の異方性エッチング処理し、コンタクトホール１８内に
導電性サイドウォール２０が残存するように、薄膜層２
０ａを除去する。この導電性サイドウォール２０が中間
導電層１６ａ，１６ｂ相互を接続する。
【００１６】次に図３（Ｅ）に示すように、コンタクト
ホール１８内に入り込むように、絶縁性薄膜層２２ａ
を、層間絶縁層１４ｃの上から成膜する。この絶縁性薄
膜層２２ａは、層間絶縁層１４ａ，１４ｂ，１４ｃと同
様な材質で構成され、たとえば酸化シリコン、窒化シリ
コンなどで構成される。この絶縁性薄膜２２ａの成膜時
に、一般的な常圧ＣＶＤ法や減圧ＣＶＤ法を用いれば、
表面側膜２２ｂとコンタクトホール１８の底部側膜２２
ｂとで、膜厚差をつけることができ、底部側膜２２ｃを
表面側膜２２ｂに対して１／２以下にすることができ
る。この膜厚差を次工程で利用することができる。
ホール１８内に入り込むように、絶縁性薄膜層２２ａ
を、層間絶縁層１４ｃの上から成膜する。この絶縁性薄
膜層２２ａは、層間絶縁層１４ａ，１４ｂ，１４ｃと同
様な材質で構成され、たとえば酸化シリコン、窒化シリ
コンなどで構成される。この絶縁性薄膜２２ａの成膜時
に、一般的な常圧ＣＶＤ法や減圧ＣＶＤ法を用いれば、
表面側膜２２ｂとコンタクトホール１８の底部側膜２２
ｂとで、膜厚差をつけることができ、底部側膜２２ｃを
表面側膜２２ｂに対して１／２以下にすることができ
る。この膜厚差を次工程で利用することができる。
【００１７】次工程では、同図（Ｆ）に示すように、絶
縁薄膜層２２ａを全体的にエッチバックする。その際
に、下述する条件のパラメータを選択することにより、
コンタクトホール１８の内部に入り込んだ絶縁性薄膜層
２２ａの底部側膜２２ｃおよび層間絶縁層１４ａを、自
己整合的にエッチングして除去し、半導体基板２の表面
を露出させ、導電性サイドウォール２０の内周側には絶
縁性サイドウォール２２を残すことができる。これは、
底部側膜２２ｃが表面側膜２２ｂに対して薄いためであ
る。
縁薄膜層２２ａを全体的にエッチバックする。その際
に、下述する条件のパラメータを選択することにより、
コンタクトホール１８の内部に入り込んだ絶縁性薄膜層
２２ａの底部側膜２２ｃおよび層間絶縁層１４ａを、自
己整合的にエッチングして除去し、半導体基板２の表面
を露出させ、導電性サイドウォール２０の内周側には絶
縁性サイドウォール２２を残すことができる。これは、
底部側膜２２ｃが表面側膜２２ｂに対して薄いためであ
る。
【００１８】絶縁性サイドウォール２２を残しつつ、コ
ンタクトホール１８内の底部側膜２２ｃを除去する条件
のパラメータとしては、（i）層間絶縁層１４ａの膜
厚、（ii）図２（Ｂ）に示す工程でコンタクトホール１
８を形成する際のオーバーエッチ量、（iii）図２
（Ｄ）に示す工程で導電性サイドウォール２０を形成す
る際のオーバーエッチ量、（iv）底部側膜２２ｃと表面
側膜２２ｂとの膜厚差などである。なお、コンタクトホ
ール以外の部分をレジスト膜で覆うことにより、コンタ
クトホール１８の底部のみをエッチングで除去すること
も可能である。
ンタクトホール１８内の底部側膜２２ｃを除去する条件
のパラメータとしては、（i）層間絶縁層１４ａの膜
厚、（ii）図２（Ｂ）に示す工程でコンタクトホール１
８を形成する際のオーバーエッチ量、（iii）図２
（Ｄ）に示す工程で導電性サイドウォール２０を形成す
る際のオーバーエッチ量、（iv）底部側膜２２ｃと表面
側膜２２ｂとの膜厚差などである。なお、コンタクトホ
ール以外の部分をレジスト膜で覆うことにより、コンタ
クトホール１８の底部のみをエッチングで除去すること
も可能である。
【００１９】次に、同図（Ｇ）に示すように、上層側導
電層１６ｃを、コンタクトホール１８内に入り込むよう
に積層し、コンタクトホール内に導電プラグ２４を形成
する。上層側導電層１６ｃは、たとえばＣＶＤ法による
ポリシリコン膜で構成され、導電プラグ２４も同時に同
一材質で構成しても良い。また、コンタクトホール１８
内に埋め込まれる導電プラグ層２４は、上層側導電層１
６ｃとは別個に、ポリシリコンやタングステンのエッチ
バック法、あるいはタングステンの選択成長法により形
成することもできる。
電層１６ｃを、コンタクトホール１８内に入り込むよう
に積層し、コンタクトホール内に導電プラグ２４を形成
する。上層側導電層１６ｃは、たとえばＣＶＤ法による
ポリシリコン膜で構成され、導電プラグ２４も同時に同
一材質で構成しても良い。また、コンタクトホール１８
内に埋め込まれる導電プラグ層２４は、上層側導電層１
６ｃとは別個に、ポリシリコンやタングステンのエッチ
バック法、あるいはタングステンの選択成長法により形
成することもできる。
【００２０】なお、本発明は、上述した実施例に限定さ
れず、本発明の範囲内で種々に改変することができる。
たとえば本発明によれば、図４に示すような多層配線構
造の半導体装置を得ることも可能である。この実施例で
は、半導体基板２上に、中間導電層３０ａ，３０ｂ，３
０ｃを、層間絶縁層３２ａ，３２ｂ，３２ｃ，３２ｄを
介して積層してあり、これら導電層を導電性サイドウォ
ール３４で接続してある。導電性サイドウォール３４の
内周側には、絶縁性サイドウォール３６が形成してあ
り、この内周側に導電性プラグ３８が形成してある。こ
の導電性プラグ３８により、最上層側の導電層３０ｄと
半導体基板２の表面とが接続してある。この実施例に係
る多層配線構造の半導体装置は、図２，３に示すプロセ
スを組み合わせることにより容易に製造することができ
る。
れず、本発明の範囲内で種々に改変することができる。
たとえば本発明によれば、図４に示すような多層配線構
造の半導体装置を得ることも可能である。この実施例で
は、半導体基板２上に、中間導電層３０ａ，３０ｂ，３
０ｃを、層間絶縁層３２ａ，３２ｂ，３２ｃ，３２ｄを
介して積層してあり、これら導電層を導電性サイドウォ
ール３４で接続してある。導電性サイドウォール３４の
内周側には、絶縁性サイドウォール３６が形成してあ
り、この内周側に導電性プラグ３８が形成してある。こ
の導電性プラグ３８により、最上層側の導電層３０ｄと
半導体基板２の表面とが接続してある。この実施例に係
る多層配線構造の半導体装置は、図２，３に示すプロセ
スを組み合わせることにより容易に製造することができ
る。
【００２１】図５に示す実施例では、半導体基板２上
に、中間導電層４０ａ，４０ｂ，４０ｃ，４０ｄを、層
間絶縁層４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅを介
して積層してあり、これら導電層の内、導電層４０ｂ，
４０ｃを導電性サイドウォール４４ａで接続し、導電層
４０ａ，４０ｂを導電性サイドウォール４４ｂで接続し
てある。導電性サイドウォール４４ａ，４４ｂ相互は、
絶縁性サイドウォール４６ａにより絶縁してある。導電
性サイドウォール４４ｂの内周側には、絶縁性サイドウ
ォール４６ｂが形成してあり、この内周側に導電性プラ
グ４８が形成してある。この導電性プラグ４８により、
最上層側の導電層４０ｄと半導体基板２の表面とが接続
してある。この実施例に係る多層配線構造の半導体装置
も、図２，３に示すプロセスを組み合わせることにより
容易に製造することができる。
に、中間導電層４０ａ，４０ｂ，４０ｃ，４０ｄを、層
間絶縁層４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅを介
して積層してあり、これら導電層の内、導電層４０ｂ，
４０ｃを導電性サイドウォール４４ａで接続し、導電層
４０ａ，４０ｂを導電性サイドウォール４４ｂで接続し
てある。導電性サイドウォール４４ａ，４４ｂ相互は、
絶縁性サイドウォール４６ａにより絶縁してある。導電
性サイドウォール４４ｂの内周側には、絶縁性サイドウ
ォール４６ｂが形成してあり、この内周側に導電性プラ
グ４８が形成してある。この導電性プラグ４８により、
最上層側の導電層４０ｄと半導体基板２の表面とが接続
してある。この実施例に係る多層配線構造の半導体装置
も、図２，３に示すプロセスを組み合わせることにより
容易に製造することができる。
【００２２】図６に示す実施例では、半導体基板２上
に、中間導電層５０ａ，５０ｂ，５０ｃ，５０ｄ，５０
ｅを、層間絶縁層５２ａ，５２ｂ，５２ｃ，５２ｄ，５
２ｅ，５２ｆを介して積層してあり、これら導電層の
内、導電層５０ｃを除いて、導電層５０ａ，５０ｂ，５
０ｄを導電性サイドウォール５４で接続してある。導電
性サイドウォール５４の内周側には、絶縁性サイドウォ
ール５６が形成してあり、この内周側に導電性プラグ５
８が形成してある。この導電性プラグ５８により、最上
層側の導電層５０ｆと中間導電層５０ｅと半導体基板２
の表面とが接続してある。この実施例に係る多層配線構
造の半導体装置も、図２，３に示すプロセスを組み合わ
せることにより容易に製造することができる。
に、中間導電層５０ａ，５０ｂ，５０ｃ，５０ｄ，５０
ｅを、層間絶縁層５２ａ，５２ｂ，５２ｃ，５２ｄ，５
２ｅ，５２ｆを介して積層してあり、これら導電層の
内、導電層５０ｃを除いて、導電層５０ａ，５０ｂ，５
０ｄを導電性サイドウォール５４で接続してある。導電
性サイドウォール５４の内周側には、絶縁性サイドウォ
ール５６が形成してあり、この内周側に導電性プラグ５
８が形成してある。この導電性プラグ５８により、最上
層側の導電層５０ｆと中間導電層５０ｅと半導体基板２
の表面とが接続してある。この実施例に係る多層配線構
造の半導体装置も、図２，３に示すプロセスを組み合わ
せることにより容易に製造することができる。
【００２３】
【発明の効果】以上説明してきたように、本発明によれ
ば、同一のコンタクトホール内に、二以上の導電層を接
続する導電性サイドウォールと、この導電性サイドウォ
ールを導電性プラグに対して絶縁する絶縁性サイドウォ
ールとが形成してあるので、これら導電性サイドウォー
ルと絶縁性サイドウォールとを組み合わせて使うことに
より、同一のコンタクトホール内で任意の導電層相互間
を接続することが可能になる。その結果、全体としての
コンタクトホール数を少なくでき、集積回路のレイアウ
ト設計の自由度が増大し、高集積化が可能となる。
ば、同一のコンタクトホール内に、二以上の導電層を接
続する導電性サイドウォールと、この導電性サイドウォ
ールを導電性プラグに対して絶縁する絶縁性サイドウォ
ールとが形成してあるので、これら導電性サイドウォー
ルと絶縁性サイドウォールとを組み合わせて使うことに
より、同一のコンタクトホール内で任意の導電層相互間
を接続することが可能になる。その結果、全体としての
コンタクトホール数を少なくでき、集積回路のレイアウ
ト設計の自由度が増大し、高集積化が可能となる。
【００２４】たとえばＳＲＡＭのユニットセルに応用し
た場合に、コンタクトホール数を削減することが可能に
なり、セル面積を縮小することが可能である。また、ホ
トリソグラフィ技術によるレジストパターン作成工程を
削減できるという効果も有する。
た場合に、コンタクトホール数を削減することが可能に
なり、セル面積を縮小することが可能である。また、ホ
トリソグラフィ技術によるレジストパターン作成工程を
削減できるという効果も有する。
【図１】本発明の一実施例に係る多層配線構造の半導体
装置の要部断面図である。
装置の要部断面図である。
【図２】同実施例の半導体装置の製造方法を示す要部断
面図である。
面図である。
【図３】同実施例の半導体装置の製造方法を示す要部断
面図である。
面図である。
【図４】本発明の他の実施例に係る多層配線構造の半導
体装置の要部断面図である。
体装置の要部断面図である。
【図５】本発明の他の実施例に係る多層配線構造の半導
体装置の要部断面図である。
体装置の要部断面図である。
【図６】本発明の他の実施例に係る多層配線構造の半導
体装置の要部断面図である。
体装置の要部断面図である。
【図７】従来例に係る半導体装置の要部断面図である。
【図８】その他の従来例に係る半導体装置の要部断面図
である。
である。
【符号の説明】 ２… 半導体基板 １０… 半導体装置 １４ａ，１４ｂ，１４ｃ… 層間絶縁層 １６ａ，１６ｂ… 中間導電層 １６ｃ… 上層側導電層 １８… コンタクトホール ２０… 導電性サイドウォール ２２… 絶縁性サイドウォール ２４… 導電性プラグ ３０ａ，３０ｂ，３０ｃ… 中間導電層 ３０ｄ… 上層側導電層 ３２ａ，３２ｂ，３２ｃ，３２ｄ… 層間絶縁層 ３４… 導電性サイドウォール ３６… 絶縁性サイドウォール ３８… 導電性プラグ
Claims (4)
- 【請求項１】 半導体基板上に、少なくとも二以上の導
電層が層間絶縁層を介して積層してある多層配線構造の
半導体装置において、 上記導電層および層間絶縁層に形成してある同一のコン
タクトホール内に、二以上の導電層を接続する導電性サ
イドウォールと、この導電性サイドウォールを導電性プ
ラグに対して絶縁する絶縁性サイドウォールとが形成し
てある多層配線構造の半導体装置。 - 【請求項２】 半導体基板上に、層間絶縁層と導電層と
を交互にそれぞれ二層以上積層する工程と、 上記層間絶縁層と導電層とに、半導体基板の表面までは
到達しない所定深さのコンタクトホールを形成する工程
と、 このコンタクトホール内に入り込むように導電性薄膜層
を形成する工程と、 この導電性薄膜層を異方性エッチングすることにより、
コンタクトホール内に、二層以上の導電層を接続する導
電性サイドウォールを形成する工程と、 この導電性サイドウォールが形成してあるコンタクトホ
ール内に入り込むように絶縁性薄膜層を形成する工程
と、 コンタクトホール内部に入り込んだ絶縁性薄膜層の底部
を、コンタクトホールに対して自己整合的にエッチング
し、導電性サイドウォールの内周側には絶縁性サイドウ
ォールを形成する工程と、 底部が自己整合的にエッチングされたコンタクトホール
内に導電性プラグを形成する工程とを有する多層配線構
造の半導体装置の製造方法。 - 【請求項３】 半導体基板上に、層間絶縁層と導電層と
を交互にそれぞれ二層以上積層する工程と、 上記層間絶縁層と導電層とに、半導体基板の表面までは
到達しない所定深さのコンタクトホールを形成する工程
と、 このコンタクトホール内に入り込むように導電性薄膜層
を形成する工程と、 この導電性薄膜層を異方性エッチングすることにより、
コンタクトホール内に、二層以上の導電層を接続する導
電性サイドウォールを形成する工程と、 この導電性サイドウォールが形成してあるコンタクトホ
ール内に入り込むように絶縁性薄膜層を形成する工程
と、 コンタクトホール以外の部分をレジスト膜で覆うことに
より、コンタクトホール内部に入り込んだ絶縁性薄膜層
の底部をエッチングし、導電性サイドウォールの内周側
には絶縁性サイドウォールを形成する工程と、 底部がエッチングされたコンタクトホール内に導電性プ
ラグを形成する工程とを有する多層配線構造の半導体装
置の製造方法。 - 【請求項４】 上記導電性プラグは、タングステンの選
択成長により形成される請求項２または３に記載の多層
配線構造の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27949392A JPH06112327A (ja) | 1992-09-24 | 1992-09-24 | 多層配線構造の半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27949392A JPH06112327A (ja) | 1992-09-24 | 1992-09-24 | 多層配線構造の半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112327A true JPH06112327A (ja) | 1994-04-22 |
Family
ID=17611819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27949392A Pending JPH06112327A (ja) | 1992-09-24 | 1992-09-24 | 多層配線構造の半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112327A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0963989A (ja) * | 1995-08-18 | 1997-03-07 | Nec Corp | 半導体装置及びその製造方法 |
| US20110140191A1 (en) * | 2009-12-15 | 2011-06-16 | Semiconductor Manufacturing International (Shanghai) Corporation | Method for manufacturing twin bit structure cell with silicon nitride layer |
| US20150130029A1 (en) * | 2011-06-06 | 2015-05-14 | Micron Technology, Inc. | Semiconductor Constructions Having Through-Substrate Interconnects |
-
1992
- 1992-09-24 JP JP27949392A patent/JPH06112327A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0963989A (ja) * | 1995-08-18 | 1997-03-07 | Nec Corp | 半導体装置及びその製造方法 |
| US20110140191A1 (en) * | 2009-12-15 | 2011-06-16 | Semiconductor Manufacturing International (Shanghai) Corporation | Method for manufacturing twin bit structure cell with silicon nitride layer |
| US9064804B2 (en) * | 2009-12-15 | 2015-06-23 | Semiconductor Manufacturing International (Shanghai) Corporation | Method for manufacturing twin bit structure cell with silicon nitride layer |
| US20150130029A1 (en) * | 2011-06-06 | 2015-05-14 | Micron Technology, Inc. | Semiconductor Constructions Having Through-Substrate Interconnects |
| US9583419B2 (en) | 2011-06-06 | 2017-02-28 | Micron Technology, Inc. | Semiconductor constructions having through-substrate interconnects |
| US20170125342A1 (en) * | 2011-06-06 | 2017-05-04 | Micron Technology, Inc. | Semiconductor Constructions |
| US10121738B2 (en) | 2011-06-06 | 2018-11-06 | Micron Technology, Inc. | Semiconductor constructions |
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