JPH0997878A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0997878A JPH0997878A JP7254103A JP25410395A JPH0997878A JP H0997878 A JPH0997878 A JP H0997878A JP 7254103 A JP7254103 A JP 7254103A JP 25410395 A JP25410395 A JP 25410395A JP H0997878 A JPH0997878 A JP H0997878A
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- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Abstract
(57)【要約】
【課題】蓄積電極の機械的強度を増大させて、蓄積電極
の縮小化が容易になるキャパシタ構造とその制御性の高
い製造方法を提供する。 【解決手段】容量絶縁膜を介して下部容量電極と上部容
量電極とが対向するキャパシタを備えた半導体装置にお
いて、前記下部容量電極が、複数の導電体薄膜を縦積み
した蛇腹構造で構成され、前記上部容量電極が、縦積み
された前記導電体薄膜の表面全面にわたって被着された
容量絶縁膜を介して前記蛇腹構造の下部容量電極と対向
して設けられる。ここで、前記下部容量電極は、エッチ
ングレートが異り積層して形成された２種の絶縁膜のう
ちの１の絶縁膜を選択的にエッチングする加工工程を経
て形成される。
の縮小化が容易になるキャパシタ構造とその制御性の高
い製造方法を提供する。 【解決手段】容量絶縁膜を介して下部容量電極と上部容
量電極とが対向するキャパシタを備えた半導体装置にお
いて、前記下部容量電極が、複数の導電体薄膜を縦積み
した蛇腹構造で構成され、前記上部容量電極が、縦積み
された前記導電体薄膜の表面全面にわたって被着された
容量絶縁膜を介して前記蛇腹構造の下部容量電極と対向
して設けられる。ここで、前記下部容量電極は、エッチ
ングレートが異り積層して形成された２種の絶縁膜のう
ちの１の絶縁膜を選択的にエッチングする加工工程を経
て形成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置とその製
造方法に関し、特に半導体記憶装置のキャパシタ電極の
構造とその形成方法に関する。
造方法に関し、特に半導体記憶装置のキャパシタ電極の
構造とその形成方法に関する。
【０００２】
【従来の技術】半導体記憶装置の中で記憶情報の任意な
入出力が可能なものにＤＲＡＭがある。ここで、このＤ
ＲＡＭのメモリセルは、１個のトランスファトランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。
入出力が可能なものにＤＲＡＭがある。ここで、このＤ
ＲＡＭのメモリセルは、１個のトランスファトランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。
【０００３】このようなメモリセルのキャパシタでは、
半導体記憶装置の更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、ＤＲＡＭの安定動作及び信頼
性確保のためには、一定以上の容量値の確保が必要とさ
れる。そこで、キャパシタの下部容量電極（蓄積電極）
を平面構造から３次元構造に変えて、縮小した占有面積
の中でキャパシタ電極の表面積を拡大することが必須と
なる。
半導体記憶装置の更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、ＤＲＡＭの安定動作及び信頼
性確保のためには、一定以上の容量値の確保が必要とさ
れる。そこで、キャパシタの下部容量電極（蓄積電極）
を平面構造から３次元構造に変えて、縮小した占有面積
の中でキャパシタ電極の表面積を拡大することが必須と
なる。
【０００４】このＤＲＡＭのメモリセルの３次元構造の
キャパシタにはスタック型のものとトレンチ型のものと
がある。これらの構造にはそれぞれ一長一短があるが、
スタック型のものはアルファー線の入射あるいは回路等
からのノイズに対する耐性が高く、比較的に容量値の小
さい場合でも安定動作する。このために、半導体素子の
設計基準が０．１５μｍ程度となる１ギガビット（１Ｇ
ｂ）ＤＲＡＭにおいても、スタック型のキャパシタは有
効であると考えられている。
キャパシタにはスタック型のものとトレンチ型のものと
がある。これらの構造にはそれぞれ一長一短があるが、
スタック型のものはアルファー線の入射あるいは回路等
からのノイズに対する耐性が高く、比較的に容量値の小
さい場合でも安定動作する。このために、半導体素子の
設計基準が０．１５μｍ程度となる１ギガビット（１Ｇ
ｂ）ＤＲＡＭにおいても、スタック型のキャパシタは有
効であると考えられている。
【０００５】このスタック型のキャパシタ（以下、スタ
ックト・キャパシタと呼称する）としてフィン構造ある
いはシリンダ構造のものが精力的に検討され、種々の改
良が加えられてきている。そこで、このようなスタック
ト・キャパシタについて、最近に提案されているものを
以下に説明する。
ックト・キャパシタと呼称する）としてフィン構造ある
いはシリンダ構造のものが精力的に検討され、種々の改
良が加えられてきている。そこで、このようなスタック
ト・キャパシタについて、最近に提案されているものを
以下に説明する。
【０００６】はじめに、フィン構造のキャパシタとし
て、特開平５−８２７５０号公報に記載されている技術
について図１１と図１２に基づいて説明する。以後、こ
の公開公報に示されている従来の技術を第１の従来例と
記す。
て、特開平５−８２７５０号公報に記載されている技術
について図１１と図１２に基づいて説明する。以後、こ
の公開公報に示されている従来の技術を第１の従来例と
記す。
【０００７】図１１（ａ）に示すように、シリコン基板
１０１の表面に選択的にフィールド酸化膜１０２が形成
される。そして、１つのメモリセル領域となるシリコン
基板上にゲート酸化膜１０３を介するゲート電極１０４
が形成される。さらに、ビット線に接続されるようにな
る第１のＮ+ 拡散層１０５と蓄積ノードとなる第２のＮ
+ 拡散層１０６とが形成されトランスファトランジタが
形成される。なお、フィールド酸化膜１０２上のゲート
電極配線１０７は隣接する他のメモリセルのゲート電極
に接続される。
１０１の表面に選択的にフィールド酸化膜１０２が形成
される。そして、１つのメモリセル領域となるシリコン
基板上にゲート酸化膜１０３を介するゲート電極１０４
が形成される。さらに、ビット線に接続されるようにな
る第１のＮ+ 拡散層１０５と蓄積ノードとなる第２のＮ
+ 拡散層１０６とが形成されトランスファトランジタが
形成される。なお、フィールド酸化膜１０２上のゲート
電極配線１０７は隣接する他のメモリセルのゲート電極
に接続される。
【０００８】次に、化学気相成長（ＣＶＤ）法によりシ
リコン酸化膜が堆積され、層間絶縁膜１０８が形成され
る。また、ＣＶＤ法で堆積したシリコン窒化膜でエッチ
ングストッパ膜１０９が形成される。そして、厚さ３０
ｎｍ程度の第１のＳｉＯ2 スペーサ膜１１０、厚さ２０
ｎｍ程度の第１のＮ+ 型ドープドポリＳｉ膜１１１、厚
さ３０ｎｍ程度の第２のＳｉＯ2 スペーサ膜１１２、厚
さ２０ｎｍ程度の第２のＮ+ 型ドープドポリＳｉ膜１１
３、厚さ３０ｎｍ程度の第３のＳｉＯ2 スペーサ膜１１
４がそれぞれ順次に堆積される。
リコン酸化膜が堆積され、層間絶縁膜１０８が形成され
る。また、ＣＶＤ法で堆積したシリコン窒化膜でエッチ
ングストッパ膜１０９が形成される。そして、厚さ３０
ｎｍ程度の第１のＳｉＯ2 スペーサ膜１１０、厚さ２０
ｎｍ程度の第１のＮ+ 型ドープドポリＳｉ膜１１１、厚
さ３０ｎｍ程度の第２のＳｉＯ2 スペーサ膜１１２、厚
さ２０ｎｍ程度の第２のＮ+ 型ドープドポリＳｉ膜１１
３、厚さ３０ｎｍ程度の第３のＳｉＯ2 スペーサ膜１１
４がそれぞれ順次に堆積される。
【０００９】次いで、図１１（ｂ）に示すように、第３
のＳｉＯ2 スペーサ膜１１４、第２のＮ+ 型ドープドポ
リＳｉ膜１１３、第２のＳｉＯ2 スペーサ膜１１２、第
１のＮ+ 型ドープドポリＳｉ膜１１１、第１のＳｉＯ2
スペーサ膜１１０、エッチングストッパ膜１０９、層間
絶縁膜１０８が反応性イオンエッチング（ＲＩＥ）で順
次にドライエッチングされる。そして、これらを貫通し
第２のＮ+ 拡散層１０６面を表出するコンタクト孔１１
５が設けられる。
のＳｉＯ2 スペーサ膜１１４、第２のＮ+ 型ドープドポ
リＳｉ膜１１３、第２のＳｉＯ2 スペーサ膜１１２、第
１のＮ+ 型ドープドポリＳｉ膜１１１、第１のＳｉＯ2
スペーサ膜１１０、エッチングストッパ膜１０９、層間
絶縁膜１０８が反応性イオンエッチング（ＲＩＥ）で順
次にドライエッチングされる。そして、これらを貫通し
第２のＮ+ 拡散層１０６面を表出するコンタクト孔１１
５が設けられる。
【００１０】次に、図１１（ｃ）に示すように、コンタ
クト孔１１５の内面および第３のＳｉＯ2 スペーサ膜１
１４上に厚さ５０ｎｍ程度の第３のＮ+ 型ドープドポリ
Ｓｉ膜１１６が形成される。
クト孔１１５の内面および第３のＳｉＯ2 スペーサ膜１
１４上に厚さ５０ｎｍ程度の第３のＮ+ 型ドープドポリ
Ｓｉ膜１１６が形成される。
【００１１】次に、図１２（ａ）に示すように、フォト
リソグラフィ技術とドライエッチング技術とで、前述し
た多層に積層されたＮ+ 型ドープドポリＳｉ膜とＳｉＯ
2 スペーサ膜は、微細加工され所定の蓄積電極形状１１
７にパターニングされる。ここで、エッチングストッパ
膜１０９は、前述のドライエッチングの工程で層間絶縁
膜１０８がエッチングされないように保護する役割を有
する。
リソグラフィ技術とドライエッチング技術とで、前述し
た多層に積層されたＮ+ 型ドープドポリＳｉ膜とＳｉＯ
2 スペーサ膜は、微細加工され所定の蓄積電極形状１１
７にパターニングされる。ここで、エッチングストッパ
膜１０９は、前述のドライエッチングの工程で層間絶縁
膜１０８がエッチングされないように保護する役割を有
する。
【００１２】次に、弗酸系の化学薬液によるウェットエ
ッチングで、第１、第２、第３のＳｉＯ2 スペーサ膜１
１０，１１２，１１４は除去される。この場合でも、エ
ッチングストッパ膜１０９は、層間絶縁膜１０８がウェ
ットエッチングされないように保護する役割を有する。
このようにして、図１２（ｂ）に示すように、第１層フ
ィン１１８、第２層フィン１１９および第３層フィン１
２０が形成される。ここで、第３層フィン１２０は、第
１層フィン１１８および第２層フィン１１９よりその膜
厚が厚く、これらのフィンを支えるように形成される。
このようにして、３層フィン構造蓄積電極１２１が形成
される。
ッチングで、第１、第２、第３のＳｉＯ2 スペーサ膜１
１０，１１２，１１４は除去される。この場合でも、エ
ッチングストッパ膜１０９は、層間絶縁膜１０８がウェ
ットエッチングされないように保護する役割を有する。
このようにして、図１２（ｂ）に示すように、第１層フ
ィン１１８、第２層フィン１１９および第３層フィン１
２０が形成される。ここで、第３層フィン１２０は、第
１層フィン１１８および第２層フィン１１９よりその膜
厚が厚く、これらのフィンを支えるように形成される。
このようにして、３層フィン構造蓄積電極１２１が形成
される。
【００１３】次に、図１２（ｃ）に示すように、３層フ
ィン構造蓄積電極１２１の表面に容量絶縁膜１２２が堆
積され、次いでＮ+ 型ドープドポリＳｉ膜が堆積されＲ
ＩＥによるドライエッチングでパターニングされ、上部
容量電極であるプレート電極１２３が形成される。この
ようにして、メモリセルを構成する１個のトランジスタ
と１個のキャパシタとが形成される。
ィン構造蓄積電極１２１の表面に容量絶縁膜１２２が堆
積され、次いでＮ+ 型ドープドポリＳｉ膜が堆積されＲ
ＩＥによるドライエッチングでパターニングされ、上部
容量電極であるプレート電極１２３が形成される。この
ようにして、メモリセルを構成する１個のトランジスタ
と１個のキャパシタとが形成される。
【００１４】これ以後の工程では、ビット線が、第１の
Ｎ+ 拡散層１０５に接続して形成され、層間絶縁膜を介
してプレート電極１２３上に配設されるようになる。
Ｎ+ 拡散層１０５に接続して形成され、層間絶縁膜を介
してプレート電極１２３上に配設されるようになる。
【００１５】次に、従来のシリンダ構造のキャパシタに
ついて、図１３に基づいて説明する。図１３は、特開平
４−２６４７６７号公報に記載されている技術で蓄積電
極が同心円状に形成される多重シリンダ構造を有するメ
モリセル領域の断面図である。以後、この公開公報に示
されている従来の技術を第２の従来例と記す。
ついて、図１３に基づいて説明する。図１３は、特開平
４−２６４７６７号公報に記載されている技術で蓄積電
極が同心円状に形成される多重シリンダ構造を有するメ
モリセル領域の断面図である。以後、この公開公報に示
されている従来の技術を第２の従来例と記す。
【００１６】図１３に示すように、シリコン基板２０１
上の所定の領域にフィールド酸化膜２０２が形成され
る。そして、ゲート酸化膜２０３を介してゲート電極２
０４が形成され、その両側のシリコン基板２０１の表面
に第１のＮ+ 拡散層２０５と第２のＮ+ 拡散層２０６が
設けられる。このようにしてメモリセル領域のトランス
ファトランジスタが形成される。そして、フィールド酸
化膜２０２、トランスファトランジスタを被覆するよう
にして層間絶縁膜２０７が形成される。
上の所定の領域にフィールド酸化膜２０２が形成され
る。そして、ゲート酸化膜２０３を介してゲート電極２
０４が形成され、その両側のシリコン基板２０１の表面
に第１のＮ+ 拡散層２０５と第２のＮ+ 拡散層２０６が
設けられる。このようにしてメモリセル領域のトランス
ファトランジスタが形成される。そして、フィールド酸
化膜２０２、トランスファトランジスタを被覆するよう
にして層間絶縁膜２０７が形成される。
【００１７】次に、第２のＮ+ 拡散層２０６上の層間絶
縁膜２０７にコンタクト孔が形成され、蓄積ノードであ
る第２のＮ+ 拡散層２０６に電気接続する下部電極２０
８が設けられる。そして、この下部電極２０８に電気接
続して複数の円筒電極が形成される。この例では、下部
電極２０８に第１の円筒電極２０９、第２の円筒電極２
１０およびで第３の円筒電極２１１が設けられ、３重シ
リンダ構造の蓄積電極２１２が形成されるようになる。
縁膜２０７にコンタクト孔が形成され、蓄積ノードであ
る第２のＮ+ 拡散層２０６に電気接続する下部電極２０
８が設けられる。そして、この下部電極２０８に電気接
続して複数の円筒電極が形成される。この例では、下部
電極２０８に第１の円筒電極２０９、第２の円筒電極２
１０およびで第３の円筒電極２１１が設けられ、３重シ
リンダ構造の蓄積電極２１２が形成されるようになる。
【００１８】次に、この蓄積電極２１２の表面に被覆す
る容量絶縁膜２１３が設けられ、プレート電極２１４が
形成される。このようにして、１個のトランジスタと１
個の多重シリンダ構造のキャパシタとを有するメモリセ
ル領域が形成される。
る容量絶縁膜２１３が設けられ、プレート電極２１４が
形成される。このようにして、１個のトランジスタと１
個の多重シリンダ構造のキャパシタとを有するメモリセ
ル領域が形成される。
【００１９】
【発明が解決しようとする課題】しかしながら、従来の
技術で形成するＤＲＡＭのメモリセルでは、記憶容量が
２５６メガビットあるいは１Ｇｂと大容量化しメモリセ
ル寸法が微細化するに伴い、次のような問題点が顕在化
してくる。
技術で形成するＤＲＡＭのメモリセルでは、記憶容量が
２５６メガビットあるいは１Ｇｂと大容量化しメモリセ
ル寸法が微細化するに伴い、次のような問題点が顕在化
してくる。
【００２０】すなわち、第１の従来例の場合には、蓄積
電極を構成する各フィン層の膜厚が薄くなると機械的強
度が低下し、フィン層の垂れ下がり変形が生じる。そし
て、自ずとこのようなフィン層の膜厚の薄膜化には限界
が生じるようになる。
電極を構成する各フィン層の膜厚が薄くなると機械的強
度が低下し、フィン層の垂れ下がり変形が生じる。そし
て、自ずとこのようなフィン層の膜厚の薄膜化には限界
が生じるようになる。
【００２１】そこで、蓄積電極の強度を確保しようとす
れば、蓄積電極の高さが増大するようになる。また、こ
の構造の蓄積電極は、上層に位置するフィン層の膜厚を
厚くし多層のフィン層を支えるようにするため、蓄積電
極の高さはさらに大きくなる。このような蓄積電極の高
さの増大は、後述するような問題を顕著にするものであ
る。
れば、蓄積電極の高さが増大するようになる。また、こ
の構造の蓄積電極は、上層に位置するフィン層の膜厚を
厚くし多層のフィン層を支えるようにするため、蓄積電
極の高さはさらに大きくなる。このような蓄積電極の高
さの増大は、後述するような問題を顕著にするものであ
る。
【００２２】また、第２の従来例の場合にも、蓄積電極
を構成する各円筒型電極の薄膜化はその機械的強度の確
保の点で困難になる。あるいは、この薄膜化を可能にす
るためには、段差被覆性が極めてよく、応力の小さい、
新しいプレート電極材料の開発が必須になる。このた
め、平面積の限定された領域に形成するシリンダ電極の
多重化にも限界が生じる。
を構成する各円筒型電極の薄膜化はその機械的強度の確
保の点で困難になる。あるいは、この薄膜化を可能にす
るためには、段差被覆性が極めてよく、応力の小さい、
新しいプレート電極材料の開発が必須になる。このた
め、平面積の限定された領域に形成するシリンダ電極の
多重化にも限界が生じる。
【００２３】通常、ＤＲＡＭの記憶容量の増大に伴いメ
モリセルの平面積は減少する。しかし、電荷を蓄積する
キャパシタの容量は、アルファー線によるソフトエラー
の防止あるいは読み出し時の信号強度の確保のために
は、記憶容量の増大に関わらず、ほぼ一定の値になるよ
うに維持される。このために、従来の技術で形成する蓄
積電極の高さは、第１の従来例を場合のように記憶容量
の増加と共にますます増大するようになる。しかし、こ
のように蓄積電極の高さが増大すると、ＤＲＡＭのメモ
リセルのアレー部と周辺回路部の段差が大きくなり、フ
ォトリソグラフィ工程での解像不良、配線形成工程にお
ける断線または短絡等の不良が発生し歩留りが低下する
ようになる。
モリセルの平面積は減少する。しかし、電荷を蓄積する
キャパシタの容量は、アルファー線によるソフトエラー
の防止あるいは読み出し時の信号強度の確保のために
は、記憶容量の増大に関わらず、ほぼ一定の値になるよ
うに維持される。このために、従来の技術で形成する蓄
積電極の高さは、第１の従来例を場合のように記憶容量
の増加と共にますます増大するようになる。しかし、こ
のように蓄積電極の高さが増大すると、ＤＲＡＭのメモ
リセルのアレー部と周辺回路部の段差が大きくなり、フ
ォトリソグラフィ工程での解像不良、配線形成工程にお
ける断線または短絡等の不良が発生し歩留りが低下する
ようになる。
【００２４】本発明の目的は、蓄積電極を構造的に強化
して、蓄積電極を構成する導電体膜の薄膜化が容易にな
るキャパシタ構造を有する半導体装置とその製造方法を
提供することにある。
して、蓄積電極を構成する導電体膜の薄膜化が容易にな
るキャパシタ構造を有する半導体装置とその製造方法を
提供することにある。
【００２５】
【課題を解決するための手段】そこで、本発明の半導体
装置は、容量絶縁膜を介して下部容量電極と上部容量電
極とが対向するキャパシタを備えた半導体装置であっ
て、前記下部容量電極が、複数の導電体薄膜が縦積みし
た蛇腹構造で構成され、前記上部容量電極が、前記縦積
みされた導電体薄膜の表面全面にわたって被着された容
量絶縁膜を介して前記蛇腹構造の下部容量電極と対向し
て設けられている。
装置は、容量絶縁膜を介して下部容量電極と上部容量電
極とが対向するキャパシタを備えた半導体装置であっ
て、前記下部容量電極が、複数の導電体薄膜が縦積みし
た蛇腹構造で構成され、前記上部容量電極が、前記縦積
みされた導電体薄膜の表面全面にわたって被着された容
量絶縁膜を介して前記蛇腹構造の下部容量電極と対向し
て設けられている。
【００２６】ここで、前記導電体薄膜が不純物を含有す
る多結晶シリコンで形成されあるいは前記重層して縦積
みされた導電体薄膜の表面が凹凸形状になっている。
る多結晶シリコンで形成されあるいは前記重層して縦積
みされた導電体薄膜の表面が凹凸形状になっている。
【００２７】また、本発明の半導体装置は、１個のトラ
ンスファトランジスタと１個のキャパシタとで構成され
るメモリセルを有し、前記キャパシタがワード線および
ビット線の上層に形成されている。
ンスファトランジスタと１個のキャパシタとで構成され
るメモリセルを有し、前記キャパシタがワード線および
ビット線の上層に形成されている。
【００２８】そして、本発明の半導体装置の製造方法
は、半導体基板上に第１のスペーサ膜と第２のスペーサ
膜とを交互に積層し所定の平面形状にパターニングする
工程と、前記第１のスペーサ膜に対し前記平面形状の中
央部が残るように前記第１のスペーサ膜の周囲を除去す
る工程と、しかる後、第２のスペーサ膜の表面に導電体
薄膜を形成する工程とを含む。
は、半導体基板上に第１のスペーサ膜と第２のスペーサ
膜とを交互に積層し所定の平面形状にパターニングする
工程と、前記第１のスペーサ膜に対し前記平面形状の中
央部が残るように前記第１のスペーサ膜の周囲を除去す
る工程と、しかる後、第２のスペーサ膜の表面に導電体
薄膜を形成する工程とを含む。
【００２９】ここで、前記第１のスペーサ膜および第２
のスペーサ膜は、エッチングレートの異る絶縁膜であっ
て、エッチグレートの違いを利用した選択エッチングに
よって前記第１のスペーサ膜が選択的にエッチングされ
る。
のスペーサ膜は、エッチングレートの異る絶縁膜であっ
て、エッチグレートの違いを利用した選択エッチングに
よって前記第１のスペーサ膜が選択的にエッチングされ
る。
【００３０】具体的には、本発明の半導体装置の製造方
法は、半導体基板上に不純物を含むシリコン酸化膜と不
純物を含まないシリコン酸化膜とを交互に積層させて重
層する絶縁膜を堆積させる工程と、前記重層する絶縁膜
を所定の平面形状にパターニングする工程と、前記所定
の平面形状の中心部に前記不純物を含むシリコン酸化膜
が残存するように、気相ＨＦ処理で前記不純物を含むシ
リコン酸化膜を選択的にエッチングする工程とを含む。
法は、半導体基板上に不純物を含むシリコン酸化膜と不
純物を含まないシリコン酸化膜とを交互に積層させて重
層する絶縁膜を堆積させる工程と、前記重層する絶縁膜
を所定の平面形状にパターニングする工程と、前記所定
の平面形状の中心部に前記不純物を含むシリコン酸化膜
が残存するように、気相ＨＦ処理で前記不純物を含むシ
リコン酸化膜を選択的にエッチングする工程とを含む。
【００３１】あるいは、本発明の半導体装置の製造方法
は、半導体基板上に不純物を含むシリコン酸化膜と不純
物を含まないシリコン酸化膜とを交互に積層させて重層
する絶縁膜を堆積させる工程と、前記重層する絶縁膜を
所定の平面形状にパターニングする工程と、前記所定の
平面形状の所定の領域であり前記重層する絶縁膜を貫通
するように孔を形成し前記孔に不純物を含まないシリコ
ン酸化膜を埋設する工程と、前記不純物を含むシリコン
酸化膜を気相ＨＦ処理で選択的にエッチングする工程を
含む。
は、半導体基板上に不純物を含むシリコン酸化膜と不純
物を含まないシリコン酸化膜とを交互に積層させて重層
する絶縁膜を堆積させる工程と、前記重層する絶縁膜を
所定の平面形状にパターニングする工程と、前記所定の
平面形状の所定の領域であり前記重層する絶縁膜を貫通
するように孔を形成し前記孔に不純物を含まないシリコ
ン酸化膜を埋設する工程と、前記不純物を含むシリコン
酸化膜を気相ＨＦ処理で選択的にエッチングする工程を
含む。
【００３２】ここで、前記不純物を含むシリコン酸化膜
がリンガラスを含むシリコン酸化膜あるいはリンガラス
とボロンガラスとを含むシリコン酸化膜である。
がリンガラスを含むシリコン酸化膜あるいはリンガラス
とボロンガラスとを含むシリコン酸化膜である。
【００３３】さらに、本発明の半導体装置の製造方法で
は、前記気相ＨＦ処理で不純物を含むシリコン酸化膜を
選択的にエッチングした後、前記不純物を含むシリコン
酸化膜より膜厚が薄くなるように、前記不純物を含まな
いシリコン酸化膜あるいは前記孔に埋設されたシリコン
酸化膜の表面に不純物含有の多結晶シリコン膜を被着さ
せ、前記多結晶シリコン膜の被着後、前記不純物を含ま
ないシリコン酸化膜あるいは前記孔に埋設されたシリコ
ン酸化膜を全てエッチング除去し、前記エッチング除去
後、前記多結晶シリコン膜の表面に容量絶縁膜を被着さ
せ前記容量絶縁膜上に導電体薄膜を形成する。
は、前記気相ＨＦ処理で不純物を含むシリコン酸化膜を
選択的にエッチングした後、前記不純物を含むシリコン
酸化膜より膜厚が薄くなるように、前記不純物を含まな
いシリコン酸化膜あるいは前記孔に埋設されたシリコン
酸化膜の表面に不純物含有の多結晶シリコン膜を被着さ
せ、前記多結晶シリコン膜の被着後、前記不純物を含ま
ないシリコン酸化膜あるいは前記孔に埋設されたシリコ
ン酸化膜を全てエッチング除去し、前記エッチング除去
後、前記多結晶シリコン膜の表面に容量絶縁膜を被着さ
せ前記容量絶縁膜上に導電体薄膜を形成する。
【００３４】本発明では、キャパシタの蓄積電極は蛇腹
構造に形成される。そして、蛇腹構造の蓄積電極を構成
する導電体薄膜は折半され重層して縦積みにされる。す
なわち、この導電体薄膜は縦方向と横方向に折り曲げら
れて幾層にも縦積みにされる。ここで、横方向に配置す
る導電体薄膜は、その両端部で縦方向に配置する導電体
薄膜により支えられるためその機械的強度が増大する。
このように、縦方向の導電体薄膜は、蓄積電極の機械的
強度の増強に大きな役割を有する。
構造に形成される。そして、蛇腹構造の蓄積電極を構成
する導電体薄膜は折半され重層して縦積みにされる。す
なわち、この導電体薄膜は縦方向と横方向に折り曲げら
れて幾層にも縦積みにされる。ここで、横方向に配置す
る導電体薄膜は、その両端部で縦方向に配置する導電体
薄膜により支えられるためその機械的強度が増大する。
このように、縦方向の導電体薄膜は、蓄積電極の機械的
強度の増強に大きな役割を有する。
【００３５】このような蓄積電極の構造的な機械的強度
の増大は、導電体薄膜の薄膜化を容易にし、蓄積電極の
高さを縮小できるようにする。
の増大は、導電体薄膜の薄膜化を容易にし、蓄積電極の
高さを縮小できるようにする。
【００３６】また、このような蛇腹構造の蓄積電極の形
成において、前記気相ＨＦ処理後に残存する不純物を含
まないシリコン酸化膜は蓄積電極形成用の鋳型の役割を
有する。そこで、この鋳型の形状制御が重要になるが、
本発明の製造方法では、気相ＨＦ処理での不純物を含む
シリコン酸化膜のエッチング速度と不純物を含まないシ
リコン酸化膜のエッチング速度との比が非常に大きく１
０００程度になる。このため、前述の鋳型の形状制御あ
るいは蛇腹構造の制御が非常に容易となる。
成において、前記気相ＨＦ処理後に残存する不純物を含
まないシリコン酸化膜は蓄積電極形成用の鋳型の役割を
有する。そこで、この鋳型の形状制御が重要になるが、
本発明の製造方法では、気相ＨＦ処理での不純物を含む
シリコン酸化膜のエッチング速度と不純物を含まないシ
リコン酸化膜のエッチング速度との比が非常に大きく１
０００程度になる。このため、前述の鋳型の形状制御あ
るいは蛇腹構造の制御が非常に容易となる。
【００３７】
【発明の実施の形態】次に、本発明の実施の形態を図面
に基づいて説明する。図１は本発明の第１の実施の形態
を説明するためのＤＲＡＭセル部の平面図とその断面図
である。ここで、１（ａ）の平面図では、図面の簡明化
のため、後述するワード線より上層に位置する構成要素
部が示される。そして、蓄積電極には斜線が付されてい
る。また、図１（ｂ）の断面図は、図１（ａ）の平面図
に記したＡ−Ｂでの切断面を示すものである。
に基づいて説明する。図１は本発明の第１の実施の形態
を説明するためのＤＲＡＭセル部の平面図とその断面図
である。ここで、１（ａ）の平面図では、図面の簡明化
のため、後述するワード線より上層に位置する構成要素
部が示される。そして、蓄積電極には斜線が付されてい
る。また、図１（ｂ）の断面図は、図１（ａ）の平面図
に記したＡ−Ｂでの切断面を示すものである。
【００３８】図１（ａ）および図１（ｂ）に示すよう
に、シリコン基板１上に非活性領域であるフィールド酸
化膜２が選択的に形成され、それらにより取り囲まれる
素子活性領域が形成されている。そして、この素子活性
領域上にゲート酸化膜３、ゲート電極４、容量用拡散層
５、ビット線用拡散層６等からなるＭＯＳトランジスタ
が形成されている。このＭＯＳトランジスタがメモリセ
ルのトランスファトランジスタとなる。また、ワード線
４’がフィールド酸化膜２上に形成されている。このワ
ード線４’は、隣接メモリセルのトランスファトランジ
スタのゲート電極につながる。そして、このゲート電極
（ワード線）４およびワード線４’を被覆する層間絶縁
膜７が形成されている。
に、シリコン基板１上に非活性領域であるフィールド酸
化膜２が選択的に形成され、それらにより取り囲まれる
素子活性領域が形成されている。そして、この素子活性
領域上にゲート酸化膜３、ゲート電極４、容量用拡散層
５、ビット線用拡散層６等からなるＭＯＳトランジスタ
が形成されている。このＭＯＳトランジスタがメモリセ
ルのトランスファトランジスタとなる。また、ワード線
４’がフィールド酸化膜２上に形成されている。このワ
ード線４’は、隣接メモリセルのトランスファトランジ
スタのゲート電極につながる。そして、このゲート電極
（ワード線）４およびワード線４’を被覆する層間絶縁
膜７が形成されている。
【００３９】そして、前述のＭＯＳトランジスタのビッ
ト線用拡散層６上にコンタクト孔が開口され、ビット線
コンタクト孔プラグ８が充填される。さらに、タングス
テン等の導電体材でビット線９が形成される。また、ビ
ット線９は、ビット線パッド９ａを通してビット線コン
タクト孔プラグ８に電気接続されている。そして、この
ビット線９を被覆して再び層間絶縁膜７が形成されてい
る。
ト線用拡散層６上にコンタクト孔が開口され、ビット線
コンタクト孔プラグ８が充填される。さらに、タングス
テン等の導電体材でビット線９が形成される。また、ビ
ット線９は、ビット線パッド９ａを通してビット線コン
タクト孔プラグ８に電気接続されている。そして、この
ビット線９を被覆して再び層間絶縁膜７が形成されてい
る。
【００４０】このような層間絶縁膜７に容量用拡散層５
まで貫通する容量コンタクト孔１０が形成され、この容
量コンタクト孔１０に容量コンタクト孔プラグ１１が埋
設される。ここで、この容量コンタクト孔プラグ１１は
導電体材で構成される。そして、この容量コンタクト孔
プラグ１１に電気接続する下部電極１２が形成され、さ
らに蛇腹型電極１３が下部電極１２に接続して形成され
ている。ここで、この蛇腹型電極１３は、膜厚１０ｎｍ
程度の極薄のＮ+ 型ドープドポリＳｉ膜等の導電体材が
折半され重層して縦積みされた構造を有する。
まで貫通する容量コンタクト孔１０が形成され、この容
量コンタクト孔１０に容量コンタクト孔プラグ１１が埋
設される。ここで、この容量コンタクト孔プラグ１１は
導電体材で構成される。そして、この容量コンタクト孔
プラグ１１に電気接続する下部電極１２が形成され、さ
らに蛇腹型電極１３が下部電極１２に接続して形成され
ている。ここで、この蛇腹型電極１３は、膜厚１０ｎｍ
程度の極薄のＮ+ 型ドープドポリＳｉ膜等の導電体材が
折半され重層して縦積みされた構造を有する。
【００４１】そして、この蛇腹型電極１３の表面と下部
電極１２の一部の表面に容量絶縁膜１４が形成されてい
る。さらに、この容量絶縁膜１４に被着し上部容量電極
となるプレート電極１５が形成されている。以上のよう
にして、１個のトランジスタと１個の蛇腹構造の蓄積電
極を有するキャパシタとで構成されるＤＲＡＭのメモリ
セルが形成される。
電極１２の一部の表面に容量絶縁膜１４が形成されてい
る。さらに、この容量絶縁膜１４に被着し上部容量電極
となるプレート電極１５が形成されている。以上のよう
にして、１個のトランジスタと１個の蛇腹構造の蓄積電
極を有するキャパシタとで構成されるＤＲＡＭのメモリ
セルが形成される。
【００４２】次に、本発明の構造のメモリセルの第１の
製造方法について図２と図３に基づいて説明する。以
下、メモリセルは１ＧｂＤＲＡＭのものが想定される。
図２と図３は本発明の製造方法の工程順の断面図であ
る。図２（ａ）に示すように、導電型がＰ型のシリコン
基板１の所定の領域にフィールド酸化膜２が形成され
る。ここで、このフィールド酸化膜２は公知のトレンチ
素子分離の方法あるいはリセスＬＯＣＯＳの方法で形成
される。
製造方法について図２と図３に基づいて説明する。以
下、メモリセルは１ＧｂＤＲＡＭのものが想定される。
図２と図３は本発明の製造方法の工程順の断面図であ
る。図２（ａ）に示すように、導電型がＰ型のシリコン
基板１の所定の領域にフィールド酸化膜２が形成され
る。ここで、このフィールド酸化膜２は公知のトレンチ
素子分離の方法あるいはリセスＬＯＣＯＳの方法で形成
される。
【００４３】次に、フィールド酸化膜の形成されていな
い領域すなわち素子活性領域にゲート酸化膜３、ゲート
電極４、容量用拡散層５、ビット線用拡散層６等からな
るＭＯＳトランジスタが形成される。そして、このＭＯ
Ｓトランジスタがメモリセルのトランスファトランジス
タとなる。また同時に、隣接メモリセルのトランスファ
トランジスタのゲート電極につながるワード線４’がフ
ィールド酸化膜２上に形成される。ここで、ゲート酸化
膜３は膜厚６ｎｍ程度のシリコン酸化膜であり、ゲート
電極４は膜厚１００ｎｍ程度のチタンポリサイドであ
る。そして、容量用拡散層５およびビット線用拡散層６
は深さ０．１μｍ程度のＮ+ 型拡散層である。
い領域すなわち素子活性領域にゲート酸化膜３、ゲート
電極４、容量用拡散層５、ビット線用拡散層６等からな
るＭＯＳトランジスタが形成される。そして、このＭＯ
Ｓトランジスタがメモリセルのトランスファトランジス
タとなる。また同時に、隣接メモリセルのトランスファ
トランジスタのゲート電極につながるワード線４’がフ
ィールド酸化膜２上に形成される。ここで、ゲート酸化
膜３は膜厚６ｎｍ程度のシリコン酸化膜であり、ゲート
電極４は膜厚１００ｎｍ程度のチタンポリサイドであ
る。そして、容量用拡散層５およびビット線用拡散層６
は深さ０．１μｍ程度のＮ+ 型拡散層である。
【００４４】次に、第１層間絶縁膜７ａが公知のＣＶＤ
法によるシリコン酸化膜の堆積とこのシリコン酸化膜の
化学的機械研磨（ＣＭＰ）法との併用で平坦になるよう
に形成される。ここで、この第１層間絶縁膜７ａの膜厚
は５００ｎｍ程度である。
法によるシリコン酸化膜の堆積とこのシリコン酸化膜の
化学的機械研磨（ＣＭＰ）法との併用で平坦になるよう
に形成される。ここで、この第１層間絶縁膜７ａの膜厚
は５００ｎｍ程度である。
【００４５】次に、前記ＭＯＳトランジスタのビット線
用拡散層６上にコンタクト孔が開口され、このコンタク
ト孔にタングステン、窒化チタン、タングステンシリサ
イド等の導電体材が埋設されビット線コンタクト孔プラ
グ８が設けられる。そして、ＣＶＤ法による膜厚３００
ｎｍのタングステン薄膜堆積後、公知のフォトリソグラ
フィ技術とドライエッチング技術とで微細加工され、ビ
ット線パッド９ａとビット線９が形成される。ここで、
ビット線コンタクト孔プラグ８とビット線パッド９ａは
電気接続される。
用拡散層６上にコンタクト孔が開口され、このコンタク
ト孔にタングステン、窒化チタン、タングステンシリサ
イド等の導電体材が埋設されビット線コンタクト孔プラ
グ８が設けられる。そして、ＣＶＤ法による膜厚３００
ｎｍのタングステン薄膜堆積後、公知のフォトリソグラ
フィ技術とドライエッチング技術とで微細加工され、ビ
ット線パッド９ａとビット線９が形成される。ここで、
ビット線コンタクト孔プラグ８とビット線パッド９ａは
電気接続される。
【００４６】次に、このビット線９を被覆する第２層間
絶縁膜７ｂが、第１層間絶縁膜７ａの製法と同様にして
形成される。ここで、第２層間絶縁膜７ｂの膜厚は４０
０ｎｍ程度に設定される。このようにして、第１層間絶
縁膜７ａと第２層間絶縁膜７ｂとで層間絶縁膜７が形成
されることになる。
絶縁膜７ｂが、第１層間絶縁膜７ａの製法と同様にして
形成される。ここで、第２層間絶縁膜７ｂの膜厚は４０
０ｎｍ程度に設定される。このようにして、第１層間絶
縁膜７ａと第２層間絶縁膜７ｂとで層間絶縁膜７が形成
されることになる。
【００４７】次に、前記ＭＯＳトランジスタの容量用拡
散層５上の層間絶縁膜７に微細加工で容量コンタクト孔
１０が開口される。続いてホスフィン（ＰＨ3 ）とシラ
ン（ＳｉＨ4 ）又はジシラン（Ｓｉ2 Ｈ6 ）ガスを用い
る減圧ＣＶＤ法により、不純物としてリン（Ｐ）を１．
５×１０19原子／ｃｍ3 の濃度で含む多結晶シリコン膜
が堆積される。そして、この多結晶シリコン膜はＣＭＰ
法で研磨され容量コンタクト孔プラグ１１が設けられ
る。
散層５上の層間絶縁膜７に微細加工で容量コンタクト孔
１０が開口される。続いてホスフィン（ＰＨ3 ）とシラ
ン（ＳｉＨ4 ）又はジシラン（Ｓｉ2 Ｈ6 ）ガスを用い
る減圧ＣＶＤ法により、不純物としてリン（Ｐ）を１．
５×１０19原子／ｃｍ3 の濃度で含む多結晶シリコン膜
が堆積される。そして、この多結晶シリコン膜はＣＭＰ
法で研磨され容量コンタクト孔プラグ１１が設けられ
る。
【００４８】次に、上述したのと同様にしてリン不純物
を含む膜厚２０ｎｍ程度の多結晶シリコン膜が堆積さ
れ、下部電極膜１２’が形成される。
を含む膜厚２０ｎｍ程度の多結晶シリコン膜が堆積さ
れ、下部電極膜１２’が形成される。
【００４９】次に、常圧ＣＶＤ法によりスペーサ膜が積
層して堆積される。すなわち、図２（ａ）に示すよう
に、第１スペーサ膜１６と第２スペーサ膜１７とがそれ
ぞれ交互に積層して３層に形成される。ここで、第１ス
ペーサ膜はリン不純物を５モル％程度含有するＰＳＧ膜
（リンガラスを含むシリコン酸化膜）であり、各層の膜
厚は７０ｎｍ程度に設定される。第２スペーサ膜１７は
シリコン酸化膜であり、各層の膜厚は２０ｎｍ程度であ
る。
層して堆積される。すなわち、図２（ａ）に示すよう
に、第１スペーサ膜１６と第２スペーサ膜１７とがそれ
ぞれ交互に積層して３層に形成される。ここで、第１ス
ペーサ膜はリン不純物を５モル％程度含有するＰＳＧ膜
（リンガラスを含むシリコン酸化膜）であり、各層の膜
厚は７０ｎｍ程度に設定される。第２スペーサ膜１７は
シリコン酸化膜であり、各層の膜厚は２０ｎｍ程度であ
る。
【００５０】次に、図２（ｂ）に示すように、公知のフ
ォトリソグラフィ技術とドライエッチング技術とで第１
スペーサ膜、第２スペーサ膜および下地電極膜１２’は
所定の形状寸法にパターニング加工される。このように
して、下地電極１２、第１スペーサ層１８および第２ス
ペーサ層１９が形成される。ここで、このパターン寸法
は０．５μｍ角である。
ォトリソグラフィ技術とドライエッチング技術とで第１
スペーサ膜、第２スペーサ膜および下地電極膜１２’は
所定の形状寸法にパターニング加工される。このように
して、下地電極１２、第１スペーサ層１８および第２ス
ペーサ層１９が形成される。ここで、このパターン寸法
は０．５μｍ角である。
【００５１】次に、図２（ｃ）に示すように、第１スペ
ーサ層１８が所定のところまで選択的にエッチングされ
絶縁膜ポスト２０が形成される。以下、この第１スペー
サ層の選択的エッチングの方法について説明する。
ーサ層１８が所定のところまで選択的にエッチングされ
絶縁膜ポスト２０が形成される。以下、この第１スペー
サ層の選択的エッチングの方法について説明する。
【００５２】この第１スペーサ層１８の選択的エッチン
グは、特開平６−１８１１８８号公報に記載した選択気
相ＨＦ処理の方法で行われる。すなわち、エッチングチ
ャンバー内に反応ガスとして６００Ｐａの気相ＨＦガス
と１Ｐａ以下の水蒸気との混合ガスが導入され、室温中
で第１スペーサ層１８が所定の時間エッチングされる。
このような条件では、第１スペーサ層１８のエッチング
速度は１０００ｎｍ／ｍｉｎであり、第２スペーサ層１
９のエッチング速度は１．５ｎｍ／ｍｉｎである。そこ
で、エッチング処理時間は８〜１０秒間に設定される。
この選択気相ＨＦ処理で、直径が約０．１μｍの絶縁膜
ポスト２０が形成される。この場合には、第２スペーサ
層１９の各層のエッチングされる量は両側面で０．４ｎ
ｍ程度となり、初期の膜厚２０ｎｍの１／５０で問題と
はならない。
グは、特開平６−１８１１８８号公報に記載した選択気
相ＨＦ処理の方法で行われる。すなわち、エッチングチ
ャンバー内に反応ガスとして６００Ｐａの気相ＨＦガス
と１Ｐａ以下の水蒸気との混合ガスが導入され、室温中
で第１スペーサ層１８が所定の時間エッチングされる。
このような条件では、第１スペーサ層１８のエッチング
速度は１０００ｎｍ／ｍｉｎであり、第２スペーサ層１
９のエッチング速度は１．５ｎｍ／ｍｉｎである。そこ
で、エッチング処理時間は８〜１０秒間に設定される。
この選択気相ＨＦ処理で、直径が約０．１μｍの絶縁膜
ポスト２０が形成される。この場合には、第２スペーサ
層１９の各層のエッチングされる量は両側面で０．４ｎ
ｍ程度となり、初期の膜厚２０ｎｍの１／５０で問題と
はならない。
【００５３】次に、図３（ａ）に示すように、膜厚２０
ｎｍの蛇腹型電極膜２１が第２スペーサ層１９および絶
縁膜ポスト２０の表面に形成される。ここで、この蛇腹
型電極膜２１は減圧ＣＶＤ法により堆積される多結晶シ
リコン膜である。なお、この多結晶シリコン膜にはリン
不純物が１×１０19〜１×１０20原子／ｃｍ3 含まれ
る。
ｎｍの蛇腹型電極膜２１が第２スペーサ層１９および絶
縁膜ポスト２０の表面に形成される。ここで、この蛇腹
型電極膜２１は減圧ＣＶＤ法により堆積される多結晶シ
リコン膜である。なお、この多結晶シリコン膜にはリン
不純物が１×１０19〜１×１０20原子／ｃｍ3 含まれ
る。
【００５４】次に、多結晶シリコン膜の異方性ドライエ
ッチングが行われる。この異方性ドライエッチングで、
層間絶縁膜７表面上および第２スペーサ層１９の最上層
上に堆積している蛇腹型電極膜は除去される。
ッチングが行われる。この異方性ドライエッチングで、
層間絶縁膜７表面上および第２スペーサ層１９の最上層
上に堆積している蛇腹型電極膜は除去される。
【００５５】このようにして、図３（ｂ）に示すよう
に、層間絶縁膜７上に蛇腹型電極１３が形成される。こ
こで、この蛇腹型電極１３は下地電極１２を通して容量
コンタクト孔プラグ１１に電気接続されている。
に、層間絶縁膜７上に蛇腹型電極１３が形成される。こ
こで、この蛇腹型電極１３は下地電極１２を通して容量
コンタクト孔プラグ１１に電気接続されている。
【００５６】次に、第２スペーサ層１９および絶縁膜ポ
スト２０が、弗酸系の化学溶液中でウェットエッチング
除去される。そして、図３（ｃ）に示すように、メモリ
セルの１キャパシタの蓄積電極を構成する蛇腹型電極１
３が形成される。ここで、この蛇腹型電極１３のでき上
がり寸法でみると、縦横の平面パターンは０．５μｍ角
でありその高さは０．３μｍである。なお、このウェッ
トエッチングによる第２スペーサ層１９および絶縁膜ポ
スト２０の除去工程で層間絶縁膜７の表面もエッチング
されるが、その膜厚は０．１μｍ以下であり問題はな
い。ここで、層間絶縁膜７表面のエッチングを防止しよ
うとする場合には、シリコン窒化膜あるいは過剰シリコ
ン原子を含むシリコン酸化膜で形成されるマスク絶縁膜
が層間絶縁膜７の表面に形成される。
スト２０が、弗酸系の化学溶液中でウェットエッチング
除去される。そして、図３（ｃ）に示すように、メモリ
セルの１キャパシタの蓄積電極を構成する蛇腹型電極１
３が形成される。ここで、この蛇腹型電極１３のでき上
がり寸法でみると、縦横の平面パターンは０．５μｍ角
でありその高さは０．３μｍである。なお、このウェッ
トエッチングによる第２スペーサ層１９および絶縁膜ポ
スト２０の除去工程で層間絶縁膜７の表面もエッチング
されるが、その膜厚は０．１μｍ以下であり問題はな
い。ここで、層間絶縁膜７表面のエッチングを防止しよ
うとする場合には、シリコン窒化膜あるいは過剰シリコ
ン原子を含むシリコン酸化膜で形成されるマスク絶縁膜
が層間絶縁膜７の表面に形成される。
【００５７】このように、本発明の蛇腹型電極１３は、
第２スペーサ層１９と絶縁膜ポスト２０を鋳型にして形
成される。そして、この鋳型が、先述したようにエッチ
ング選択性の非常に高い選択気相ＨＦ処理の方法で形成
される。このため、蓄積電極の形状の精度が非常に高く
なる。
第２スペーサ層１９と絶縁膜ポスト２０を鋳型にして形
成される。そして、この鋳型が、先述したようにエッチ
ング選択性の非常に高い選択気相ＨＦ処理の方法で形成
される。このため、蓄積電極の形状の精度が非常に高く
なる。
【００５８】以後の工程で、下地電極１２と蛇腹型電極
１３の表面に極薄のシリコン窒化膜が堆積され酸化処理
される。ここで、このシリコン窒化膜の膜厚は５ｎｍ程
度である。そして、リン不純物を含む多結晶シリコン膜
が堆積され図１で説明したプレート電極１５が形成され
て１トランジスタと１キャパシタとで構成されるメモリ
セルが完成する。
１３の表面に極薄のシリコン窒化膜が堆積され酸化処理
される。ここで、このシリコン窒化膜の膜厚は５ｎｍ程
度である。そして、リン不純物を含む多結晶シリコン膜
が堆積され図１で説明したプレート電極１５が形成され
て１トランジスタと１キャパシタとで構成されるメモリ
セルが完成する。
【００５９】このような蛇腹型電極１３を有するキャパ
シタの形成において、プレート電極１５が、蛇腹型電極
１３を構成する蛇腹型電極膜２１間に挿入するように形
成される必要がある。そこで、第１スペーサ層１８の膜
厚が、蛇腹型電極膜２１の膜厚と容量絶縁膜１４の膜厚
の総和の２倍以上になるように設定される。
シタの形成において、プレート電極１５が、蛇腹型電極
１３を構成する蛇腹型電極膜２１間に挿入するように形
成される必要がある。そこで、第１スペーサ層１８の膜
厚が、蛇腹型電極膜２１の膜厚と容量絶縁膜１４の膜厚
の総和の２倍以上になるように設定される。
【００６０】次に、本発明のメモリセルの第２の製造方
法を図４に基づいて説明する。この第２の製造方法は、
先述した第１の製造方法における絶縁膜ポストの形成方
法を異にする。そこで、以下に絶縁膜ポストの形成工程
までを主に述べることにする。図４（ａ）に示すよう
に、下地電極膜１２’の堆積までは第１の製造方法と全
く同様であるのでその説明は省略される。
法を図４に基づいて説明する。この第２の製造方法は、
先述した第１の製造方法における絶縁膜ポストの形成方
法を異にする。そこで、以下に絶縁膜ポストの形成工程
までを主に述べることにする。図４（ａ）に示すよう
に、下地電極膜１２’の堆積までは第１の製造方法と全
く同様であるのでその説明は省略される。
【００６１】次に、常圧ＣＶＤ法によりスペーサ膜が積
層して堆積される。すなわち、図４（ａ）に示すよう
に、第１スペーサ膜１６が３層に形成され、第２スペー
サ膜１７が３層に形成される。ここで、第１スペーサ膜
はＢＰＳＧ膜（ボロンガラスとリンガラスを含むシリコ
ン酸化膜）であり、各層の膜厚は７０ｎｍ程度に設定さ
れる。なお、この膜中のリン不純物の含有量は５モル％
程度でありボロン不純物含有量は１０モル％程度であ
る。また、第２スペーサ膜１７はシリコン酸化膜であ
り、各層の膜厚は２０ｎｍ程度である。
層して堆積される。すなわち、図４（ａ）に示すよう
に、第１スペーサ膜１６が３層に形成され、第２スペー
サ膜１７が３層に形成される。ここで、第１スペーサ膜
はＢＰＳＧ膜（ボロンガラスとリンガラスを含むシリコ
ン酸化膜）であり、各層の膜厚は７０ｎｍ程度に設定さ
れる。なお、この膜中のリン不純物の含有量は５モル％
程度でありボロン不純物含有量は１０モル％程度であ
る。また、第２スペーサ膜１７はシリコン酸化膜であ
り、各層の膜厚は２０ｎｍ程度である。
【００６２】次に、第２スペーサ膜１７の最上層に保護
絶縁膜２２が堆積される。ここで、この保護絶縁膜２２
は膜厚１０ｎｍ程度のシリコン窒化膜である。
絶縁膜２２が堆積される。ここで、この保護絶縁膜２２
は膜厚１０ｎｍ程度のシリコン窒化膜である。
【００６３】次に、図４（ｂ）に示すように、第１スペ
ーサ膜１６、第２スペーサ膜１７および保護絶縁膜２２
がドライエッチングされ、口径０．１μｍの絶縁膜ポス
ト用孔２３が形成される。続いて膜厚１５０ｎｍ程度の
埋設用絶縁膜２４が堆積される。ここで、この埋設用絶
縁膜２４はＣＶＤ法で堆積されるシリコン酸化膜であ
る。なお、このＣＶＤ法での成膜温度は４００℃であ
り、反応ガスはステップカバレッジの高い成膜を可能に
するテトラエトキシシラン（ＴＥＯＳ）と酸素の混合ガ
スである。
ーサ膜１６、第２スペーサ膜１７および保護絶縁膜２２
がドライエッチングされ、口径０．１μｍの絶縁膜ポス
ト用孔２３が形成される。続いて膜厚１５０ｎｍ程度の
埋設用絶縁膜２４が堆積される。ここで、この埋設用絶
縁膜２４はＣＶＤ法で堆積されるシリコン酸化膜であ
る。なお、このＣＶＤ法での成膜温度は４００℃であ
り、反応ガスはステップカバレッジの高い成膜を可能に
するテトラエトキシシラン（ＴＥＯＳ）と酸素の混合ガ
スである。
【００６４】次に、この埋設用絶縁膜２４がＣＭＰ法で
研磨される。先述した保護絶縁膜２２は、このＣＭＰの
工程でエッチングストッパ膜として機能する。このＣＭ
Ｐによる埋設絶縁膜２４のエッチング後、保護絶縁膜２
２は公知のウェットエッチングで除去される。このよう
にして、図４（ｃ）に示すように絶縁膜ポスト２０が第
１スペーサ膜１６および第２スペーサ膜１７に埋設して
形成される。ここで、絶縁膜ポスト２０の材質は第２ス
ペーサ膜１７のそれと同一になる。これに対し、第１の
製造方法では絶縁膜ポストは第１スペーサ膜で構成され
ていた。
研磨される。先述した保護絶縁膜２２は、このＣＭＰの
工程でエッチングストッパ膜として機能する。このＣＭ
Ｐによる埋設絶縁膜２４のエッチング後、保護絶縁膜２
２は公知のウェットエッチングで除去される。このよう
にして、図４（ｃ）に示すように絶縁膜ポスト２０が第
１スペーサ膜１６および第２スペーサ膜１７に埋設して
形成される。ここで、絶縁膜ポスト２０の材質は第２ス
ペーサ膜１７のそれと同一になる。これに対し、第１の
製造方法では絶縁膜ポストは第１スペーサ膜で構成され
ていた。
【００６５】以後の工程は、第１の製造方法で示した図
２（ｂ）以後の工程と同様になる。すなわち、第１スペ
ーサ膜１６、第２スペーサ膜１７および下部電極膜１
２’が所定の形状にパターニングされ、第１スペーサ層
１８、第２スペーサ層１９および下部電極１２が形成さ
れる。そして、選択的気相ＨＦ処置で第１スペーサ層１
８のみが除去されるようになる。
２（ｂ）以後の工程と同様になる。すなわち、第１スペ
ーサ膜１６、第２スペーサ膜１７および下部電極膜１
２’が所定の形状にパターニングされ、第１スペーサ層
１８、第２スペーサ層１９および下部電極１２が形成さ
れる。そして、選択的気相ＨＦ処置で第１スペーサ層１
８のみが除去されるようになる。
【００６６】この場合には、第１スペーサ層１８の選択
気相ＨＦ処理の制御が非常に簡単になる。なお、この場
合にも、処理チャンバー内にて６００Ｐａの気相ＨＦガ
スと１Ｐａ以下の水蒸気との混合ガスが導入され、室温
中で第１スペーサ層１８がエッチングされる。このよう
な条件では、第１スペーサ層１８のエッチング速度は２
０００ｎｍ／ｍｉｎであり、第２スペーサ層１９および
絶縁膜ポスト２０のエッチング速度は１．５ｎｍ／ｍｉ
ｎである。このため、第１スペーサ層１８の選択的除去
の工程でそのプロセスのマージンは十分に確保されるよ
うになる。
気相ＨＦ処理の制御が非常に簡単になる。なお、この場
合にも、処理チャンバー内にて６００Ｐａの気相ＨＦガ
スと１Ｐａ以下の水蒸気との混合ガスが導入され、室温
中で第１スペーサ層１８がエッチングされる。このよう
な条件では、第１スペーサ層１８のエッチング速度は２
０００ｎｍ／ｍｉｎであり、第２スペーサ層１９および
絶縁膜ポスト２０のエッチング速度は１．５ｎｍ／ｍｉ
ｎである。このため、第１スペーサ層１８の選択的除去
の工程でそのプロセスのマージンは十分に確保されるよ
うになる。
【００６７】この第２の製造方法の場合には、絶縁膜ポ
スト２０が気相ＨＦエッチグ速度の非常に小さい絶縁膜
である。このために、図５に示すように蛇腹型電極の鋳
型となる第２スペーサ層１９と絶縁膜ポスト２０との相
対的位置関係が変えられる。すなわち、図５に示すメモ
リセル平面図では、絶縁膜ポスト２０の位置は第２スペ
ーサ層１９パターンの端になるように設定される。この
ようにして、メモリセルの寸法に応じて任意の平面的な
蓄積電極形状を有する蛇腹型電極が形成できるようにな
る。
スト２０が気相ＨＦエッチグ速度の非常に小さい絶縁膜
である。このために、図５に示すように蛇腹型電極の鋳
型となる第２スペーサ層１９と絶縁膜ポスト２０との相
対的位置関係が変えられる。すなわち、図５に示すメモ
リセル平面図では、絶縁膜ポスト２０の位置は第２スペ
ーサ層１９パターンの端になるように設定される。この
ようにして、メモリセルの寸法に応じて任意の平面的な
蓄積電極形状を有する蛇腹型電極が形成できるようにな
る。
【００６８】次に、本発明のメモリセルの第３の製造方
法を図６と図７に基づいて説明する。この第３の製造方
法は、先述した第１の製造方法における第２層間絶縁膜
７ｂの形成工程までは同一としその説明は省略される。
法を図６と図７に基づいて説明する。この第３の製造方
法は、先述した第１の製造方法における第２層間絶縁膜
７ｂの形成工程までは同一としその説明は省略される。
【００６９】図６（ａ）に示すように、第２層間絶縁膜
７ｂ上にマスク絶縁膜２５が堆積される。ここで、この
マスク絶縁膜２５はＣＶＤ法で堆積される膜厚２０ｎｍ
程度のシリコン窒化膜である。
７ｂ上にマスク絶縁膜２５が堆積される。ここで、この
マスク絶縁膜２５はＣＶＤ法で堆積される膜厚２０ｎｍ
程度のシリコン窒化膜である。
【００７０】次に、常圧ＣＶＤ法によりスペーサ膜が積
層して堆積される。すなわち、図６（ａ）に示すよう
に、第１スペーサ膜１６が３層に形成され、第２スペー
サ膜１７が３層に形成される。ここで、第１スペーサ膜
はＰＳＧ膜であり、最下層の膜厚は４０ｎｍでそれ以外
は７０ｎｍ程度に設定される。なお、この膜中のリン不
純物の含有量は５モル％程度である。また、第２スペー
サ膜１７はシリコン酸化膜であり、各層の膜厚は２０ｎ
ｍである。
層して堆積される。すなわち、図６（ａ）に示すよう
に、第１スペーサ膜１６が３層に形成され、第２スペー
サ膜１７が３層に形成される。ここで、第１スペーサ膜
はＰＳＧ膜であり、最下層の膜厚は４０ｎｍでそれ以外
は７０ｎｍ程度に設定される。なお、この膜中のリン不
純物の含有量は５モル％程度である。また、第２スペー
サ膜１７はシリコン酸化膜であり、各層の膜厚は２０ｎ
ｍである。
【００７１】次に、図６（ｂ）に示すように容量コンタ
クト孔プラグ１１上の第１スペーサ膜１６と第２スペー
サ膜１７がドライエッチングされる。このようにして、
容量コンタクト孔プラグ１１の表面およびマスク絶縁膜
２５の表面に達するスペーサエッチング用孔２６が形成
される。
クト孔プラグ１１上の第１スペーサ膜１６と第２スペー
サ膜１７がドライエッチングされる。このようにして、
容量コンタクト孔プラグ１１の表面およびマスク絶縁膜
２５の表面に達するスペーサエッチング用孔２６が形成
される。
【００７２】次に、図６（ｃ）に示すように、第１スペ
ーサ膜１６が所定のところまで選択的にエッチングさ
れ、絶縁膜空洞２７が形成される。
ーサ膜１６が所定のところまで選択的にエッチングさ
れ、絶縁膜空洞２７が形成される。
【００７３】この第１スペーサ膜１６の選択的エッチン
グは、先述の第１の製造方法で述べた選択気相ＨＦ処理
の方法で行われる。すなわち、エッチングチャンバー内
に反応ガスとして６００Ｐａの気相ＨＦガスと１Ｐａ以
下の水蒸気との混合ガスが導入され、室温中で第１スペ
ーサ膜１６が所定の時間エッチングされる。ここで、第
１スペーサ膜１６のエッチング速度は１０００ｎｍ／ｍ
ｉｎであり、第２スペーサ膜１７のエッチング速度は
１．５ｎｍ／ｍｉｎである。そして、エッチング処理は
所定の時間行われる。
グは、先述の第１の製造方法で述べた選択気相ＨＦ処理
の方法で行われる。すなわち、エッチングチャンバー内
に反応ガスとして６００Ｐａの気相ＨＦガスと１Ｐａ以
下の水蒸気との混合ガスが導入され、室温中で第１スペ
ーサ膜１６が所定の時間エッチングされる。ここで、第
１スペーサ膜１６のエッチング速度は１０００ｎｍ／ｍ
ｉｎであり、第２スペーサ膜１７のエッチング速度は
１．５ｎｍ／ｍｉｎである。そして、エッチング処理は
所定の時間行われる。
【００７４】次に、図７（ａ）に示すように、膜厚２０
ｎｍの蛇腹型電極膜２１が最上層の第２スペーサ膜１７
の表面および絶縁膜空洞２７の側壁に形成される。ここ
で、この蛇腹型電極膜２１は減圧ＣＶＤ法により堆積さ
れるリン不純物を含有する多結晶シリコン膜である。
ｎｍの蛇腹型電極膜２１が最上層の第２スペーサ膜１７
の表面および絶縁膜空洞２７の側壁に形成される。ここ
で、この蛇腹型電極膜２１は減圧ＣＶＤ法により堆積さ
れるリン不純物を含有する多結晶シリコン膜である。
【００７５】次に、図７（ｂ）に示すように多結晶シリ
コン膜の異方性ドライエッチングが行われる。この異方
性ドライエッチングで、最上層の第２スペーサ膜１７に
堆積している蛇腹型電極膜がパターニングされる。この
ようにして、図７（ｂ）に示すように、絶縁膜空洞２７
の側壁形状を有する蛇腹型電極１３が形成される。ここ
で、この蛇腹型電極１３は容量コンタクト孔プラグ１１
に電気接続される。
コン膜の異方性ドライエッチングが行われる。この異方
性ドライエッチングで、最上層の第２スペーサ膜１７に
堆積している蛇腹型電極膜がパターニングされる。この
ようにして、図７（ｂ）に示すように、絶縁膜空洞２７
の側壁形状を有する蛇腹型電極１３が形成される。ここ
で、この蛇腹型電極１３は容量コンタクト孔プラグ１１
に電気接続される。
【００７６】次に、図７（ｂ）に示した残存する第１ス
ペーサ膜１６および第２スペーサ膜１７は弗酸系の化学
溶液中でウェットエッチング除去される。ここで、マス
ク絶縁膜２５はこのウェットエッチング工程で第２層間
絶縁膜７ｂがエッチングされるのを防止する。このよう
にして、図７（ｃ）に示すように、メモリセルの１キャ
パシタの蓄積電極を構成する蛇腹型電極１３が形成され
る。そして、以後、容量絶縁膜およびプレート電極は、
第１の製造方法と同一の方法で形成され、本発明のキャ
パシタができ上がる。
ペーサ膜１６および第２スペーサ膜１７は弗酸系の化学
溶液中でウェットエッチング除去される。ここで、マス
ク絶縁膜２５はこのウェットエッチング工程で第２層間
絶縁膜７ｂがエッチングされるのを防止する。このよう
にして、図７（ｃ）に示すように、メモリセルの１キャ
パシタの蓄積電極を構成する蛇腹型電極１３が形成され
る。そして、以後、容量絶縁膜およびプレート電極は、
第１の製造方法と同一の方法で形成され、本発明のキャ
パシタができ上がる。
【００７７】以上に説明した本発明のキャパシタ構造の
効果について図８に基づいて説明する。図８はメモリセ
ルの蓄積容量と蓄積電極の高さとの関係を示す。ここ
で、メモリセルは１ＧｂＤＲＡＭの場合であり、そのキ
ャパシタ部の平面的占有寸法は０．３μｍ×０．５μｍ
とし、容量絶縁膜の膜厚はシリコン酸化膜換算で４ｎｍ
としている。
効果について図８に基づいて説明する。図８はメモリセ
ルの蓄積容量と蓄積電極の高さとの関係を示す。ここ
で、メモリセルは１ＧｂＤＲＡＭの場合であり、そのキ
ャパシタ部の平面的占有寸法は０．３μｍ×０．５μｍ
とし、容量絶縁膜の膜厚はシリコン酸化膜換算で４ｎｍ
としている。
【００７８】図中のフィン構造は第１の従来例と同様な
構造を有し、各層フィンの膜厚は２０ｎｍとしている。
また、多重シリンダ構造は第２の従来例と同一の構造を
有し、各円筒電極の膜厚は３０ｎｍとして３重シリンダ
である。さらに、参考として蓄積電極が立方体となる単
純スタック構造の場合を比較ために載せている。
構造を有し、各層フィンの膜厚は２０ｎｍとしている。
また、多重シリンダ構造は第２の従来例と同一の構造を
有し、各円筒電極の膜厚は３０ｎｍとして３重シリンダ
である。さらに、参考として蓄積電極が立方体となる単
純スタック構造の場合を比較ために載せている。
【００７９】図８から判るように、本発明の構造の場合
には蓄積容量が、他の構造の場合より大きくなる。例え
ば、蓄積電極の高さが０．５μｍの場合、フィン構造と
多重シリンダ構造ではその容量値は２５〜３０ｆＦであ
るのに対し、本発明の構造ではその容量値は４５ｆＦと
なり１．５〜１．８倍に増大する。
には蓄積容量が、他の構造の場合より大きくなる。例え
ば、蓄積電極の高さが０．５μｍの場合、フィン構造と
多重シリンダ構造ではその容量値は２５〜３０ｆＦであ
るのに対し、本発明の構造ではその容量値は４５ｆＦと
なり１．５〜１．８倍に増大する。
【００８０】あるいは、その蓄積電極の高さで比較する
と、本発明の構造ではその高さは、他の構造の場合の高
さの〜１／２程度に縮小する。通常、メモリセルの容量
値は３０ｆＦを確保するように設計される。そこで、蓄
積容量が３０ｆＦとなる場合の蓄積電極の高さをみる
と、本発明の場合にはその高さは０．３μｍ程度であ
り、フィン構造と多重シリンダ構造の場合ではその高さ
は０．５μｍ〜０．６μｍである。なお、単純スタック
構造の場合には、蓄積電極の高さは２μｍ程度と非常に
大きくなる。
と、本発明の構造ではその高さは、他の構造の場合の高
さの〜１／２程度に縮小する。通常、メモリセルの容量
値は３０ｆＦを確保するように設計される。そこで、蓄
積容量が３０ｆＦとなる場合の蓄積電極の高さをみる
と、本発明の場合にはその高さは０．３μｍ程度であ
り、フィン構造と多重シリンダ構造の場合ではその高さ
は０．５μｍ〜０．６μｍである。なお、単純スタック
構造の場合には、蓄積電極の高さは２μｍ程度と非常に
大きくなる。
【００８１】次に、キャパシタ電極構造について本発明
の第２の実施の形態を図９に基づいて説明する。図９は
ＤＲＡＭのメモリセルの断面図である。以下、メモリセ
ルのキャパシタ部以外は第１の実施の形態と同一であ
る。図９に示すように、容量コンタクト孔プラグ１１に
電気接続する下地電極１２が形成される。そして、この
下地電極１２に電気接続する蛇腹型電極１３ａが形成さ
れる。ここで、この蛇腹型電極１３ａの表面は凹凸形状
を有するように形成される。この凹凸形状は次のように
して形成される。すなわち、初め、図１で説明した蛇腹
型電極１３がリン不純物を含有する無定形シリコン膜で
形成される。次に、この蛇腹型電極１３は、１０-5Ｔｏ
ｒｒ以下の高真空中で熱処理される。ここで、この処理
温度は６００〜７００℃に設定される。このようにする
と、無定形シリコン膜で構成されていた蛇腹型電極１３
の表面には、粒径５ｎｍ程度の多結晶シリコンが形成さ
れるようになる。そして、蛇腹型電極の表面に凹凸が形
成される。
の第２の実施の形態を図９に基づいて説明する。図９は
ＤＲＡＭのメモリセルの断面図である。以下、メモリセ
ルのキャパシタ部以外は第１の実施の形態と同一であ
る。図９に示すように、容量コンタクト孔プラグ１１に
電気接続する下地電極１２が形成される。そして、この
下地電極１２に電気接続する蛇腹型電極１３ａが形成さ
れる。ここで、この蛇腹型電極１３ａの表面は凹凸形状
を有するように形成される。この凹凸形状は次のように
して形成される。すなわち、初め、図１で説明した蛇腹
型電極１３がリン不純物を含有する無定形シリコン膜で
形成される。次に、この蛇腹型電極１３は、１０-5Ｔｏ
ｒｒ以下の高真空中で熱処理される。ここで、この処理
温度は６００〜７００℃に設定される。このようにする
と、無定形シリコン膜で構成されていた蛇腹型電極１３
の表面には、粒径５ｎｍ程度の多結晶シリコンが形成さ
れるようになる。そして、蛇腹型電極の表面に凹凸が形
成される。
【００８２】この凹凸の形成により、蛇腹型電極１３ａ
の面積は、図１で説明した第１の実施形態の場合の２倍
程度に増加する。このため、キャパシタ電極の第２の実
施形態では、大きな容量値が確保され易くなり電極の高
さがより低くなる。
の面積は、図１で説明した第１の実施形態の場合の２倍
程度に増加する。このため、キャパシタ電極の第２の実
施形態では、大きな容量値が確保され易くなり電極の高
さがより低くなる。
【００８３】次に、キャパシタ電極構造の第３の実施の
形態を図１０に基づいて説明する。図１０もＤＲＡＭの
メモリセルの断面図となっている。この場合も、メモリ
セルのキャパシタ部以外は第１の実施の形態と同一であ
る。図１０に示すように、層間絶縁膜７に形成され容量
用拡散層５に貫通する容量コンタクト孔１０が形成され
ている。そして、容量コンタクト孔１０を完全に埋設す
ることなく、その側壁表面および層間絶縁膜７表面に被
着する下地電極１２ａが形成される。ここで、この下地
電極１２ａはリン不純物を含有する多結晶シリコン膜で
構成される。なお、この下地電極１２ａの膜厚は２０ｎ
ｍ程度であり、容量コンタクト孔１０の口径は２００ｎ
ｍ程度である。
形態を図１０に基づいて説明する。図１０もＤＲＡＭの
メモリセルの断面図となっている。この場合も、メモリ
セルのキャパシタ部以外は第１の実施の形態と同一であ
る。図１０に示すように、層間絶縁膜７に形成され容量
用拡散層５に貫通する容量コンタクト孔１０が形成され
ている。そして、容量コンタクト孔１０を完全に埋設す
ることなく、その側壁表面および層間絶縁膜７表面に被
着する下地電極１２ａが形成される。ここで、この下地
電極１２ａはリン不純物を含有する多結晶シリコン膜で
構成される。なお、この下地電極１２ａの膜厚は２０ｎ
ｍ程度であり、容量コンタクト孔１０の口径は２００ｎ
ｍ程度である。
【００８４】そして、蛇腹型電極１３が上述した構造の
下地電極１２ａに電気接続される。このような電極構造
の場合には、容量コンタクト孔１０の側壁部の下地電極
１２ａ表面もキャパシタ電極として使用できる。この場
合には、容量コンタクト孔１０の口径が大きくなるほど
その効果は増大するようになる。
下地電極１２ａに電気接続される。このような電極構造
の場合には、容量コンタクト孔１０の側壁部の下地電極
１２ａ表面もキャパシタ電極として使用できる。この場
合には、容量コンタクト孔１０の口径が大きくなるほど
その効果は増大するようになる。
【００８５】以上の実施の形態では、蛇腹構造の蓄積電
極が薄膜のＮ+ 型ドープドポリＳｉで形成される場合に
ついて説明した。しかし、このような材料に限定される
ものでなく、窒化チタン等の金属材料でも同様に蛇腹構
造の電極が形成できることに言及しておく。
極が薄膜のＮ+ 型ドープドポリＳｉで形成される場合に
ついて説明した。しかし、このような材料に限定される
ものでなく、窒化チタン等の金属材料でも同様に蛇腹構
造の電極が形成できることに言及しておく。
【００８６】また、以上の実施の形態では、第１スペー
サ膜に不純物を含むシリコン酸化膜、第２スペーサ膜に
不純物を含まないシリコン酸化膜を選択する場合につい
て説明がなされているが、これらのスペーサ膜は、エッ
チングレート比が確保されるような材料であればよい。
例えば、第１スペーサ膜がシリコン酸化膜であり第２ス
ペーサ膜がシリコン窒化膜となるように選択されてもよ
い。あるいは、第１スペーサ膜がシリコン酸化膜であ
り、第２スペーサ膜がシリコン原子を過剰に含むシリコ
ン酸化膜になるように選択されてもよい。
サ膜に不純物を含むシリコン酸化膜、第２スペーサ膜に
不純物を含まないシリコン酸化膜を選択する場合につい
て説明がなされているが、これらのスペーサ膜は、エッ
チングレート比が確保されるような材料であればよい。
例えば、第１スペーサ膜がシリコン酸化膜であり第２ス
ペーサ膜がシリコン窒化膜となるように選択されてもよ
い。あるいは、第１スペーサ膜がシリコン酸化膜であ
り、第２スペーサ膜がシリコン原子を過剰に含むシリコ
ン酸化膜になるように選択されてもよい。
【００８７】また、実施の形態では、蛇腹構造の平面的
な蓄積電極形状が矩形の場合について説明されている。
しかし、本発明は矩形の場合に限定されるものでなく、
矩形以外の円形あるいは六角形等の多角形でもよいこと
にも言及しておく。
な蓄積電極形状が矩形の場合について説明されている。
しかし、本発明は矩形の場合に限定されるものでなく、
矩形以外の円形あるいは六角形等の多角形でもよいこと
にも言及しておく。
【００８８】
【発明の効果】以上に説明したように本発明では、キャ
パシタの蓄積電極が折り曲げられ重層して縦積みにされ
て蛇腹構造になるように形成される。
パシタの蓄積電極が折り曲げられ重層して縦積みにされ
て蛇腹構造になるように形成される。
【００８９】このために、本発明のキャパシタの蓄積電
極は構造的にその機械的強度が増大する。そして、一定
の平面内に形成されるキャパシタ電極の実効的な面積
は、これまでに提案されているフィン構造あるいは多重
シリンダ構造の場合より増大するようになる。
極は構造的にその機械的強度が増大する。そして、一定
の平面内に形成されるキャパシタ電極の実効的な面積
は、これまでに提案されているフィン構造あるいは多重
シリンダ構造の場合より増大するようになる。
【００９０】さらに、キャパシタの蓄積電極が構造的に
強化されるために、電極を構成する電極材料の膜厚が薄
膜化され易くなり、キャパシタ電極の微細化が容易にな
る。特に、蓄積電極の高さが低くなるため、先述したよ
うなメモリセル部と周辺回路部の段差は縮小化される。
そして、先述したフォトリソグラフィ工程でのフォーカ
ス・マージンの問題は解消され、配線パターンの解像不
良は無くなる。
強化されるために、電極を構成する電極材料の膜厚が薄
膜化され易くなり、キャパシタ電極の微細化が容易にな
る。特に、蓄積電極の高さが低くなるため、先述したよ
うなメモリセル部と周辺回路部の段差は縮小化される。
そして、先述したフォトリソグラフィ工程でのフォーカ
ス・マージンの問題は解消され、配線パターンの解像不
良は無くなる。
【００９１】また、この蛇腹構造のキャパシタ電極を形
成するために用いられる鋳型が、積層する２種の絶縁膜
で形成される。そして、この鋳型の形成において、選択
的気相ＨＦ処理が使用される。この方法は、前述の２種
の絶縁膜のエッチング速度比を非常に高くする。例え
ば、その比は１０００以上になる。このために、鋳型の
形成が非常に簡単になると共にその制御が容易になる。
そして、本発明の蛇腹構造の電極形成の制御性が高くな
ると共に安定化する。
成するために用いられる鋳型が、積層する２種の絶縁膜
で形成される。そして、この鋳型の形成において、選択
的気相ＨＦ処理が使用される。この方法は、前述の２種
の絶縁膜のエッチング速度比を非常に高くする。例え
ば、その比は１０００以上になる。このために、鋳型の
形成が非常に簡単になると共にその制御が容易になる。
そして、本発明の蛇腹構造の電極形成の制御性が高くな
ると共に安定化する。
【図１】本発明の第１の実施形態を説明するメモリセル
の平面図と断面図である。
の平面図と断面図である。
【図２】本発明の第１の製造方法を説明するための工程
順の断面図である。
順の断面図である。
【図３】本発明の第１の製造方法を説明するための工程
順の断面図である。
順の断面図である。
【図４】本発明の第２の製造方法を説明するための工程
順の断面図である。
順の断面図である。
【図５】本発明の第２の製造方法を説明するためのメモ
リセルの平面図である。
リセルの平面図である。
【図６】本発明の第３の製造方法を説明するための工程
順の断面図である。
順の断面図である。
【図７】本発明の第３の製造方法を説明するための工程
順の断面図である。
順の断面図である。
【図８】本発明の効果を説明するための容量値を示すグ
ラフである。
ラフである。
【図９】本発明の第２の実施形態を説明するメモリセル
の断面図である。
の断面図である。
【図１０】本発明の第３の実施形態を説明するメモリセ
ルの断面図である。
ルの断面図である。
【図１１】従来の技術を説明するための製造工程順の断
面図である。
面図である。
【図１２】従来の技術を説明するための製造工程順の断
面図である。
面図である。
【図１３】従来の技術を説明するためのメモリセルの断
面図である。
面図である。
１，１０１，２０１ シリコン基板 ２，１０２，２０２ フィールド酸化膜 ３，１０３，２０３ ゲート酸化膜 ４，１０４，２０４ ゲート電極 ４’ ワード線 ５ 容量用拡散層 ６ ビット線用拡散層 ７，１０８，２０７ 層間絶縁膜 ７ａ 第１層間絶縁膜 ７ｂ 第２層間絶縁膜 ８ ビット線コンタクト孔プラグ ９ ビット線 ９ａ ビット線パッド １０ 容量コンタクト孔 １１ 容量コンタクト孔プラグ １２，１２ａ，２０８ 下部電極 １２’ 下部電極膜 １３，１３ａ 蛇腹型電極 １４，１２２，２１３ 容量絶縁膜 １５，１２３，２１４ プレート電極 １６ 第１スペーサ膜 １７ 第２スペーサ膜 １８ 第１スペーサ層 １９ 第２スペーサ層 ２０ 絶縁膜ポスト ２１ 蛇腹型電極膜 ２２ 保護絶縁膜 ２３ 絶縁膜ポスト用孔 ２４ 埋設用絶縁膜 ２５ マスク絶縁膜 ２６ スペーサエッチング用孔 ２７ 絶縁膜空洞 １０５，２０５ 第１のＮ+ 拡散層 １０６，２０６ 第２のＮ+ 拡散層 １０７ ゲート電極配線 １０９ エッチングストッパ膜 １１０ 第１のＳｉＯ2 スペーサ膜 １１１ 第１のＮ+ 型ドープドポリＳｉ膜 １１２ 第２のＳｉＯ2 スペーサ膜 １１３ 第２のＮ+ 型ドープドポリＳｉ膜 １１４ 第３のＳｉＯ2 スペーサ膜 １１５ コンタクト孔 １１６ 第３のＮ+ 型ドープドポリＳｉ膜 １１７ 蓄積電極形状 １１８ 第１層フィン １１９ 第２層フィン １２０ 第３層フィン １２１ ３層フィン構造蓄積電極 ２０９ 第１の円筒電極 ２１０ 第２の円筒電極 ２１１ 第３の円筒電極 ２１２ 蓄積電極
Claims (12)
- 【請求項１】 容量絶縁膜を介して下部容量電極と上部
容量電極とが対向するキャパシタを備えた半導体装置で
あって、前記下部容量電極が、複数の導電体薄膜を縦積
みし蛇腹構造で構成され、前記上部容量電極が、縦積み
にされた前記導電体薄膜の表面全面にわたって被着され
た容量絶縁膜を介して前記蛇腹構造の下部容量電極と対
向して設けられてなることを特徴とする半導体装置。 - 【請求項２】 前記導電体薄膜が不純物を含有する多結
晶シリコンで形成されているこを特徴とする請求項１記
載の半導体装置。 - 【請求項３】 前記縦積みした導電体薄膜の表面が凹凸
形状になっていることを特徴とする請求項２記載の半導
体装置。 - 【請求項４】 １個のトランジスタ素子と１個の容量素
子とで構成されるメモリセルを有し、前記キャパシタ
が、当該容量素子として使用されワード線およびビット
線より上層に形成されていることを特徴とする請求項１
記載の半導体装置。 - 【請求項５】 半導体基板上に第１のスペーサ膜と第２
のスペーサ膜とを交互に積層し所定の平面形状にパター
ニングする工程と、前記第１のスペーサ膜に対し前記平
面形状の中央部が残るように前記第１のスペーサ膜の周
囲を除去する工程と、しかる後、第２のスペーサ膜の表
面に導電体薄膜を形成する工程と、を含むことを特徴と
する半導体装置の製造方法。 - 【請求項６】 前記第１のスペーサ膜および第２のスペ
ーサ膜は、エッチングレートの異る絶縁膜であって、エ
ッチグレートの違いを利用した選択エッチングによって
前記第１のスペーサ膜を選択的にエッチングすることを
特徴とする請求項５記載の半導体装置の製造方法。 - 【請求項７】 半導体基板上に不純物を含むシリコン酸
化膜と不純物を含まないシリコン酸化膜とを交互に積層
させ重層する絶縁膜を堆積させる工程と、前記重層する
絶縁膜を所定の平面形状にパターニングする工程と、前
記所定の平面形状の所定の領域であり前記重層する絶縁
膜を貫通するように孔を形成し前記孔に不純物を含まな
いシリコン酸化膜を埋設する工程と、前記不純物を含む
シリコン酸化膜を気相ＨＦ処理で選択的にエッチングす
る工程と、を含むことを特徴とする半導体装置の製造方
法。 - 【請求項８】 前記不純物を含むシリコン酸化膜がリン
ガラスを含むシリコン酸化膜あるいはリンガラスとボロ
ンガラスとを含むシリコン酸化膜であることを特徴とす
る請求項７記載の半導体装置の製造方法。 - 【請求項９】 前記気相ＨＦ処理で不純物を含むシリコ
ン酸化膜を選択的にエッチングした後、前記不純物を含
むシリコン酸化膜より膜厚が薄くなるように、前記不純
物を含まないシリコン酸化膜あるいは前記平面形状の所
定の領域の孔に埋設されたシリコン酸化膜の表面に不純
物含有の多結晶シリコン膜を被着させ、前記多結晶シリ
コン膜の被着後、前記不純物を含まないシリコン酸化膜
あるいは前記埋設されたシリコン酸化膜を全てエッチン
グ除去し、前記エッチング除去後、前記多結晶シリコン
膜の表面に容量絶縁膜を被着させ前記容量絶縁膜上に導
電体薄膜を形成することを特徴とする請求項７または請
求項８記載の半導体装置の製造方法。 - 【請求項１０】 半導体基板上に配設されたワード線お
よびビット線を覆う絶縁膜上にキャパシタを有し、前記
キャパシタの一方の電極が前記絶縁膜に設けられた開口
を介してトランジスタの一端に結合された半導体装置で
あって、前記キャパシタの前記一方の電極は蛇腹構造を
有し、前記蛇腹構造を有する一方の電極の内周および外
周を取り囲むように前記キャパシタの他方の電極が形成
され、前記一方の電極と他方の電極との間に容量絶縁膜
が形成されていることを特徴とする半導体装置。 - 【請求項１１】 キャパシタを含む半導体装置におい
て、前記キャパシタは、少なくとも一部の断面構造が縦
方向および横方向に交互に屈曲し積層してなる電極を一
方の電極として有し、他方の電極が前記一方の電極を取
り囲み容量絶縁膜を介して対向配置されている構造を有
することを特徴とする半導体装置。 - 【請求項１２】 前記一方の電極は順次逆方向に屈曲す
る積層部を有していることを特徴とする請求項１１記載
の半導体装置。
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