JPH06112335A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH06112335A JPH06112335A JP25517892A JP25517892A JPH06112335A JP H06112335 A JPH06112335 A JP H06112335A JP 25517892 A JP25517892 A JP 25517892A JP 25517892 A JP25517892 A JP 25517892A JP H06112335 A JPH06112335 A JP H06112335A
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- Japan
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- film
- insulating film
- wiring layer
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- sog
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】 Ｓ０Ｇ膜をエッチバックして層間絶縁膜を平
坦化するに際して、層間絶縁膜を被覆するＳ０Ｇ膜の厚
さの違いによる弊害を防止するする点。 【構成】 第１配線層に膜組成にプラズマＣＶＤ法によ
り酸素を含む組成の第１絶縁膜ならびに酸素を含まない
組成の第２絶縁膜を順に設け、ここに所定の膜厚のＳＯ
Ｇ膜を塗ってからエッチバック工程を行う。この時ＳＯ
Ｇ膜が残らないように全面をエッチバックして層間絶縁
膜の平坦化を行う。従ってＳＯＧ膜の焼成工程後に形成
する第３絶縁膜を介して形成する第２配線層のカバレイ
ジが改善し、歩留まりと信頼性の高い半導体装置が得ら
れる。更に、従来のＳＯＧ膜エッチバック工程により平
坦化した層間絶縁膜の長所を維持しかつ、第２配線層の
線間短絡や細りが防止できので、歩留まりや信頼性の高
い半導体装置が得られる。
坦化するに際して、層間絶縁膜を被覆するＳ０Ｇ膜の厚
さの違いによる弊害を防止するする点。 【構成】 第１配線層に膜組成にプラズマＣＶＤ法によ
り酸素を含む組成の第１絶縁膜ならびに酸素を含まない
組成の第２絶縁膜を順に設け、ここに所定の膜厚のＳＯ
Ｇ膜を塗ってからエッチバック工程を行う。この時ＳＯ
Ｇ膜が残らないように全面をエッチバックして層間絶縁
膜の平坦化を行う。従ってＳＯＧ膜の焼成工程後に形成
する第３絶縁膜を介して形成する第２配線層のカバレイ
ジが改善し、歩留まりと信頼性の高い半導体装置が得ら
れる。更に、従来のＳＯＧ膜エッチバック工程により平
坦化した層間絶縁膜の長所を維持しかつ、第２配線層の
線間短絡や細りが防止できので、歩留まりや信頼性の高
い半導体装置が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子に設置する
層間絶縁膜の形成工程に係わり、特にスピンオングラス
（以下ＳＯＧと記載）を用いる平坦化工程に好適する。
層間絶縁膜の形成工程に係わり、特にスピンオングラス
（以下ＳＯＧと記載）を用いる平坦化工程に好適する。
【０００２】
【従来の技術】集積度の向上により、益々微細化した半
導体素子パタ−ンが求められている最近では、層間絶縁
膜の平坦化についても重要性が増しており、その製造技
術について図１乃至図７により説明する。
導体素子パタ−ンが求められている最近では、層間絶縁
膜の平坦化についても重要性が増しており、その製造技
術について図１乃至図７により説明する。
【０００３】半導体基板に不純物を導入拡散することに
より設ける能動素子または受動素子に電気的に接続する
配線層の、半導体基板との電気的な絶縁は、いわゆるフ
ィールド絶縁物層により確保し、それに重ねて延長する
方式が採られている。また集積度の高い素子用であるい
わゆる多層配線を形成するには、層間絶縁膜が不可欠で
ある。
より設ける能動素子または受動素子に電気的に接続する
配線層の、半導体基板との電気的な絶縁は、いわゆるフ
ィールド絶縁物層により確保し、それに重ねて延長する
方式が採られている。また集積度の高い素子用であるい
わゆる多層配線を形成するには、層間絶縁膜が不可欠で
ある。
【０００４】即ち、層間絶縁膜を利用する配線層の形成
に際しては、公知のスパッタ法、フォトリソグラフィ法
ならびにＲＩＥ法を利用して、厚さが約１．０μｍで所
定のパタ−ンから成るＡｌ合金例えばＡｌ−Ｓｉ製の第
１配線層１を、半導体基板２の表面を被覆して形成す
る。本発明の半導体基板２表面とは、熱酸化膜を被覆し
たものも含み、これに重ねて第１配線層１を形成する。
しかも、半導体基板２表面に被着する第１配線層１パタ
ーンは、ほぼ直線状に設け、その長手方向に交差する方
向の幅は、必ずしも一定でない。このように幅に差のあ
る第１配線層１は、その中間に半導体基板２が露出する
部分が形成されており、ここを以後スペ−ス部と記載
し、スペ−ス部を被覆する層に生じる他の部分との差を
以後段差と記載する。
に際しては、公知のスパッタ法、フォトリソグラフィ法
ならびにＲＩＥ法を利用して、厚さが約１．０μｍで所
定のパタ−ンから成るＡｌ合金例えばＡｌ−Ｓｉ製の第
１配線層１を、半導体基板２の表面を被覆して形成す
る。本発明の半導体基板２表面とは、熱酸化膜を被覆し
たものも含み、これに重ねて第１配線層１を形成する。
しかも、半導体基板２表面に被着する第１配線層１パタ
ーンは、ほぼ直線状に設け、その長手方向に交差する方
向の幅は、必ずしも一定でない。このように幅に差のあ
る第１配線層１は、その中間に半導体基板２が露出する
部分が形成されており、ここを以後スペ−ス部と記載
し、スペ−ス部を被覆する層に生じる他の部分との差を
以後段差と記載する。
【０００５】最近実用化されたＳＯＧ（Ｓｐｉｎ Ｏｎ
Ｇｌａｓｓ）膜を形成するには、先ず所定パタ−ンの
第１配線層１に、通常のプラズマＣＶＤ法により厚さ
０．８μｍ程度のＰ（プラズマ）−ＳｉＯ2 膜３を、半
導体基板２に設けた所定パタ−ンの第１配線層１に堆積
し（図１参照）、次に通常の塗布法により厚さほぼ０．
２μｍのＳＯＧ膜４を二回塗布して厚さ約０．４μｍと
する。この結果Ｐ−ＳｉＯ2 膜３とＳＯＧ膜４のエッチ
ング選択比を１．２：１．０とするＲＩＥ法が可能にな
り、ＳＯＧ膜４：０．４μｍ＋Ｐ−ＳｉＯ2 膜３：０．
２μｍエッチバックして平坦化する（図２参照）。図２
に記載した点線は、エッチバック工程により除去された
ＳＯＧ膜４部分と、Ｐ−ＳｉＯ2 膜３部分を示す。
Ｇｌａｓｓ）膜を形成するには、先ず所定パタ−ンの
第１配線層１に、通常のプラズマＣＶＤ法により厚さ
０．８μｍ程度のＰ（プラズマ）−ＳｉＯ2 膜３を、半
導体基板２に設けた所定パタ−ンの第１配線層１に堆積
し（図１参照）、次に通常の塗布法により厚さほぼ０．
２μｍのＳＯＧ膜４を二回塗布して厚さ約０．４μｍと
する。この結果Ｐ−ＳｉＯ2 膜３とＳＯＧ膜４のエッチ
ング選択比を１．２：１．０とするＲＩＥ法が可能にな
り、ＳＯＧ膜４：０．４μｍ＋Ｐ−ＳｉＯ2 膜３：０．
２μｍエッチバックして平坦化する（図２参照）。図２
に記載した点線は、エッチバック工程により除去された
ＳＯＧ膜４部分と、Ｐ−ＳｉＯ2 膜３部分を示す。
【０００６】続くＳＯＧ膜４の焼成（４５０℃の窒素雰
囲気で６０分）工程後、減圧ＣＶＤ法により約０．４μ
ｍのＬＰ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ）ＣＶＤ−ＳｉＯ
2 膜から成る第２絶縁膜５を堆積して層間絶縁膜６を完
成する（図３参照）。
囲気で６０分）工程後、減圧ＣＶＤ法により約０．４μ
ｍのＬＰ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ）ＣＶＤ−ＳｉＯ
2 膜から成る第２絶縁膜５を堆積して層間絶縁膜６を完
成する（図３参照）。
【０００７】更に、通常のフォトリソグラフィ法やＲＩ
Ｅにより層間絶縁膜５の所定の位置にＶｉａ Ｈｏｌｌ
を設けてから、フォトリソグラフィ法やＲＩＥ法などに
よりＶｉａ Ｈｏｌｌに所定パタ−ンのＡｌ合金例えば
Ａｌ−Ｓｉから成り厚さが約１．０μｍの第２配線層７
を設置することにより２層配線が完成する（図５参
照）。
Ｅにより層間絶縁膜５の所定の位置にＶｉａ Ｈｏｌｌ
を設けてから、フォトリソグラフィ法やＲＩＥ法などに
よりＶｉａ Ｈｏｌｌに所定パタ−ンのＡｌ合金例えば
Ａｌ−Ｓｉから成り厚さが約１．０μｍの第２配線層７
を設置することにより２層配線が完成する（図５参
照）。
【０００８】
【発明が解決しようとする課題】プラズマＣＶＤ法によ
り形成するＰ−ＳｉＯ2 膜から成る第１絶縁膜３と、こ
こに塗布するＳＯＧ膜４の平坦化工程は、ほぼ等速度の
エッチバック工程が簡便な手法として広く利用されてい
る。
り形成するＰ−ＳｉＯ2 膜から成る第１絶縁膜３と、こ
こに塗布するＳＯＧ膜４の平坦化工程は、ほぼ等速度の
エッチバック工程が簡便な手法として広く利用されてい
る。
【０００９】一方、ＳＯＧ膜４は、焼成後もポ−ラス
（Ｐｏｒｏｕｓ）な膜質なために吸湿性に富んでいるこ
とが知られている。そこで、エッチバック工程後ＣＶＤ
法などにより第２絶縁膜５を堆積することによりＳＯＧ
膜４を挟み込む構造が一般的である。特に、第１配線層
１に形成するＶｉａ Ｈｏｌｌ側面にＳＯＧ膜４が露出
すると導通不良の原因になる。従って、塗布したＳＯＧ
膜４は、第１配線層上のＶｉａ Ｈｏｌｌの形成される
部分Ｃ（図３参照）に残らないように塗布膜の厚さ以上
のエッチバック量とするのが通常である。
（Ｐｏｒｏｕｓ）な膜質なために吸湿性に富んでいるこ
とが知られている。そこで、エッチバック工程後ＣＶＤ
法などにより第２絶縁膜５を堆積することによりＳＯＧ
膜４を挟み込む構造が一般的である。特に、第１配線層
１に形成するＶｉａ Ｈｏｌｌ側面にＳＯＧ膜４が露出
すると導通不良の原因になる。従って、塗布したＳＯＧ
膜４は、第１配線層上のＶｉａ Ｈｏｌｌの形成される
部分Ｃ（図３参照）に残らないように塗布膜の厚さ以上
のエッチバック量とするのが通常である。
【００１０】しかし、前記のような塗布法により第１配
線層１を被覆するＳＯＧ膜４は、その幅即ち第１配線層
１の長手方向に交差する方向の中で幅の大きい部分即ち
図１のＢの位置に形成するものと、幅の小さい部分即ち
図１のＡの位置に形成する膜厚に差が生じＡ＜Ｂとな
る。従って、１０μｍ以上の第１配線層１を被覆するＳ
ＯＧ膜４の厚さが塗布厚と等しい０．４μｍであるのに
対して、２μｍ幅の第１配線層１部分においては０．１
μｍ程度であり、更に孤立パタ−ンにあっては約０．０
５μｍとなる。
線層１を被覆するＳＯＧ膜４は、その幅即ち第１配線層
１の長手方向に交差する方向の中で幅の大きい部分即ち
図１のＢの位置に形成するものと、幅の小さい部分即ち
図１のＡの位置に形成する膜厚に差が生じＡ＜Ｂとな
る。従って、１０μｍ以上の第１配線層１を被覆するＳ
ＯＧ膜４の厚さが塗布厚と等しい０．４μｍであるのに
対して、２μｍ幅の第１配線層１部分においては０．１
μｍ程度であり、更に孤立パタ−ンにあっては約０．０
５μｍとなる。
【００１１】このように、ＳＯＧ膜４の第１配線層１の
パターン幅依存性により、幅の大きい位置でのＳＯＧ膜
４をエッチバックすると、幅の小さい場所がＳＯＧ膜厚
差分（０．３μｍ）だけ早い時期にエッチングが開始さ
れて、この膜厚差分だけオ−バエッチングされる。
パターン幅依存性により、幅の大きい位置でのＳＯＧ膜
４をエッチバックすると、幅の小さい場所がＳＯＧ膜厚
差分（０．３μｍ）だけ早い時期にエッチングが開始さ
れて、この膜厚差分だけオ−バエッチングされる。
【００１２】一方第１絶縁膜３であるＰ−ＳｉＯ2 膜
は、構成元素である酸素をエッチング工程時に放出する
ために、幅の小さい第１配線層１部分に生じる段差近く
のスペ−ス部Ｄに被着するＳＯＧ膜４のエッチングを促
し、結果的にスペ−ス部Ｄにおける埋込みが不十分にな
る。この結果第２絶縁膜の堆積により完成する層間絶縁
膜には、スペース部に沿った溝が形成されて、平坦性が
損なわれる（図４参照）。
は、構成元素である酸素をエッチング工程時に放出する
ために、幅の小さい第１配線層１部分に生じる段差近く
のスペ−ス部Ｄに被着するＳＯＧ膜４のエッチングを促
し、結果的にスペ−ス部Ｄにおける埋込みが不十分にな
る。この結果第２絶縁膜の堆積により完成する層間絶縁
膜には、スペース部に沿った溝が形成されて、平坦性が
損なわれる（図４参照）。
【００１３】これに伴って以下の欠点が生じる。即ち、
スペース部Ｄ付近の平坦性が損なわれるために、第２配
線層パターン形成時におけるフォトレジストパターンに
レジスト残りが発生して、第２配線層間にエッチング残
りができ、ひいては短絡不良（図５参照）による歩留ま
り低下を招く。
スペース部Ｄ付近の平坦性が損なわれるために、第２配
線層パターン形成時におけるフォトレジストパターンに
レジスト残りが発生して、第２配線層間にエッチング残
りができ、ひいては短絡不良（図５参照）による歩留ま
り低下を招く。
【００１４】スペース部Ｄにおけるレジスト残りを防止
するには、オーバ露光やオーバ現像などを行うが、第１
配線層上に重なった第２配線層に細り（図６参照）が生
じる。従って、配線抵抗の増加による特性不良に伴う歩
留りり低下や、エレクトロマイグレイシション耐性の劣
化など信頼性の低下が発生する。
するには、オーバ露光やオーバ現像などを行うが、第１
配線層上に重なった第２配線層に細り（図６参照）が生
じる。従って、配線抵抗の増加による特性不良に伴う歩
留りり低下や、エレクトロマイグレイシション耐性の劣
化など信頼性の低下が発生する。
【００１５】本発明は、このような事情により成された
もので、特にＳ０Ｇ膜をエッチバックして層間絶縁膜を
平坦化するに際して、層間絶縁膜を被覆するＳ０Ｇ膜の
厚さの違いによる弊害を防止することを目的とする。
もので、特にＳ０Ｇ膜をエッチバックして層間絶縁膜を
平坦化するに際して、層間絶縁膜を被覆するＳ０Ｇ膜の
厚さの違いによる弊害を防止することを目的とする。
【００１６】
【課題を解決するための手段】長手方向に交差する方向
の幅に差のある部分を備える第１配線層を形成する工程
と，この第１配線層に酸素を含む第１絶縁膜を被覆する
工程と，この酸素を含む第１絶縁膜に酸素を含まない第
２絶縁膜を重ねる工程と，この酸素を含まない第２絶縁
膜にスピンオングラスを積層する工程と，前記幅に差の
ある第１配線層に重ねることにより厚さに差を生じるス
ピンオングラス部分を除去するエッチバック工程と，新
たに第３絶縁物層を形成する工程と，これらの絶縁物層
の所定の位置に開口を形成する工程と，この開口に第２
配線層を設置する工程とに本発明に係わる半導体素子の
製造方法の特徴がある。
の幅に差のある部分を備える第１配線層を形成する工程
と，この第１配線層に酸素を含む第１絶縁膜を被覆する
工程と，この酸素を含む第１絶縁膜に酸素を含まない第
２絶縁膜を重ねる工程と，この酸素を含まない第２絶縁
膜にスピンオングラスを積層する工程と，前記幅に差の
ある第１配線層に重ねることにより厚さに差を生じるス
ピンオングラス部分を除去するエッチバック工程と，新
たに第３絶縁物層を形成する工程と，これらの絶縁物層
の所定の位置に開口を形成する工程と，この開口に第２
配線層を設置する工程とに本発明に係わる半導体素子の
製造方法の特徴がある。
【００１７】更に、前記酸素を含まない組成の第１絶縁
膜の膜厚は、第１配線層に重ねて設置するスピンオング
ラスの最大膜厚より最小膜厚を差引いた値以上である点
にも特徴があり、更にまた、前記スピンオングラスは、
シリコンに対して１〜３個のアルキル基を結合する点に
も特徴がある。
膜の膜厚は、第１配線層に重ねて設置するスピンオング
ラスの最大膜厚より最小膜厚を差引いた値以上である点
にも特徴があり、更にまた、前記スピンオングラスは、
シリコンに対して１〜３個のアルキル基を結合する点に
も特徴がある。
【００１８】
【作用】本発明方法では、第１配線層に膜組成にプラズ
マＣＶＤ法により酸素を含む組成の第１絶縁膜ならびに
酸素を含まない組成の第２絶縁膜を順に設け、ここに所
定の膜厚のＳＯＧ膜を塗ってからエッチバック工程を行
う。この時ＳＯＧ膜が残らないように全面をエッチバッ
クして層間絶縁膜の平坦化を行う。
マＣＶＤ法により酸素を含む組成の第１絶縁膜ならびに
酸素を含まない組成の第２絶縁膜を順に設け、ここに所
定の膜厚のＳＯＧ膜を塗ってからエッチバック工程を行
う。この時ＳＯＧ膜が残らないように全面をエッチバッ
クして層間絶縁膜の平坦化を行う。
【００１９】従ってＳＯＧ膜の焼成工程後に形成する第
３絶縁膜を介して形成する第２配線層のカバレイジが改
善し、歩留まりと信頼性の高い半導体装置が得られる。
３絶縁膜を介して形成する第２配線層のカバレイジが改
善し、歩留まりと信頼性の高い半導体装置が得られる。
【００２０】更に、従来のＳＯＧ膜エッチバック工程に
より平坦化した層間絶縁膜の長所を維持しかつ、第２配
線層の線間短絡や細りが防止できので、歩留まりや信頼
性の高い半導体装置が得られる。
より平坦化した層間絶縁膜の長所を維持しかつ、第２配
線層の線間短絡や細りが防止できので、歩留まりや信頼
性の高い半導体装置が得られる。
【００２１】
【実施例】本発明に係わる実施例を工程毎の断面を示す
図７乃至図１０を参照して説明する。表面に熱酸化膜
（図示せず）を被覆する例えばシリコン製の半導体基板
２には、公知のスパッタ法、リソグラフィ法ならびにＲ
ＩＥ法により厚さ１．０μｍのＡｌ−Ｓｉから成る第１
配線層１パタ−ンを設けてから、プラズマＣＶＤ法によ
り厚さ０．４μｍのＰ−ＳｉＯ2 膜から成る第１絶縁膜
３と、第３絶縁膜８として厚さ０．４μｍのＰ−ＳｉＮ
膜を順次被覆して層間絶縁膜１０を構成する。続いて通
常のスピンコ−ト法（ほぼ４０００ｒｐｍの回転）によ
る塗布法でＳＯＧ膜４を塗布し、８０℃×６０″＋１５
０℃×６０″＋２５０℃×６０″Ｎ2の条件で熱板上で
ベークすることにより０．２μｍの厚さにする。更に、
このようなＳＯＧ膜４塗布工程を繰返して、最終厚さ
０．４μｍとし、その断面を図７に示した。
図７乃至図１０を参照して説明する。表面に熱酸化膜
（図示せず）を被覆する例えばシリコン製の半導体基板
２には、公知のスパッタ法、リソグラフィ法ならびにＲ
ＩＥ法により厚さ１．０μｍのＡｌ−Ｓｉから成る第１
配線層１パタ−ンを設けてから、プラズマＣＶＤ法によ
り厚さ０．４μｍのＰ−ＳｉＯ2 膜から成る第１絶縁膜
３と、第３絶縁膜８として厚さ０．４μｍのＰ−ＳｉＮ
膜を順次被覆して層間絶縁膜１０を構成する。続いて通
常のスピンコ−ト法（ほぼ４０００ｒｐｍの回転）によ
る塗布法でＳＯＧ膜４を塗布し、８０℃×６０″＋１５
０℃×６０″＋２５０℃×６０″Ｎ2の条件で熱板上で
ベークすることにより０．２μｍの厚さにする。更に、
このようなＳＯＧ膜４塗布工程を繰返して、最終厚さ
０．４μｍとし、その断面を図７に示した。
【００２２】次に、ＳＯＧ膜４、Ｐ−ＳｉＯ2 膜から成
る第１絶縁膜３ならびにＰ−ＳｉＮから成る第３絶縁膜
８のエッチング速度比を０．８３：１．０：１．０とし
たＲＩＥ法で、第１配線層１パタ−ンに生じる段差上の
ＳＯＧ膜４（最大膜厚０．４μｍ）を残さず除去する。
このため、ＳＯＧ膜４の膜厚０．４μｍとＰ−ＳｉＮ８
の膜厚０．２μｍ分のエッチング時間によるエッチバッ
ク工程を行って平坦化する（図８参照）。
る第１絶縁膜３ならびにＰ−ＳｉＮから成る第３絶縁膜
８のエッチング速度比を０．８３：１．０：１．０とし
たＲＩＥ法で、第１配線層１パタ−ンに生じる段差上の
ＳＯＧ膜４（最大膜厚０．４μｍ）を残さず除去する。
このため、ＳＯＧ膜４の膜厚０．４μｍとＰ−ＳｉＮ８
の膜厚０．２μｍ分のエッチング時間によるエッチバッ
ク工程を行って平坦化する（図８参照）。
【００２３】更に、窒素中で４５０℃×６０′の条件で
ＳＯＧ膜４を再び焼成後、ＬＰ−ＣＶＤ法により膜厚
０．９μｍのＬＰ−ＳｉＯ2 から成る第４絶縁膜９を堆
積して平坦な層間絶縁膜１０を形成する（図９参照）。
ＳＯＧ膜４を再び焼成後、ＬＰ−ＣＶＤ法により膜厚
０．９μｍのＬＰ−ＳｉＯ2 から成る第４絶縁膜９を堆
積して平坦な層間絶縁膜１０を形成する（図９参照）。
【００２４】引続いて、公知のフォトリソグラフィ法及
びＲＩＥ法等により層間絶縁膜１０の所定の場所にＶｉ
ａ Ｈｏｌｌを設け、これに所定パタ−ンの第２配線層
７として厚さ１．０μｍのＡｌ−Ｓｉパターンをスパッ
タリング工程等の堆積工程により設けて、２層配線が完
成する。
びＲＩＥ法等により層間絶縁膜１０の所定の場所にＶｉ
ａ Ｈｏｌｌを設け、これに所定パタ−ンの第２配線層
７として厚さ１．０μｍのＡｌ−Ｓｉパターンをスパッ
タリング工程等の堆積工程により設けて、２層配線が完
成する。
【００２５】本発明に使用するＳＯＧ膜４は、有機ＳＯ
Ｇ膜で、単一のシリコン原子の側鎖にＯＨ基が結合する
と共に１個〜３個のＣＨ3 などのアルキル基も結合し、
これが複数個存在する構造である。また使用に際して
は、アルコール主としてエチルアルコールに他のアルコ
ール類を添加する溶媒に溶かして用いる。
Ｇ膜で、単一のシリコン原子の側鎖にＯＨ基が結合する
と共に１個〜３個のＣＨ3 などのアルキル基も結合し、
これが複数個存在する構造である。また使用に際して
は、アルコール主としてエチルアルコールに他のアルコ
ール類を添加する溶媒に溶かして用いる。
【００２６】前記実施例では、第１及び第２配線層とし
て厚さ１．０μｍのＡｌ−Ｓｉパターンを用いたが、例
えばポリシリコンや高融点金属なども適用可能であり、
膜厚は適宜選定する。
て厚さ１．０μｍのＡｌ−Ｓｉパターンを用いたが、例
えばポリシリコンや高融点金属なども適用可能であり、
膜厚は適宜選定する。
【００２７】第１絶縁膜としてＰ−ＳｉＯ2 ３を利用し
たが、膜組成に酸素を含む材料なら用いることができ、
従って形成方法も材料に準ずる。なお第３絶縁膜８の膜
厚は、０．４μｍとする例を示したが、第１配線層段差
上のＳＯＧ膜４厚の最大値から最小値を差引いた値以上
なら良い。
たが、膜組成に酸素を含む材料なら用いることができ、
従って形成方法も材料に準ずる。なお第３絶縁膜８の膜
厚は、０．４μｍとする例を示したが、第１配線層段差
上のＳＯＧ膜４厚の最大値から最小値を差引いた値以上
なら良い。
【００２８】
【発明の効果】本発明に係わるＳＯＧ膜エッチバック法
による層間絶縁膜の平坦化工程においては、膜組成に酸
素を含む第１絶縁膜とＳＯＧ膜の中間に膜組成として酸
素を含まない第２絶縁膜を設置する３層構造から成る層
間絶縁膜を、第１配線層に重ねて形成する。これによ
り、幅の細い第１配線層他部分Ａに薄く形成するＳＯＧ
膜のエッチオフ後、ＳＯＧ膜の下地の絶縁膜からの酸素
供給を防止することにより、幅の細い第１配線層他部分
Ａのスペース部に埋込まれるＳＯＧ膜のエッチ速度の上
昇を抑制して層間絶縁膜の平坦性を向上する。
による層間絶縁膜の平坦化工程においては、膜組成に酸
素を含む第１絶縁膜とＳＯＧ膜の中間に膜組成として酸
素を含まない第２絶縁膜を設置する３層構造から成る層
間絶縁膜を、第１配線層に重ねて形成する。これによ
り、幅の細い第１配線層他部分Ａに薄く形成するＳＯＧ
膜のエッチオフ後、ＳＯＧ膜の下地の絶縁膜からの酸素
供給を防止することにより、幅の細い第１配線層他部分
Ａのスペース部に埋込まれるＳＯＧ膜のエッチ速度の上
昇を抑制して層間絶縁膜の平坦性を向上する。
【００２９】つまり第７図に明らかなように２．０μｍ
と幅が細い第１配線層他部分Ａを被覆する厚さ０．１μ
ｍのＳＯＧ膜に対して，幅が１０μｍ以上の第１配線層
の部分Ｂに厚さ０．４μｍのＳＯＧ膜を設置できること
が断面観察により確認される。このために、ＳＯＧ膜厚
さ０．４μｍ＋Ｐ−ＳｉＮ膜厚さ０．２μｍのエッチバ
ックを同時に行うと、幅の大きい第１配線層部分Ｂに重
なった層間絶縁膜５（Ｐ−ＳｉＮ膜厚さ０．２μｍ＋Ｐ
−Ｓｉ０2 膜厚さ０．４μｍ）が残る。これに対して幅
の狭い第１配線層他部分Ａ上には、０．２４μｍ程度の
Ｐ−Ｓｉ０2 膜が残る。
と幅が細い第１配線層他部分Ａを被覆する厚さ０．１μ
ｍのＳＯＧ膜に対して，幅が１０μｍ以上の第１配線層
の部分Ｂに厚さ０．４μｍのＳＯＧ膜を設置できること
が断面観察により確認される。このために、ＳＯＧ膜厚
さ０．４μｍ＋Ｐ−ＳｉＮ膜厚さ０．２μｍのエッチバ
ックを同時に行うと、幅の大きい第１配線層部分Ｂに重
なった層間絶縁膜５（Ｐ−ＳｉＮ膜厚さ０．２μｍ＋Ｐ
−Ｓｉ０2 膜厚さ０．４μｍ）が残る。これに対して幅
の狭い第１配線層他部分Ａ上には、０．２４μｍ程度の
Ｐ−Ｓｉ０2 膜が残る。
【００３０】つまり、ほぼ０．１６μｍのＰ−Ｓｉ０2
膜がエッチング対象となり、この間のみＰ−Ｓｉ０2 膜
から酸素が供給されて、スペース部のＳＯＧ膜のエッチ
ング速度が上昇するが、時間的には、従来の３０％未満
と短い。従って、図９に示すＣと記載したスペース部に
おけるＳＯＧ埋込み率は、従来法で０％なのに対して本
発明においては７５％と大幅に向上する。このために層
間絶縁膜事態の平坦性も向上し、以下の効果が得られ
る。
膜がエッチング対象となり、この間のみＰ−Ｓｉ０2 膜
から酸素が供給されて、スペース部のＳＯＧ膜のエッチ
ング速度が上昇するが、時間的には、従来の３０％未満
と短い。従って、図９に示すＣと記載したスペース部に
おけるＳＯＧ埋込み率は、従来法で０％なのに対して本
発明においては７５％と大幅に向上する。このために層
間絶縁膜事態の平坦性も向上し、以下の効果が得られ
る。
【００３１】即ち、スペース部の平坦性が向上すること
により、第２配線層被着工程におけるレジストパターン
残りが減少して、配線パターンのエッチング工程での残
りも減って線間短絡事故が少なくなり、歩留まりが増大
する。
により、第２配線層被着工程におけるレジストパターン
残りが減少して、配線パターンのエッチング工程での残
りも減って線間短絡事故が少なくなり、歩留まりが増大
する。
【００３２】また、スペース部でのレジスト残りを減ら
すのに、露光や現像をオーバに行わなくてすむので、第
１配線に重なる第２配線の細りがなくなる。従って、配
線抵抗増加に起因する特性不良が解消して歩留まりが約
２％向上する。また、エレクトロマイグレイション耐性
などの劣化も防止できるので、信頼性も向上する。
すのに、露光や現像をオーバに行わなくてすむので、第
１配線に重なる第２配線の細りがなくなる。従って、配
線抵抗増加に起因する特性不良が解消して歩留まりが約
２％向上する。また、エレクトロマイグレイション耐性
などの劣化も防止できるので、信頼性も向上する。
【図１】従来のＳＯＧ膜エッチバック平坦化工程を示す
図である。
図である。
【図２】図１に続くＳＯＧ膜エッチバック平坦化工程を
示す図である。
示す図である。
【図３】図２に続くＳＯＧ膜エッチバック平坦化工程を
示す図である。
示す図である。
【図４】図３に続くＳＯＧ膜エッチバック平坦化工程を
示す図である。
示す図である。
【図５】従来のＳＯＧ膜エッチバック平坦化工程の問題
点を示す図である。
点を示す図である。
【図６】従来のＳＯＧ膜エッチバック平坦化工程の他の
問題点を示す図である。
問題点を示す図である。
【図７】本発明のＳＯＧ膜エッチバック平坦化工程を示
す図である。
す図である。
【図８】図７に続くＳＯＧ膜エッチバック平坦化工程を
示す図である。
示す図である。
【図９】図８に続くＳＯＧ膜エッチバック平坦化工程を
示す図である。
示す図である。
【図１０】図９に続くＳＯＧ膜エッチバック平坦化工程
を示す図である。
を示す図である。
１：第１配線層、 ２：半導体基板、 ３：第１絶縁膜、 ４：ＳＯＧ膜、 ５：第２絶縁膜、 ６、１０：層間絶縁膜、 ７：第２配線層、 ８：第３絶縁膜、 ９：第４絶縁膜、
Claims (3)
- 【請求項１】 長手方向に交差する方向の幅に差のある
部分を備える第１配線層を形成する工程と，この第１配
線層に酸素を含む第１絶縁膜を被覆する工程と，この酸
素を含む第１絶縁膜に酸素を含まない第２絶縁膜を重ね
る工程と，この酸素を含まない第２絶縁膜にスピンオン
グラスを積層する工程と，前記幅に差のある第１配線層
に重ねることにより厚さに差を生じるスピンオングラス
部分を除去するエッチバック工程と，新たに第３絶縁物
層を形成する工程と，この絶縁物層の所定の位置に開口
を形成する工程と，この開口に第２配線層を設置する工
程とを具備することを特徴とする半導体素子の製造方法 - 【請求項２】 前記酸素を含まない組成の第１絶縁膜の
膜厚は、前記第１配線層に重ねて設置するスピンオング
ラスの最大膜厚より最小膜厚を差引いた値以上であるこ
とを特徴とする半導体素子の製造方法 - 【請求項３】 前記スピンオングラスは、シリコンに対
して１〜３個のアルキル基を結合することを特徴とする
半導体素子の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25517892A JPH06112335A (ja) | 1992-09-25 | 1992-09-25 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25517892A JPH06112335A (ja) | 1992-09-25 | 1992-09-25 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112335A true JPH06112335A (ja) | 1994-04-22 |
Family
ID=17275126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25517892A Pending JPH06112335A (ja) | 1992-09-25 | 1992-09-25 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112335A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0945690A (ja) * | 1995-07-31 | 1997-02-14 | Nec Corp | 半導体装置およびその製造方法 |
-
1992
- 1992-09-25 JP JP25517892A patent/JPH06112335A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0945690A (ja) * | 1995-07-31 | 1997-02-14 | Nec Corp | 半導体装置およびその製造方法 |
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