JPH0629287A - 半導体基板の平坦化方法 - Google Patents
半導体基板の平坦化方法Info
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- JPH0629287A JPH0629287A JP4117092A JP11709292A JPH0629287A JP H0629287 A JPH0629287 A JP H0629287A JP 4117092 A JP4117092 A JP 4117092A JP 11709292 A JP11709292 A JP 11709292A JP H0629287 A JPH0629287 A JP H0629287A
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- insulating film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/092—Manufacture or treatment of dielectric parts thereof by smoothing the dielectric parts
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 ボイドを形成せず半導体基板に形成された絶
縁膜を平坦化する方法を提供する。 【構成】 金属配線層12が形成された半導体基板11上に
絶縁膜13を形成し、絶縁膜上にセクリフィシャル層14を
形成し、前記セクリフィシャル層をエッチングし、金属
配線層間の絶縁膜上に残留セクリフィシャル15を形成
し、絶縁膜を等方性エッチングし、前記残留セクリフィ
シャルおよび前記絶縁膜を異方性エッチングする段階を
含む半導体基板の平坦化方法。 【効果】 第２金属配線工程やリソグラフィー工程を容
易に遂行できる。
縁膜を平坦化する方法を提供する。 【構成】 金属配線層12が形成された半導体基板11上に
絶縁膜13を形成し、絶縁膜上にセクリフィシャル層14を
形成し、前記セクリフィシャル層をエッチングし、金属
配線層間の絶縁膜上に残留セクリフィシャル15を形成
し、絶縁膜を等方性エッチングし、前記残留セクリフィ
シャルおよび前記絶縁膜を異方性エッチングする段階を
含む半導体基板の平坦化方法。 【効果】 第２金属配線工程やリソグラフィー工程を容
易に遂行できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造にお
ける半導体基板の平坦化方法に関するものである。より
具体的に本発明は、多層配線工程の層間絶縁膜の平坦化
工程に関するものである。
ける半導体基板の平坦化方法に関するものである。より
具体的に本発明は、多層配線工程の層間絶縁膜の平坦化
工程に関するものである。
【０００２】
【従来の技術】集積回路を製造するためには、単一基板
上に多くの活性素子を形成することが必要である。初期
にはそれぞれの素子は相互に電気的に分離されていた
が、最近では所記回路機能を遂行するために、製造時に
一連の特定素子が電気的に相互に連結されていなければ
ならない。ＭＯＳおよびバイポーラＶＬＳＩおよびＵＬ
ＳＩ装置は全て多重接触構造を持っている。
上に多くの活性素子を形成することが必要である。初期
にはそれぞれの素子は相互に電気的に分離されていた
が、最近では所記回路機能を遂行するために、製造時に
一連の特定素子が電気的に相互に連結されていなければ
ならない。ＭＯＳおよびバイポーラＶＬＳＩおよびＵＬ
ＳＩ装置は全て多重接触構造を持っている。
【０００３】相互接触構造で層数が増加することによ
り、半導体基板に形成された最上層の表面の荒さの程度
は増加する。例えば、２個以上の金属層が形成された半
導体基板を製造する工程で、ヴィア(via) を形成し、第
２金属層を積層する前に、複数の酸化物層、多結晶伝導
体層および第１金属配線層を形成した後、これら全面に
第１層間絶縁膜を被覆させる。第１層間絶縁膜の下部に
形成された前記構造の表面がとても凸凹なので第１層間
絶縁膜上の表面も、また大変凸凹になる。この様な第１
層間絶縁膜上に第２金属配線層が直接形成される場合、
第１層間絶縁膜に存在する鋭い端部(peaks) および／ま
たは亀裂のせいで第２金属配線層にひびが入り、その結
果第１層間絶縁膜の表面上での配線工程で金属配線に不
良が生じる。この様な欠陥のせいで半導体装置の収率が
落ちることになる。したがって、多層に金属を被覆させ
る工程ではヴィアを形成するか、第２金属配線を積層す
る前に層間絶縁膜の表面を平坦化させることが必要であ
る。
り、半導体基板に形成された最上層の表面の荒さの程度
は増加する。例えば、２個以上の金属層が形成された半
導体基板を製造する工程で、ヴィア(via) を形成し、第
２金属層を積層する前に、複数の酸化物層、多結晶伝導
体層および第１金属配線層を形成した後、これら全面に
第１層間絶縁膜を被覆させる。第１層間絶縁膜の下部に
形成された前記構造の表面がとても凸凹なので第１層間
絶縁膜上の表面も、また大変凸凹になる。この様な第１
層間絶縁膜上に第２金属配線層が直接形成される場合、
第１層間絶縁膜に存在する鋭い端部(peaks) および／ま
たは亀裂のせいで第２金属配線層にひびが入り、その結
果第１層間絶縁膜の表面上での配線工程で金属配線に不
良が生じる。この様な欠陥のせいで半導体装置の収率が
落ちることになる。したがって、多層に金属を被覆させ
る工程ではヴィアを形成するか、第２金属配線を積層す
る前に層間絶縁膜の表面を平坦化させることが必要であ
る。
【０００４】前記段差部が存在する半導体基板を平坦化
するのに一番簡単な方法は、埋め込まなければならない
段差の高さよりも厚いＣＶＤガラス層を形成する方法で
ある。だが、この方法は、絶縁膜の厚さが増加すること
により、第１金属配線層と第２金属配線層間のヴィアの
深さを増加させるので非現実的である。また、第１金属
配線がより密集して形成されている場合、通常のＣＶＤ
−ＳｉＯ2 工程によると絶縁膜内にボイド(void)が形成
される等の不良が生じる。
するのに一番簡単な方法は、埋め込まなければならない
段差の高さよりも厚いＣＶＤガラス層を形成する方法で
ある。だが、この方法は、絶縁膜の厚さが増加すること
により、第１金属配線層と第２金属配線層間のヴィアの
深さを増加させるので非現実的である。また、第１金属
配線がより密集して形成されている場合、通常のＣＶＤ
−ＳｉＯ2 工程によると絶縁膜内にボイド(void)が形成
される等の不良が生じる。
【０００５】従来の層間絶縁膜の平坦化方法としては、
レジスト層を塗布し、前記レジスト層をセクリフィシャ
ル(sacrificial) 層として利用してエッチバックし、前
記絶縁膜の厚さを調整する方法がある。この方法による
と、レジスト層がセクリフィシャル層として前記層間絶
縁膜上に塗布される。
レジスト層を塗布し、前記レジスト層をセクリフィシャ
ル(sacrificial) 層として利用してエッチバックし、前
記絶縁膜の厚さを調整する方法がある。この方法による
と、レジスト層がセクリフィシャル層として前記層間絶
縁膜上に塗布される。
【０００６】その次に、前記セクリフィシャル層の役割
をするレジスト層は層間絶縁膜の最上部分が露出される
までプラズマ内で迅速に１次エッチングする。エッチン
グ化学反応条件(etch chemistory) を変更し、セクリフ
ィシャル層物質と層間絶縁膜物質のエッチング速度を同
一に調整する。この条件下で、エッチングを引き続き行
い前記セクリフィシャル層を全てエッチング除去する。
この様なエッチバック工程によりセクリフィシャル層の
プロファイルが層間絶縁膜に転写されるので層間膜はと
ても平坦化される。ある場合は、前記エッチバック工程
後に所記した厚さより下部金属層上の層間絶縁膜の厚さ
が薄く形成されることもある。また、ある場合には、平
坦化度を高めるためにエッチバック工程を第１金属配線
層が露出するまで遂行する。この場合には、最小限の層
間絶縁膜の厚さを確保するため、追加としてＣＶＤ絶縁
膜を蒸着する(S.Wolf, Silicon Processing for the VL
SIEra, Vol.2, 1990,pp.222〜224)。
をするレジスト層は層間絶縁膜の最上部分が露出される
までプラズマ内で迅速に１次エッチングする。エッチン
グ化学反応条件(etch chemistory) を変更し、セクリフ
ィシャル層物質と層間絶縁膜物質のエッチング速度を同
一に調整する。この条件下で、エッチングを引き続き行
い前記セクリフィシャル層を全てエッチング除去する。
この様なエッチバック工程によりセクリフィシャル層の
プロファイルが層間絶縁膜に転写されるので層間膜はと
ても平坦化される。ある場合は、前記エッチバック工程
後に所記した厚さより下部金属層上の層間絶縁膜の厚さ
が薄く形成されることもある。また、ある場合には、平
坦化度を高めるためにエッチバック工程を第１金属配線
層が露出するまで遂行する。この場合には、最小限の層
間絶縁膜の厚さを確保するため、追加としてＣＶＤ絶縁
膜を蒸着する(S.Wolf, Silicon Processing for the VL
SIEra, Vol.2, 1990,pp.222〜224)。
【０００７】半導体装置の集積度が増加すると、金属と
金属間のスペースが狭くなり、したがって、層間絶縁膜
へのボイド形成のような問題点が発生し、平坦度を向上
させるのに難しい点がある。密集された金属配線層上の
層間絶縁膜の平坦度を向上させるために、前記エッチバ
ックを２回反復する方法が主に実行されてきた。
金属間のスペースが狭くなり、したがって、層間絶縁膜
へのボイド形成のような問題点が発生し、平坦度を向上
させるのに難しい点がある。密集された金属配線層上の
層間絶縁膜の平坦度を向上させるために、前記エッチバ
ックを２回反復する方法が主に実行されてきた。
【０００８】図１Ａないし図１Ｄは前記した２回のエッ
チバック工程を用いて層間絶縁膜を平坦化させる方法を
示した概略図である。
チバック工程を用いて層間絶縁膜を平坦化させる方法を
示した概略図である。
【０００９】図１Ａで、半導体基板１に金属層を形成
し、前記金属層をパターニングし、第１金属配線層２を
形成させる。前記第１金属配線層２が形成された半導体
基板１上に層間絶縁膜としてＣＶＤ−ＳｉＯ2 層３を形
成させた後、レジストを塗布しレジスト層４を形成す
る。
し、前記金属層をパターニングし、第１金属配線層２を
形成させる。前記第１金属配線層２が形成された半導体
基板１上に層間絶縁膜としてＣＶＤ−ＳｉＯ2 層３を形
成させた後、レジストを塗布しレジスト層４を形成す
る。
【００１０】図１Ｂは、前記レジスト層４およびＣＶＤ
−ＳｉＯ2 層３を１次にエッチバックする段階を示す。
このとき同図に示したように、収得したＣＶＤ−ＳｉＯ
2 層３ａは第１金属配線層２間のスペース領域で望まし
くないプロファイルを持つことになる。
−ＳｉＯ2 層３を１次にエッチバックする段階を示す。
このとき同図に示したように、収得したＣＶＤ−ＳｉＯ
2 層３ａは第１金属配線層２間のスペース領域で望まし
くないプロファイルを持つことになる。
【００１１】図１Ｃは、第２ＣＶＤ−ＳｉＯ2 層５およ
び第２レジスト層６を形成する段階を示す。前記１次エ
ッチバック工程後、再び第１ＣＶＤ−ＳｉＯ2 層３と同
じ方法で第２ＣＶＤ−ＳｉＯ2 層５を形成した後、その
上に第１レジストと同じ方法で第２レジストを塗布し第
２レジスト層６を形成させる。
び第２レジスト層６を形成する段階を示す。前記１次エ
ッチバック工程後、再び第１ＣＶＤ−ＳｉＯ2 層３と同
じ方法で第２ＣＶＤ−ＳｉＯ2 層５を形成した後、その
上に第１レジストと同じ方法で第２レジストを塗布し第
２レジスト層６を形成させる。
【００１２】図１Ｄは、２次エッチバックの段階を示
す。前記第２レジストを塗布した後、２次エッチバック
し平坦化された層間絶縁膜を収得する。収得した層間絶
縁膜の厚さが所記最小厚さより薄い場合は、その上に第
３ＣＶＤ−ＳｉＯ2 層（図示されていない）を形成させ
ることもできる。
す。前記第２レジストを塗布した後、２次エッチバック
し平坦化された層間絶縁膜を収得する。収得した層間絶
縁膜の厚さが所記最小厚さより薄い場合は、その上に第
３ＣＶＤ−ＳｉＯ2 層（図示されていない）を形成させ
ることもできる。
【００１３】前記の方法によると平坦化絶縁膜層を収得
できるが、第１ＣＶＤ−ＳｉＯ2 層３形成後にセクリフ
ィシャル層を用いてエッチバックすると、収得した第１
ＣＶＤ−ＳｉＯ2 層３ａは図１Ｂに示したように、以
後、他層が蒸着されにくいネガチブスロープ(negative-
sloped) されたプロファイルを持つことになる。したが
って、その上に第２ＣＶＤ−ＳｉＯ2 層５を形成する場
合、ボイド７が形成され望ましくない。
できるが、第１ＣＶＤ−ＳｉＯ2 層３形成後にセクリフ
ィシャル層を用いてエッチバックすると、収得した第１
ＣＶＤ−ＳｉＯ2 層３ａは図１Ｂに示したように、以
後、他層が蒸着されにくいネガチブスロープ(negative-
sloped) されたプロファイルを持つことになる。したが
って、その上に第２ＣＶＤ−ＳｉＯ2 層５を形成する場
合、ボイド７が形成され望ましくない。
【００１４】
【発明が解決しようとする課題】したがって、本発明の
目的は、良好な平坦化された表面を提供しながら、ボイ
ド形成がない層間絶縁膜の平坦化工程を提供することに
ある。
目的は、良好な平坦化された表面を提供しながら、ボイ
ド形成がない層間絶縁膜の平坦化工程を提供することに
ある。
【００１５】
【課題を解決するための手段】上記諸目的は、（ａ）金
属配線層が形成された半導体基板上に絶縁膜を形成し、
（ｂ）前記絶縁膜にセクリフィシャル層を形成し、
（ｃ）前記セクリフィシャル層をエッチングし、金属配
線層間の前記絶縁膜上に残留セクリフィシャルを形成
し、（ｄ）前記絶縁膜を等方性エッチングし、（ｅ）前
記残留セクリフィシャルおよび前記絶縁膜を異方性エッ
チングする段階を含む半導体基板の平坦化方法によって
達成される。
属配線層が形成された半導体基板上に絶縁膜を形成し、
（ｂ）前記絶縁膜にセクリフィシャル層を形成し、
（ｃ）前記セクリフィシャル層をエッチングし、金属配
線層間の前記絶縁膜上に残留セクリフィシャルを形成
し、（ｄ）前記絶縁膜を等方性エッチングし、（ｅ）前
記残留セクリフィシャルおよび前記絶縁膜を異方性エッ
チングする段階を含む半導体基板の平坦化方法によって
達成される。
【００１６】
【作用】本発明による半導体基板の平坦化法法による
と、収得した絶縁膜等のプロファイルが良好なので、第
２セクリフィシャル層を利用して、追加としてエッチバ
ックし、ボイドが形成されない平坦な層間絶縁膜を収得
することができるので、第２の金属配線工程やリソグラ
フィー工程を容易に遂行できる。
と、収得した絶縁膜等のプロファイルが良好なので、第
２セクリフィシャル層を利用して、追加としてエッチバ
ックし、ボイドが形成されない平坦な層間絶縁膜を収得
することができるので、第２の金属配線工程やリソグラ
フィー工程を容易に遂行できる。
【００１７】
【実施例】以下、本発明を実施例により説明する。
【００１８】図２Ａは、第１金属配線層１２が形成され
ている半導体基板１１上に第１絶縁膜１３およびセクリ
フィシャル層１４を形成する段階を示す。
ている半導体基板１１上に第１絶縁膜１３およびセクリ
フィシャル層１４を形成する段階を示す。
【００１９】まず半導体基板１１上に金属層を０．５５
μｍの厚さで形成し、前記金属層をエッチングし、第１
金属配線層１２を形成する。前記した金属層は、例えば
Ａｌ−ＳｉまたはＡｌ−Ｓｉ−Ｃｕ等のＡｌ合金を用い
てスパッタリング法により形成できる。次に通常的なリ
ソグラフィー工程により金属配線層１２を形成する。
μｍの厚さで形成し、前記金属層をエッチングし、第１
金属配線層１２を形成する。前記した金属層は、例えば
Ａｌ−ＳｉまたはＡｌ−Ｓｉ−Ｃｕ等のＡｌ合金を用い
てスパッタリング法により形成できる。次に通常的なリ
ソグラフィー工程により金属配線層１２を形成する。
【００２０】前記金属配線層１２が形成された半導体基
板１１上に、第１絶縁膜１３としてＳｉＯ2 層を形成す
る。前記ＳｉＯ2 層は通常的なＣＶＤ法により形成でき
る。例えば、ソースとしてＳｉＨ4 とＮ2 ＯまたはＯ2
を用いて２００〜４００℃の温度でＰＥＣＶＤ法により
形成される。このようにして収得したＣＶＤ−ＳｉＯ2
層は、図２Ａでのように段差被覆性(step coverage) が
不良なので、半導体基板上に形成された金属配線層間の
間隔が狭いほどボイドが生成される可能性が高まる。し
たがって、前記ＣＶＤ−ＳｉＯ2 層１３にボイドが形成
されない程度でＣＶＤ−ＳｉＯ2 層１３を形成しなけれ
ばならない。例えば、金属配線間の間隔が０．８μｍで
ある場合に、蒸着されたＣＶＤ−ＳｉＯ2 層１３の厚さ
は図２Ａでｄ（金属配線層１２間のＣＶＤ−ＳｉＯ2 層
の厚さ）は０．３μｍであり、ｂ（金属配線層１２上の
ＣＶＤ−ＳｉＯ2 層の厚さ）は０．８５μｍ程度であ
る。前記蒸着されたＣＶＤ−ＳｉＯ2 層１３のｂの厚さ
は金属配線間の間隔により変化する。
板１１上に、第１絶縁膜１３としてＳｉＯ2 層を形成す
る。前記ＳｉＯ2 層は通常的なＣＶＤ法により形成でき
る。例えば、ソースとしてＳｉＨ4 とＮ2 ＯまたはＯ2
を用いて２００〜４００℃の温度でＰＥＣＶＤ法により
形成される。このようにして収得したＣＶＤ−ＳｉＯ2
層は、図２Ａでのように段差被覆性(step coverage) が
不良なので、半導体基板上に形成された金属配線層間の
間隔が狭いほどボイドが生成される可能性が高まる。し
たがって、前記ＣＶＤ−ＳｉＯ2 層１３にボイドが形成
されない程度でＣＶＤ−ＳｉＯ2 層１３を形成しなけれ
ばならない。例えば、金属配線間の間隔が０．８μｍで
ある場合に、蒸着されたＣＶＤ−ＳｉＯ2 層１３の厚さ
は図２Ａでｄ（金属配線層１２間のＣＶＤ−ＳｉＯ2 層
の厚さ）は０．３μｍであり、ｂ（金属配線層１２上の
ＣＶＤ−ＳｉＯ2 層の厚さ）は０．８５μｍ程度であ
る。前記蒸着されたＣＶＤ−ＳｉＯ2 層１３のｂの厚さ
は金属配線間の間隔により変化する。
【００２１】次に、前記ＣＶＤ−ＳｉＯ2 層１３上にセ
クリフィシャル層１４を形成する。セクリフィシャル層
１４としてはフォトレジストを用いて形成させることが
一般的である。ポリイミドやスピンオングラス(SOG) 層
等がときどき用いられるが、純度、価格の面でレジスト
を用いるのが一般的である。
クリフィシャル層１４を形成する。セクリフィシャル層
１４としてはフォトレジストを用いて形成させることが
一般的である。ポリイミドやスピンオングラス(SOG) 層
等がときどき用いられるが、純度、価格の面でレジスト
を用いるのが一般的である。
【００２２】前記図２Ａで、金属配線の間隔が０．８μ
ｍである場合、このようにして収得したレジスト層の平
均の厚さは１．２２μｍ程度であり、より具体的には金
属配線層１２間のレジストｃは２．１μｍであり、金属
配線層１２上に形成されたレジストの厚さａは１μｍに
なるように塗布することが望ましい。
ｍである場合、このようにして収得したレジスト層の平
均の厚さは１．２２μｍ程度であり、より具体的には金
属配線層１２間のレジストｃは２．１μｍであり、金属
配線層１２上に形成されたレジストの厚さａは１μｍに
なるように塗布することが望ましい。
【００２３】図２Ｂは、セクリフィシャル層１４をエッ
チングし、残留セクリフィシャル１５を形成する段階を
示す。セクリフィシャル層１４がフォトレジストから構
成された場合、前記セクリフィシャル層１４はプラズマ
でＣＦ4 と混合されたＯ2 やＯ2 を用いて金属配線層上
の前記絶縁膜１３の上部部分が露出されるまでエッチン
グする。これにより、金属配線層１２間の前記ＣＶＤ−
ＳｉＯ2 層上にはセクリフィシャル層の一部１５（以
下、残留セクリフィシャルと称する）が残留されている
ことになる。生成された残留セクリフィシャル１５の高
さは前記金属配線層１２上の絶縁膜１３の高さより低
い。このような残留セクリフィシャル１５の厚さ（図２
Ｂのｇ）は以後前記ＣＶＤ−ＳｉＯ2 層の等方性エッチ
ング量を予想し訂正する。
チングし、残留セクリフィシャル１５を形成する段階を
示す。セクリフィシャル層１４がフォトレジストから構
成された場合、前記セクリフィシャル層１４はプラズマ
でＣＦ4 と混合されたＯ2 やＯ2 を用いて金属配線層上
の前記絶縁膜１３の上部部分が露出されるまでエッチン
グする。これにより、金属配線層１２間の前記ＣＶＤ−
ＳｉＯ2 層上にはセクリフィシャル層の一部１５（以
下、残留セクリフィシャルと称する）が残留されている
ことになる。生成された残留セクリフィシャル１５の高
さは前記金属配線層１２上の絶縁膜１３の高さより低
い。このような残留セクリフィシャル１５の厚さ（図２
Ｂのｇ）は以後前記ＣＶＤ−ＳｉＯ2 層の等方性エッチ
ング量を予想し訂正する。
【００２４】ＣＶＤ−ＳｉＯ2 層１３の等方性エッチン
グ時にレジストはエッチングされない。したがって、図
２Ｃで、残留セクリフィシャル１５の厚さｇ足す金属配
線層１２間の絶縁膜１３の厚さｄの高さが、金属配線層
１２の厚さ足す等方性エッチング後の金属配線層１２上
の絶縁膜の厚さｆより大きい場合、等方性エッチング以
後に異方性エッチングすると残留セクリフィシャル１５
の下部の絶縁膜が十分にエッチングされず、一方、ｇ足
すｄの高さが、金属配線層の厚さ足す前記厚さｆより低
い場合、絶縁膜を異方性エッチングすると残留セクリフ
ィシャル周辺部位が過多にエッチングされ望ましくな
い。
グ時にレジストはエッチングされない。したがって、図
２Ｃで、残留セクリフィシャル１５の厚さｇ足す金属配
線層１２間の絶縁膜１３の厚さｄの高さが、金属配線層
１２の厚さ足す等方性エッチング後の金属配線層１２上
の絶縁膜の厚さｆより大きい場合、等方性エッチング以
後に異方性エッチングすると残留セクリフィシャル１５
の下部の絶縁膜が十分にエッチングされず、一方、ｇ足
すｄの高さが、金属配線層の厚さ足す前記厚さｆより低
い場合、絶縁膜を異方性エッチングすると残留セクリフ
ィシャル周辺部位が過多にエッチングされ望ましくな
い。
【００２５】したがって、前記セクリフィシャル層１４
であるレジスト層のエッチング量はａ＋（ｂ−ｆ）にな
るように決める。図２Ａと関連した前記条件下で前記レ
ジストのエッチング量は１．３０〜１．４０μｍであ
る。その結果、金属配線層１２上の絶縁膜１３の高さ
は、残留セクリフィシャルの高さと同一になる。前記エ
ッチング後、残留セクリフィシャルの厚さｇは約０．７
〜０．８μｍである。
であるレジスト層のエッチング量はａ＋（ｂ−ｆ）にな
るように決める。図２Ａと関連した前記条件下で前記レ
ジストのエッチング量は１．３０〜１．４０μｍであ
る。その結果、金属配線層１２上の絶縁膜１３の高さ
は、残留セクリフィシャルの高さと同一になる。前記エ
ッチング後、残留セクリフィシャルの厚さｇは約０．７
〜０．８μｍである。
【００２６】図２Ｃは、絶縁膜を等方性エッチングする
段階を示す。ここで、参照番号１３ａは等方性エッチン
グした後に収得した絶縁膜１３のプロファイルを示し、
ｈ（点線部位）は等方性エッチング前の絶縁膜のプロフ
ァイルであり、ｅは等方性エッチング前の絶縁膜１３の
高さと残留セクリフィシャル１５の高さの差または等方
性エッチング時絶縁膜１３のエッチング量を示す。等方
性エッチングは以後第２絶縁膜の段差被覆性を良好にす
るために遂行する。
段階を示す。ここで、参照番号１３ａは等方性エッチン
グした後に収得した絶縁膜１３のプロファイルを示し、
ｈ（点線部位）は等方性エッチング前の絶縁膜のプロフ
ァイルであり、ｅは等方性エッチング前の絶縁膜１３の
高さと残留セクリフィシャル１５の高さの差または等方
性エッチング時絶縁膜１３のエッチング量を示す。等方
性エッチングは以後第２絶縁膜の段差被覆性を良好にす
るために遂行する。
【００２７】図２Ｄは、前記残留セクリフィシャル１５
および前記等方性エッチング後に収得したＣＶＤ−Ｓｉ
Ｏ2 層１３を異方性エッチングする段階を示す。参照番
号１３ｂは異方性エッチング後に収得したＣＶＤ−Ｓｉ
Ｏ2 層のプロファイルを示す。この場合、ＣＶＤ−Ｓｉ
Ｏ2 層１３に対する残留セクリフィシャル１５のエッチ
ング選択比は３：１〜５：１であることが望ましい。
および前記等方性エッチング後に収得したＣＶＤ−Ｓｉ
Ｏ2 層１３を異方性エッチングする段階を示す。参照番
号１３ｂは異方性エッチング後に収得したＣＶＤ−Ｓｉ
Ｏ2 層のプロファイルを示す。この場合、ＣＶＤ−Ｓｉ
Ｏ2 層１３に対する残留セクリフィシャル１５のエッチ
ング選択比は３：１〜５：１であることが望ましい。
【００２８】この様な異方性エッチングは、ＣＶＤ−Ｓ
ｉＯ2 層１３上の残留セクリフィシャルが全て除去され
るまで続くので、選択比が低いと金属配線層１２上に形
成されたＣＶＤ−ＳｉＯ2 が全て除去される心配があり
望ましくなく、選択比があまり高いと以後ＣＶＤ−Ｓｉ
Ｏ2 層を形成するための良好なプロファイルを収得する
ためにの金属配線間に存在するＣＶＤ−ＳｉＯ2 まで過
度にエッチング除去することになり望ましくない。した
がって、異方性エッチング工程中に選択比を前記のよう
に維持することが重要である。
ｉＯ2 層１３上の残留セクリフィシャルが全て除去され
るまで続くので、選択比が低いと金属配線層１２上に形
成されたＣＶＤ−ＳｉＯ2 が全て除去される心配があり
望ましくなく、選択比があまり高いと以後ＣＶＤ−Ｓｉ
Ｏ2 層を形成するための良好なプロファイルを収得する
ためにの金属配線間に存在するＣＶＤ−ＳｉＯ2 まで過
度にエッチング除去することになり望ましくない。した
がって、異方性エッチング工程中に選択比を前記のよう
に維持することが重要である。
【００２９】前記のような条件下で、ＣＶＤ−ＳｉＯ2
のエッチングされた厚さは総０．５〜０．７μｍ程度で
ある。このとき、金属配線層上に形成されたＣＶＤ−Ｓ
ｉＯ2 層の厚さは約０．１５〜０．３５μｍである。
のエッチングされた厚さは総０．５〜０．７μｍ程度で
ある。このとき、金属配線層上に形成されたＣＶＤ−Ｓ
ｉＯ2 層の厚さは約０．１５〜０．３５μｍである。
【００３０】図２Ｅは、前記異方性エッチング後に第２
絶縁膜１６を形成し、第２セクリフィシャル層１７を形
成する段階を示す。前記図２ＡのＣＶＤ−ＳｉＯ2 層の
形成時と同じ方法でエッチングされた絶縁膜１３ｂ上に
第２絶縁膜１６である第２ＣＶＤ−ＳｉＯ2 層を約４０
００〜５０００オングストロームの厚さで形成した後、
前記絶縁膜１６上に図２Ａのレジスト層の塗布時と同じ
方法で第２セクリフィシャル層である第２レジスト層１
７を１．２０〜１．２４μｍ程度に塗布する。
絶縁膜１６を形成し、第２セクリフィシャル層１７を形
成する段階を示す。前記図２ＡのＣＶＤ−ＳｉＯ2 層の
形成時と同じ方法でエッチングされた絶縁膜１３ｂ上に
第２絶縁膜１６である第２ＣＶＤ−ＳｉＯ2 層を約４０
００〜５０００オングストロームの厚さで形成した後、
前記絶縁膜１６上に図２Ａのレジスト層の塗布時と同じ
方法で第２セクリフィシャル層である第２レジスト層１
７を１．２０〜１．２４μｍ程度に塗布する。
【００３１】図２Ｆは第２次エッチバック段階を示す。
第２絶縁膜１６と第２セクリフィシャル層１７のエッチ
ング選択比を１：１で維持しながら、エッチングバック
し、平坦な表面の層間絶縁膜をもつ半導体基板を収得す
る。
第２絶縁膜１６と第２セクリフィシャル層１７のエッチ
ング選択比を１：１で維持しながら、エッチングバック
し、平坦な表面の層間絶縁膜をもつ半導体基板を収得す
る。
【００３２】このようにして収得した金属配線層１２上
に形成された絶縁膜であるＣＶＤ−ＳｉＯ2 層の厚さは
１０００〜２０００オングストロームであることが望ま
しい。ＣＶＤ−ＳｉＯ2 層の厚さが１０００オングスト
ローム未満の場合には第３絶縁膜である第３のＣＶＤ−
ＳｉＯ2 層を形成することが望ましい。
に形成された絶縁膜であるＣＶＤ−ＳｉＯ2 層の厚さは
１０００〜２０００オングストロームであることが望ま
しい。ＣＶＤ−ＳｉＯ2 層の厚さが１０００オングスト
ローム未満の場合には第３絶縁膜である第３のＣＶＤ−
ＳｉＯ2 層を形成することが望ましい。
【００３３】
【発明の効果】本発明によると、半導体基板の層間絶縁
膜を平坦化する方法において、層間絶縁膜を異方性エッ
チングする前に等方性エッチングを遂行するので、エッ
チバック以後に収得した絶縁膜であるＣＶＤ−ＳｉＯ2
膜のプロファイルが良好なので、後に第２絶縁膜を形成
する場合でもボイドが形成されない。また、間隔が０．
８μｍ程度である金属配線層が形成された半導体基板上
に、本発明の方法を適用するとボイドがなく、平坦度が
優秀な絶縁膜が形成でき、後の第２金属配線工程やリソ
グラフィー工程を容易に遂行でき、半導体装置の収率を
向上させ、半導体装置の信頼性を高められる。
膜を平坦化する方法において、層間絶縁膜を異方性エッ
チングする前に等方性エッチングを遂行するので、エッ
チバック以後に収得した絶縁膜であるＣＶＤ−ＳｉＯ2
膜のプロファイルが良好なので、後に第２絶縁膜を形成
する場合でもボイドが形成されない。また、間隔が０．
８μｍ程度である金属配線層が形成された半導体基板上
に、本発明の方法を適用するとボイドがなく、平坦度が
優秀な絶縁膜が形成でき、後の第２金属配線工程やリソ
グラフィー工程を容易に遂行でき、半導体装置の収率を
向上させ、半導体装置の信頼性を高められる。
【図１】 従来の方法の一例を示した概略図である。
【図２】 本発明の一例を示した概略図である。
１，１１…半導体基板、 ２，１２…第１金属配線層、 ３，１３…第１ＣＶＤ−ＳｉＯ2 膜、 ３ａ…１次エッチバックされた第１ＣＶＤ−ＳｉＯ
2 膜、 ４…レジスト層、 ５…第２ＣＶＤ−ＳｉＯ2 膜、 ６…第２レジスト層、 ７…ボイド、 １３ａ…等方性エッチバック後に収得された第１ＣＶＤ
−ＳｉＯ2 膜、 １３ｂ…異方性エッチバック後に収得された第１ＣＶＤ
−ＳｉＯ2 膜、 １４…セクリフィシャル層、 １５…残留セクリフィシャル、 １６…第２絵津煙幕、 １７…第２セクリフィシャル層。
2 膜、 ４…レジスト層、 ５…第２ＣＶＤ−ＳｉＯ2 膜、 ６…第２レジスト層、 ７…ボイド、 １３ａ…等方性エッチバック後に収得された第１ＣＶＤ
−ＳｉＯ2 膜、 １３ｂ…異方性エッチバック後に収得された第１ＣＶＤ
−ＳｉＯ2 膜、 １４…セクリフィシャル層、 １５…残留セクリフィシャル、 １６…第２絵津煙幕、 １７…第２セクリフィシャル層。
Claims (9)
- 【請求項１】 （ａ）金属配線層が形成された半導体基
板上に絶縁膜を形成し、 （ｂ）前記絶縁膜にセクリフィシャル層を形成し、 （ｃ）前記セクリフィシャル層をエッチングし、金属配
線層間の前記絶縁膜上に残留セクリフィシャルを形成
し、 （ｄ）前記絶縁膜を等方性エッチングし、 （ｅ）前記残留セクリフィシャルおよび前記絶縁膜を異
方性エッチングする段階を含む半導体基板の平坦化方
法。 - 【請求項２】 前記（ｅ）残留セクリフィシャルおよび
前記絶縁膜を異方性エッチングする段階後、第２絶縁膜
および第２セクリフィシャル層を形成した後、第２絶縁
膜をエッチバックしたことを特徴とする請求項１記載の
半導体基板の平坦化方法。 - 【請求項３】 前記エッチバック後に収得した平坦化さ
れた基板上に第３絶縁膜を形成したことを特徴とする請
求項２記載の半導体基板の平坦化方法。 - 【請求項４】 前記絶縁膜がＣＶＤ法により形成された
ＳｉＯ2 膜であることを特徴とする請求項１記載の半導
体基板の平坦化方法。 - 【請求項５】 前記セクリフィシャル層がレジスト層、
ポリイミド層およびＳＯＧ層よりなる群から選ばれた少
なくとも１種のものであることを特徴とする請求項１記
載の半導体基板の平坦化方法。 - 【請求項６】 前記残留セクリフィシャルの高さが前記
金属配線層上の絶縁膜の高さより低く、前記セクリフィ
シャル層をエッチングしたことを特徴とする請求項１記
載の半導体基板の平坦化方法。 - 【請求項７】 金属配線上の前記絶縁膜を前記残留レジ
ストの高さと同じ高さになるように等方性エッチングし
たことを特徴とする請求項６記載の半導体基板の平坦化
方法。 - 【請求項８】 異方性エッチング時に前記絶縁膜に対す
る残留セクリフィシャルの選択比が３：１〜５：１であ
ること特徴とする請求項１記載の半導体基板の平坦化方
法。 - 【請求項９】 前記半導体基板上に形成された金属配線
層間の距離が約０．８μｍであること特徴とする請求項
１記載の半導体基板の平坦化方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992P576 | 1992-01-16 | ||
| KR1019920000576A KR940008372B1 (ko) | 1992-01-16 | 1992-01-16 | 반도체 기판의 층간 절연막의 평탄화 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629287A true JPH0629287A (ja) | 1994-02-04 |
Family
ID=19327976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4117092A Pending JPH0629287A (ja) | 1992-01-16 | 1992-05-11 | 半導体基板の平坦化方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5296092A (ja) |
| JP (1) | JPH0629287A (ja) |
| KR (1) | KR940008372B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000077404A (ja) * | 1998-07-31 | 2000-03-14 | Samsung Electronics Co Ltd | 絶縁膜形成方法 |
| JP2010141146A (ja) * | 2008-12-12 | 2010-06-24 | Fujitsu Ltd | 半導体装置の製造方法 |
| WO2025032714A1 (ja) * | 2023-08-08 | 2025-02-13 | シャープディスプレイテクノロジー株式会社 | 画素回路基板、画素回路基板の製造方法、及び表示デバイス |
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- 1992-05-11 JP JP4117092A patent/JPH0629287A/ja active Pending
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