JPH06112444A - 構成可能論理アレイ - Google Patents
構成可能論理アレイInfo
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- JPH06112444A JPH06112444A JP3094521A JP9452191A JPH06112444A JP H06112444 A JPH06112444 A JP H06112444A JP 3094521 A JP3094521 A JP 3094521A JP 9452191 A JP9452191 A JP 9452191A JP H06112444 A JPH06112444 A JP H06112444A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17736—Structural details of routing resources
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
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- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
-
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Abstract
(57)【要約】 （修正有）
【構成】構成可能論理ブロック５００はバス５０２−１
〜５０４によって４方からの入力を受ける制御発生器５
０１における構成可能論理から成る。発生器５０１は、
４つの独立した構成可能出力ポート５０３−１〜５０３
−４と交信する。出力ポートは、信号を受け、組合せ機
能・制御発生器５０１への、かつそれからのフィードバ
ック信号をそれぞれのバス５０４−１〜５０４−４を横
切って与える。各出力ポートは、出力バス５０５−１〜
５０５−４により概略的に少くとも１つの出力信号を構
成可能相互接続構造に与える。 【効果】構成可能論理ブロック及び相互接続構造の間に
さらに強力な接続オプションを提供するプログラム可能
ゲートアレイ装置の新アーキテクチュアとして特徴つけ
られる。
〜５０４によって４方からの入力を受ける制御発生器５
０１における構成可能論理から成る。発生器５０１は、
４つの独立した構成可能出力ポート５０３−１〜５０３
−４と交信する。出力ポートは、信号を受け、組合せ機
能・制御発生器５０１への、かつそれからのフィードバ
ック信号をそれぞれのバス５０４−１〜５０４−４を横
切って与える。各出力ポートは、出力バス５０５−１〜
５０５−４により概略的に少くとも１つの出力信号を構
成可能相互接続構造に与える。 【効果】構成可能論理ブロック及び相互接続構造の間に
さらに強力な接続オプションを提供するプログラム可能
ゲートアレイ装置の新アーキテクチュアとして特徴つけ
られる。
Description
【０００１】
【０００２】
【発明の分野】この発明は、構成可能論理セルのアレ
イ、複数個の入力／出力セル、および構成可能相互接続
構造を含むプログラム可能ゲートアレイに関する。より
特定的には、この発明は相互接続構造に対する対称的な
接続を有する論理セルを有するプログラム可能ゲートア
レイに関する。
イ、複数個の入力／出力セル、および構成可能相互接続
構造を含むプログラム可能ゲートアレイに関する。より
特定的には、この発明は相互接続構造に対する対称的な
接続を有する論理セルを有するプログラム可能ゲートア
レイに関する。
【０００３】
【関連技術の説明】プログラム可能ゲートアレイ（ＰＧ
Ａ）は、ユーザのシステム設計に対してカストマイズさ
れた３つの型の構成可能素子を含む高性能ユーザプログ
ラム可能装置である。その３つの素子は（１）構成可能
論理ブロックのアレイ（ＣＬＢ）、（２）それに伴う周
囲の周辺の入力／出力ブロック（ＩＯＢ）、（３）そし
てそれらすべてをリンクする柔軟性のあるプログラム可
能相互接続構造である。
Ａ）は、ユーザのシステム設計に対してカストマイズさ
れた３つの型の構成可能素子を含む高性能ユーザプログ
ラム可能装置である。その３つの素子は（１）構成可能
論理ブロックのアレイ（ＣＬＢ）、（２）それに伴う周
囲の周辺の入力／出力ブロック（ＩＯＢ）、（３）そし
てそれらすべてをリンクする柔軟性のあるプログラム可
能相互接続構造である。
【０００４】ユーザによって所望されるシステム設計は
プログラム可能ＲＡＭセルを構成することによって装置
において実現される。これらのＲＡＭセルはＣＬＢ、Ｉ
ＯＢおよびその相互接続によって行なわれる論理機能性
を制御する。その構成はＰＧＡ設計ソフトウェアツール
を用いて実現される。
プログラム可能ＲＡＭセルを構成することによって装置
において実現される。これらのＲＡＭセルはＣＬＢ、Ｉ
ＯＢおよびその相互接続によって行なわれる論理機能性
を制御する。その構成はＰＧＡ設計ソフトウェアツール
を用いて実現される。
【０００５】一般的に、プログラム可能ゲートアレイ
は、カリフォルニア、サン・ノゼのクシリンクス（Ｘｉ
ｌｉｎｘ ｏｆ Ｓａｎ Ｊｏｓｅ、Ｃａｌｉｆｏｒｎ
ｉａ）によって最初に成功裡に商業的に導入されたと考
えられている。クシリンクスはもともとＸＣ２０００シ
リーズの論理セルアレイを導入し、かつより最近には集
積回路プログラム可能ゲートアレイの第２世代ＸＣ３０
００ファミリを導入した。関連のプログラム可能論理装
置技術と同様に、２０００シリーズの説明がクシリンク
スによって出版されたザ プログラマブル ゲート ア
レイ デザインハンドブック（ＴＨＥ ＰＲＯＧＲＡＭ
ＭＡＢＬＥ ＧＡＴＥ ＡＲＲＡＹ ＤＥＳＩＧＮ Ｈ
ＡＮＤ ＢＯＯＫ）初版の１−１ないし１−３１頁に見
いだされる。ＸＣ３０００ファミリに対するアーキテク
チュアは「ＸＣ３０００ロジックセルアレイファミリ
（ＸＣ３０００ ＬＯＧＩＣ ＣＥＬＬ ＡＲＲＡＹ
ＦＡＭＩＬＹ）」と題されたクシリンクスによって出版
された技術データハンドブックの１−３１頁に提供され
ている。これらのクシリンクスの出版物の各々が先行技
術の説明を提供するとしてこの出願において引用により
援用される。
は、カリフォルニア、サン・ノゼのクシリンクス（Ｘｉ
ｌｉｎｘ ｏｆ Ｓａｎ Ｊｏｓｅ、Ｃａｌｉｆｏｒｎ
ｉａ）によって最初に成功裡に商業的に導入されたと考
えられている。クシリンクスはもともとＸＣ２０００シ
リーズの論理セルアレイを導入し、かつより最近には集
積回路プログラム可能ゲートアレイの第２世代ＸＣ３０
００ファミリを導入した。関連のプログラム可能論理装
置技術と同様に、２０００シリーズの説明がクシリンク
スによって出版されたザ プログラマブル ゲート ア
レイ デザインハンドブック（ＴＨＥ ＰＲＯＧＲＡＭ
ＭＡＢＬＥ ＧＡＴＥ ＡＲＲＡＹ ＤＥＳＩＧＮ Ｈ
ＡＮＤ ＢＯＯＫ）初版の１−１ないし１−３１頁に見
いだされる。ＸＣ３０００ファミリに対するアーキテク
チュアは「ＸＣ３０００ロジックセルアレイファミリ
（ＸＣ３０００ ＬＯＧＩＣ ＣＥＬＬ ＡＲＲＡＹ
ＦＡＭＩＬＹ）」と題されたクシリンクスによって出版
された技術データハンドブックの１−３１頁に提供され
ている。これらのクシリンクスの出版物の各々が先行技
術の説明を提供するとしてこの出願において引用により
援用される。
【０００６】プログラム可能ゲートアレイにおける先行
技術はさらに米国特許第４、６４２、４８７号、第４、
７０６、２１６号、第４、７１３、５５７号および第
４、７５８、９８５号によって例証され、それらの各々
はクシリンクス インコーポレーテッド（Ｘｉｌｉｎ
ｘ，Ｉｎｃ．）に譲渡されている。これらの米国特許は
プログラム可能ゲートアレイアーキテクチュアおよびそ
れの実現化の詳細な説明を述べるとして引用により援用
される。
技術はさらに米国特許第４、６４２、４８７号、第４、
７０６、２１６号、第４、７１３、５５７号および第
４、７５８、９８５号によって例証され、それらの各々
はクシリンクス インコーポレーテッド（Ｘｉｌｉｎ
ｘ，Ｉｎｃ．）に譲渡されている。これらの米国特許は
プログラム可能ゲートアレイアーキテクチュアおよびそ
れの実現化の詳細な説明を述べるとして引用により援用
される。
【０００７】上記で述べられたように、プログラム可能
ゲートアレイは構成可能相互接続、構成可能入力／出力
ブロックのリングおよび構成可能論理ブロックのアレイ
を含む。これらの３つの主要な特徴物の組合せがプログ
ラム可能ゲートアレイのための柔軟性およびデータ処理
能力を提供する。しかしながら、先行技術のプログラム
可能ゲートアレイは、相互接続構造、入力／出力ブロッ
ク構造、および構成可能論理ブロック構造の各々におけ
るある制限を受ける。
ゲートアレイは構成可能相互接続、構成可能入力／出力
ブロックのリングおよび構成可能論理ブロックのアレイ
を含む。これらの３つの主要な特徴物の組合せがプログ
ラム可能ゲートアレイのための柔軟性およびデータ処理
能力を提供する。しかしながら、先行技術のプログラム
可能ゲートアレイは、相互接続構造、入力／出力ブロッ
ク構造、および構成可能論理ブロック構造の各々におけ
るある制限を受ける。
【０００８】プログラム可能ゲートアレイが被る１つの
制限は対称的入力および出力を有さない論理ブロックを
用いてネットワークをプログラミングする際の困難から
起こる。先行技術において、入力および出力は構成可能
論理ブロックを介して指向性であった。こうして、ネッ
トワークが発展するに従って、チップ上の資源を効率的
に利用しないであろう方向にアレイを横切って進む傾向
をとった。また、構成可能論理ブロックによって実施さ
れる指向性の傾向のために、使用可能な資源を効率的に
利用するために装置をプログラミングすることの困難さ
は制限され、かつ極めて複雑なルーチンを必要とした。
制限は対称的入力および出力を有さない論理ブロックを
用いてネットワークをプログラミングする際の困難から
起こる。先行技術において、入力および出力は構成可能
論理ブロックを介して指向性であった。こうして、ネッ
トワークが発展するに従って、チップ上の資源を効率的
に利用しないであろう方向にアレイを横切って進む傾向
をとった。また、構成可能論理ブロックによって実施さ
れる指向性の傾向のために、使用可能な資源を効率的に
利用するために装置をプログラミングすることの困難さ
は制限され、かつ極めて複雑なルーチンを必要とした。
【０００９】
【発明の要約】この発明は構成可能論理装置のための構
成可能論理セルを提供し、それは対称的入力および出力
構造を有する。特定的には、構成可能論理セルの入力お
よび出力はブロックの４つの側上の相互接続構造のバス
に結合される。
成可能論理セルを提供し、それは対称的入力および出力
構造を有する。特定的には、構成可能論理セルの入力お
よび出力はブロックの４つの側上の相互接続構造のバス
に結合される。
【００１０】こうして、この発明の１つの局面に従え
ば、構成可能論理アレイが提供される。構成可能論理ア
レイは列および行に配置された構成可能論理セルのアレ
イを含む。複数個の入力／出力セルはアレイの周囲の周
辺に配置され、かつチップ上の入力／出力パッドに対す
るインタフェースを提供する。構成可能相互接続構造は
構成可能論理セルの列の間の垂直バスおよび構成可能論
理セルの行の間の水平バスを含む。こうして、アレイの
サブセット内の各構成可能論理セルは相互接続構造にお
ける４つの隣接するバスを有する。アレイのこのサブセ
ット内の構成可能論理セルは入力構造を含み、それは、
構成メモリ内のプログラムデータに応答して選択された
入力信号を供給するための、セルのすべての４つの側上
のバスに接続されたプログラム可能入力を有する。ま
た、入力構造に接続された、組合せ論理は構成メモリ内
のプログラムデータおよび選択された入力信号に応答し
て論理信号を発生する。最終的に、構成可能論理セルは
組合せ論理に接続され、かつセルのすべての４つの側上
のバスに接続されたプログラム可能出力を有し、構成メ
モリ内のプログラムデータに応答して論理信号から選択
された出力信号を供給するための、出力構造を含む。
ば、構成可能論理アレイが提供される。構成可能論理ア
レイは列および行に配置された構成可能論理セルのアレ
イを含む。複数個の入力／出力セルはアレイの周囲の周
辺に配置され、かつチップ上の入力／出力パッドに対す
るインタフェースを提供する。構成可能相互接続構造は
構成可能論理セルの列の間の垂直バスおよび構成可能論
理セルの行の間の水平バスを含む。こうして、アレイの
サブセット内の各構成可能論理セルは相互接続構造にお
ける４つの隣接するバスを有する。アレイのこのサブセ
ット内の構成可能論理セルは入力構造を含み、それは、
構成メモリ内のプログラムデータに応答して選択された
入力信号を供給するための、セルのすべての４つの側上
のバスに接続されたプログラム可能入力を有する。ま
た、入力構造に接続された、組合せ論理は構成メモリ内
のプログラムデータおよび選択された入力信号に応答し
て論理信号を発生する。最終的に、構成可能論理セルは
組合せ論理に接続され、かつセルのすべての４つの側上
のバスに接続されたプログラム可能出力を有し、構成メ
モリ内のプログラムデータに応答して論理信号から選択
された出力信号を供給するための、出力構造を含む。
【００１１】この発明に従うすべての４つの側上に入力
および出力を有する構成可能論理セルのアーキテクチュ
アは様々な現われ（ｍａｎｉｆｅｓｔａｔｉｏｎｓ）を
有する。特定的に、出力構造は、１つの局面に従えば、
４つの独立出力マクロセルを含み、それらは独立してプ
ログラム可能であって相互接続構造内のそれぞれのバス
に出力信号を供給する。
および出力を有する構成可能論理セルのアーキテクチュ
アは様々な現われ（ｍａｎｉｆｅｓｔａｔｉｏｎｓ）を
有する。特定的に、出力構造は、１つの局面に従えば、
４つの独立出力マクロセルを含み、それらは独立してプ
ログラム可能であって相互接続構造内のそれぞれのバス
に出力信号を供給する。
【００１２】別の局面に従えば、組合せ論理は３つの変
数、４つの変数、５つの変数、および６つの変数の関数
として論理信号を発生し、かつ出力構造は論理信号の独
立した組から、４つのバスに接続されたプログラム可能
出力の各々に対して出力信号を独立して選択し、そこで
各独立組は４、５および６変数の関数として発生される
論理信号を含む。
数、４つの変数、５つの変数、および６つの変数の関数
として論理信号を発生し、かつ出力構造は論理信号の独
立した組から、４つのバスに接続されたプログラム可能
出力の各々に対して出力信号を独立して選択し、そこで
各独立組は４、５および６変数の関数として発生される
論理信号を含む。
【００１３】別の局面に従えば、組合せ論理は特定出力
段における広ゲート論理信号を発生する。すべての４つ
のバスに対してそれらから出力信号が選択される独立し
た組の論理信号の各々は広ゲート論理信号を含む。
段における広ゲート論理信号を発生する。すべての４つ
のバスに対してそれらから出力信号が選択される独立し
た組の論理信号の各々は広ゲート論理信号を含む。
【００１４】別の局面に従えば、少なくとも１つの入力
信号が組合せ論理から独立した出力構造に結合される。
この入力信号は構成可能相互接続構造上の対置するバス
にセルを介して供給され得る。ある実施例において、こ
のように、左から右へ、右から左へ、上から下へ、かつ
下から上へ、論理セルを介して信号が通過され得る。さ
らに、入力信号はそれぞれのバスに結合された出力マク
ロセル内のレジスタにストアされ得る。
信号が組合せ論理から独立した出力構造に結合される。
この入力信号は構成可能相互接続構造上の対置するバス
にセルを介して供給され得る。ある実施例において、こ
のように、左から右へ、右から左へ、上から下へ、かつ
下から上へ、論理セルを介して信号が通過され得る。さ
らに、入力信号はそれぞれのバスに結合された出力マク
ロセル内のレジスタにストアされ得る。
【００１５】この発明のさらに別の局面に従えば、構成
可能相互接続バスは各々アレイを横切って延在するそれ
ぞれ複数個の長い線を含む。構成可能論理セルのサブセ
ットの各メンバにおける入力構造はセルのすべての４つ
の側上のバスにおける複数個における長い線のすべてに
接続されたプログラム可能入力を含む。類似して、出力
構造は４つの隣接バス上の複数個における長い線のすべ
てに接続されたプログラム可能出力を含む。
可能相互接続バスは各々アレイを横切って延在するそれ
ぞれ複数個の長い線を含む。構成可能論理セルのサブセ
ットの各メンバにおける入力構造はセルのすべての４つ
の側上のバスにおける複数個における長い線のすべてに
接続されたプログラム可能入力を含む。類似して、出力
構造は４つの隣接バス上の複数個における長い線のすべ
てに接続されたプログラム可能出力を含む。
【００１６】さらに、構成可能相互接続構造におけるバ
スの各々はアレイを横切って延在する複数個のコミット
されない長い線を含む。構成可能論理セルのサブセット
の各メンバ内の出力手段はセルのすべての４つの側上の
バス内のすべてのコミットされない長い線に接続された
プログラム可能出力を含む。
スの各々はアレイを横切って延在する複数個のコミット
されない長い線を含む。構成可能論理セルのサブセット
の各メンバ内の出力手段はセルのすべての４つの側上の
バス内のすべてのコミットされない長い線に接続された
プログラム可能出力を含む。
【００１７】この発明に従えば、４つの側の入力／出力
構造および構成可能論理セルにおける入力／出力構造お
よび均一な配置は、プログラミングがチップ上の任意の
セルを介して任意の方向に進むことを可能とすることに
よって、プログラマがチップ上の資源を効率的に利用す
る試みの作業を平易にする。
構造および構成可能論理セルにおける入力／出力構造お
よび均一な配置は、プログラミングがチップ上の任意の
セルを介して任意の方向に進むことを可能とすることに
よって、プログラマがチップ上の資源を効率的に利用す
る試みの作業を平易にする。
【００１８】この発明の他の局面および利点は以下の図
面、詳細な説明および特許請求の範囲を検討することに
よって理解できる。
面、詳細な説明および特許請求の範囲を検討することに
よって理解できる。
【００１９】
【詳細な説明】この発明の好ましい実施例の詳細な説明
は図面を参照して与えられる。最初に、チップのレイア
ウトおよびプログラミング構造は図１−図４を参照して
説明される。次に、この発明に従った構成可能論理セル
の実施の詳細な説明は図５−図２５を参照して与えられ
る。最後に、図２６−図２８は相互接続構造における隣
接バスへの構成可能論理セルの対称的な接続を図示す
る。
は図面を参照して与えられる。最初に、チップのレイア
ウトおよびプログラミング構造は図１−図４を参照して
説明される。次に、この発明に従った構成可能論理セル
の実施の詳細な説明は図５−図２５を参照して与えられ
る。最後に、図２６−図２８は相互接続構造における隣
接バスへの構成可能論理セルの対称的な接続を図示す
る。
【００２０】この発明に従った構成可能論理アレイのア
ーキテクチュアに関するさらなる情報は、引用により援
用される親出願、連続番号０７／４４２，５２８におい
て見られ得る。
ーキテクチュアに関するさらなる情報は、引用により援
用される親出願、連続番号０７／４４２，５２８におい
て見られ得る。
【００２１】
【Ｉ．レイアウトおよびプログラミング構造】図１はこ
の発明に従ったプログラム可能ゲートアレイのレイアウ
トを図示する。この出願におけるプログラム可能ゲート
アレイを説明するために利用される表記法も図１で与え
られる。したがって、図１に示されるプログラム可能ゲ
ートアレイは、図の上方の左手隅で示されるボールド線
でのスクエア記号によって図示される構成可能論理ブロ
ックのアレイからなる。アレイにおける各構成可能論理
ブロックは行および列番号が付され、すなわち、アレイ
の上方の左手隅において、構成可能論理ブロックには、
構成可能論理ブロックにＲ８Ｃ８が付けられるアレイの
下方の右手隅までＲ１Ｃ１，Ｒ１Ｃ２などが付される。
の発明に従ったプログラム可能ゲートアレイのレイアウ
トを図示する。この出願におけるプログラム可能ゲート
アレイを説明するために利用される表記法も図１で与え
られる。したがって、図１に示されるプログラム可能ゲ
ートアレイは、図の上方の左手隅で示されるボールド線
でのスクエア記号によって図示される構成可能論理ブロ
ックのアレイからなる。アレイにおける各構成可能論理
ブロックは行および列番号が付され、すなわち、アレイ
の上方の左手隅において、構成可能論理ブロックには、
構成可能論理ブロックにＲ８Ｃ８が付けられるアレイの
下方の右手隅までＲ１Ｃ１，Ｒ１Ｃ２などが付される。
【００２２】外部ピンへの接続のための１１０のパッド
がアレイの周囲の周辺にある。パッド２−１３、１６−
２７、２９−４０、４３−５４、５７−６８、７１−８
２、８５−９６および９９−１１０は、図の上方の左手
隅に示される記号によって表わされる構成可能入力／出
力ブロックに結合される。パッド１、１４、１５、２
８、４１、４２、５５、５６、６９、７０、８３、８
４、７９および９８は、電力、接地、大域クロックおよ
びリセット信号入力、およびプログラミングモード制御
信号のような、構成可能入力／出力ブロック以外の機能
のために利用される。これらの種々雑多なパッドの接続
は先行技術のプログラム可能ゲートアレイにおいて行な
われるものと同様であり、かつここではさらに説明され
ない。
がアレイの周囲の周辺にある。パッド２−１３、１６−
２７、２９−４０、４３−５４、５７−６８、７１−８
２、８５−９６および９９−１１０は、図の上方の左手
隅に示される記号によって表わされる構成可能入力／出
力ブロックに結合される。パッド１、１４、１５、２
８、４１、４２、５５、５６、６９、７０、８３、８
４、７９および９８は、電力、接地、大域クロックおよ
びリセット信号入力、およびプログラミングモード制御
信号のような、構成可能入力／出力ブロック以外の機能
のために利用される。これらの種々雑多なパッドの接続
は先行技術のプログラム可能ゲートアレイにおいて行な
われるものと同様であり、かつここではさらに説明され
ない。
【００２３】相互接続構造は、９つの交差する垂直バス
ＶＢＵＳ１−ＶＢＵＳ９を有するＨＢＵＳ１−ＨＢＵＳ
９が付された９つの水平バスからなる。水平バス２−８
と垂直バス１および垂直バス９との交点は、以下に詳細
に説明されるように、それぞれの水平バスと垂直バスと
の間のプログラム可能相互接続を与えるセグメントボッ
クスを有することによって特徴付けられる。同様に、垂
直バス２−８と水平バス１および水平バス９との交点
は、水平バスと垂直バスとの間のプログラム可能相互接
続を与えるセグメントボックスによって特徴付けられ
る。
ＶＢＵＳ１−ＶＢＵＳ９を有するＨＢＵＳ１−ＨＢＵＳ
９が付された９つの水平バスからなる。水平バス２−８
と垂直バス１および垂直バス９との交点は、以下に詳細
に説明されるように、それぞれの水平バスと垂直バスと
の間のプログラム可能相互接続を与えるセグメントボッ
クスを有することによって特徴付けられる。同様に、垂
直バス２−８と水平バス１および水平バス９との交点
は、水平バスと垂直バスとの間のプログラム可能相互接
続を与えるセグメントボックスによって特徴付けられ
る。
【００２４】水平バス２−８と垂直バス２−８との交点
は、それぞれの水平バスと垂直バスとの間の相互接続を
提供するスイッチングマトリックスによって特徴付けら
れる。セグメントボックスおよびスイッチングマトリッ
クスの配置は、図の下方の左手隅で図示される記号を使
用して図１において概略的に示される。
は、それぞれの水平バスと垂直バスとの間の相互接続を
提供するスイッチングマトリックスによって特徴付けら
れる。セグメントボックスおよびスイッチングマトリッ
クスの配置は、図の下方の左手隅で図示される記号を使
用して図１において概略的に示される。
【００２５】この発明に従ったプログラム可能ゲートア
レイは、構成メモリにおいて特定されるユーザシステム
設計にカストマイズされた３つのタイプの構成可能素子
を含む。３つの構成可能素子は、構成可能論理ブロック
（ＣＬＢ）のアレイ、周囲の周辺の構成可能入力／出力
ブロック（ＩＯＢ）、およびプログラム可能相互接続ネ
ットワークである。
レイは、構成メモリにおいて特定されるユーザシステム
設計にカストマイズされた３つのタイプの構成可能素子
を含む。３つの構成可能素子は、構成可能論理ブロック
（ＣＬＢ）のアレイ、周囲の周辺の構成可能入力／出力
ブロック（ＩＯＢ）、およびプログラム可能相互接続ネ
ットワークである。
【００２６】ユーザのシステム設計は、構成メモリとし
て知られるプログラム可能ＲＡＭセルを構成することに
よってプログラム可能ゲートアレイにおいて実施され
る。これらのＲＡＭセルは、ＣＬＢ、ＩＯＢおよび相互
接続によって行なわれる論理機能を制御する。構成メモ
リのローディングは、当該技術でよく知られるような１
組の設計ソフトウェアツールを使用して実施される。
て知られるプログラム可能ＲＡＭセルを構成することに
よってプログラム可能ゲートアレイにおいて実施され
る。これらのＲＡＭセルは、ＣＬＢ、ＩＯＢおよび相互
接続によって行なわれる論理機能を制御する。構成メモ
リのローディングは、当該技術でよく知られるような１
組の設計ソフトウェアツールを使用して実施される。
【００２７】構成可能ＩＯＢの周囲は内部論理アレイと
装置パッケージピンとの間にプログラム可能インタフェ
ースを与える。ＣＬＢのアレイはユーザ特定された論理
機能を行なう。相互接続は特定的なＣＬＢまたはＩＯＢ
と、ブロックの間で論理信号を搬送するネットワークを
形成するためにプログラムされる一般的な接続との間の
直接接続からなる。
装置パッケージピンとの間にプログラム可能インタフェ
ースを与える。ＣＬＢのアレイはユーザ特定された論理
機能を行なう。相互接続は特定的なＣＬＢまたはＩＯＢ
と、ブロックの間で論理信号を搬送するネットワークを
形成するためにプログラムされる一般的な接続との間の
直接接続からなる。
【００２８】ＣＬＢによって行なわれる論理機能は、構
成メモリにおけるプログラムされたルックアップテーブ
ルによって決定される。機能的なオプションはプログラ
ム制御されたマルチプレクサによって行なわれる。ブロ
ックの間の相互接続するネットワークはプログラム可能
相互接続ポイント（ＰＩＰ）によって結合される金属セ
グメントからなる。
成メモリにおけるプログラムされたルックアップテーブ
ルによって決定される。機能的なオプションはプログラ
ム制御されたマルチプレクサによって行なわれる。ブロ
ックの間の相互接続するネットワークはプログラム可能
相互接続ポイント（ＰＩＰ）によって結合される金属セ
グメントからなる。
【００２９】論理機能、機能的オプション、および相互
接続ネットワークは、構成メモリセルの内部分配された
アレイにロードされるプログラムデータによって活性化
される。構成ビットストリームは、パワーアップで装置
にロードされ、かつコマンドで再ロードされ得る。
接続ネットワークは、構成メモリセルの内部分配された
アレイにロードされるプログラムデータによって活性化
される。構成ビットストリームは、パワーアップで装置
にロードされ、かつコマンドで再ロードされ得る。
【００３０】図２はプログラムデータによって見られる
ようなプログラム可能ゲートアレイにおける構成メモリ
の概略図である。プログラム可能ゲートアレイは、構成
メモリ２００と呼ばれる複数個の分配されたメモリセル
を含む。線２０１上のプログラムデータは線２０３上の
クロック信号に応答してシフトレジスタ２０２にロード
される。検出論理２０４は、２０１上のデータからプリ
アンブルを読み取ることによってシフトレジスタがいっ
ぱいになるときを決定する。シフトレジスタがいっぱい
であるとき、検出論理２０４は、線２０７を横切ってフ
レームポインタ信号を発生するフレームポインタ論理２
０６に線２０５を横切って信号を送る。制御論理２０８
は線２０９上の装置へのモード入力に応答して、構成メ
モリ２００のローディングの間で線２１０を横切って検
出論理２０４とフレームポインタとを制御する。
ようなプログラム可能ゲートアレイにおける構成メモリ
の概略図である。プログラム可能ゲートアレイは、構成
メモリ２００と呼ばれる複数個の分配されたメモリセル
を含む。線２０１上のプログラムデータは線２０３上の
クロック信号に応答してシフトレジスタ２０２にロード
される。検出論理２０４は、２０１上のデータからプリ
アンブルを読み取ることによってシフトレジスタがいっ
ぱいになるときを決定する。シフトレジスタがいっぱい
であるとき、検出論理２０４は、線２０７を横切ってフ
レームポインタ信号を発生するフレームポインタ論理２
０６に線２０５を横切って信号を送る。制御論理２０８
は線２０９上の装置へのモード入力に応答して、構成メ
モリ２００のローディングの間で線２１０を横切って検
出論理２０４とフレームポインタとを制御する。
【００３１】構成メモリ２００は複数個のフレームＦ１
−ＦＮに組織される。プログラムデータがシフトレジス
タにロードされるとき、フレームポインタＦ１は活性化
され構成メモリにおける第１のフレームをロードする。
シフトレジスタがデータの第２のフレームでロードされ
るとき、Ｆ２に対するフレームポインタは活性化され、
構成メモリ全体がロードされるまで第２のフレームＦ２
などをロードする。制御論理２０８は線２１０上でプロ
グラム終了信号を発生する。
−ＦＮに組織される。プログラムデータがシフトレジス
タにロードされるとき、フレームポインタＦ１は活性化
され構成メモリにおける第１のフレームをロードする。
シフトレジスタがデータの第２のフレームでロードされ
るとき、Ｆ２に対するフレームポインタは活性化され、
構成メモリ全体がロードされるまで第２のフレームＦ２
などをロードする。制御論理２０８は線２１０上でプロ
グラム終了信号を発生する。
【００３２】図３は垂直バスのために使用される表記法
を図示する。各垂直バスは２５の線を有する。線１−４
および１５−１７はアレイ全体を横切って走る長い線で
ある。線１−４は論理１電圧ＶＣＣに接続され長い線上
で通常ハイの状態を確立するプルアップ抵抗Ｒを有す
る。線５−１４は、以下に説明されるようにスイッチン
グマトリックスおよびセグメントボックスを介し結合さ
れる双方向の一般的な相互接続（ＢＧＩ）セグメントか
らなる。線１８−２５はアレイの全長を走るコミットさ
れない長い線である。
を図示する。各垂直バスは２５の線を有する。線１−４
および１５−１７はアレイ全体を横切って走る長い線で
ある。線１−４は論理１電圧ＶＣＣに接続され長い線上
で通常ハイの状態を確立するプルアップ抵抗Ｒを有す
る。線５−１４は、以下に説明されるようにスイッチン
グマトリックスおよびセグメントボックスを介し結合さ
れる双方向の一般的な相互接続（ＢＧＩ）セグメントか
らなる。線１８−２５はアレイの全長を走るコミットさ
れない長い線である。
【００３３】図４は水平バスのために使用される表記法
を図示する。各水平バスは２３線バスであり、そこで線
１−４および１５は長い線であり、線５−１４はＢＧＩ
セグメントであり、かつ線１６−２３はコミットされな
い長い線である。水平バス上の長い線１−４はまたプル
アップ抵抗Ｒに結合される。
を図示する。各水平バスは２３線バスであり、そこで線
１−４および１５は長い線であり、線５−１４はＢＧＩ
セグメントであり、かつ線１６−２３はコミットされな
い長い線である。水平バス上の長い線１−４はまたプル
アップ抵抗Ｒに結合される。
【００３４】長い線は、アレイを横切って延在し、かつ
固定されまたはプログラム可能相互接続ポイントを介し
構成可能論理セルおよび入力／出力セルの特定的な入力
および出力と、交差するバス上の線とに結合されること
によって特徴付けられる。ＢＧＩセグメントは、固定さ
れた、またはプログラム可能相互接続ポイントを介し構
成可能論理セルおよび入力／出力セルの特定的な入力お
よび出力に結合されることによってと同様に、アレイ全
体を横切って延在するよりむしろセグメントボックスま
たはスイッチングマトリックスにおいて終了を有するこ
とによって特徴付けられる。コミットされない長い線
は、アレイを横切って延在することによって、かつプロ
グラム可能相互接続ポイントを介し構成可能論理セルお
よび入力／出力セルの特定的な出力と、ＢＧＩセグメン
トと、長い線とに結合されることによって特徴付けら
れ、構成可能論理セルまたは入力／出力セルの特定的な
入力に線をコミットする接続はない。
固定されまたはプログラム可能相互接続ポイントを介し
構成可能論理セルおよび入力／出力セルの特定的な入力
および出力と、交差するバス上の線とに結合されること
によって特徴付けられる。ＢＧＩセグメントは、固定さ
れた、またはプログラム可能相互接続ポイントを介し構
成可能論理セルおよび入力／出力セルの特定的な入力お
よび出力に結合されることによってと同様に、アレイ全
体を横切って延在するよりむしろセグメントボックスま
たはスイッチングマトリックスにおいて終了を有するこ
とによって特徴付けられる。コミットされない長い線
は、アレイを横切って延在することによって、かつプロ
グラム可能相互接続ポイントを介し構成可能論理セルお
よび入力／出力セルの特定的な出力と、ＢＧＩセグメン
トと、長い線とに結合されることによって特徴付けら
れ、構成可能論理セルまたは入力／出力セルの特定的な
入力に線をコミットする接続はない。
【００３５】装置を介するネットワークを構成するため
に、水平および垂直バスは相互接続の手段を必要とす
る。これは水平バスと垂直バスとの交点で起こる。交点
での線の間の相互接続はプログラム可能相互接続ポイン
ト、スイッチングマトリックス、およびセグメントボッ
クスを介し行なわれる。
に、水平および垂直バスは相互接続の手段を必要とす
る。これは水平バスと垂直バスとの交点で起こる。交点
での線の間の相互接続はプログラム可能相互接続ポイン
ト、スイッチングマトリックス、およびセグメントボッ
クスを介し行なわれる。
【００３６】相互接続構造に関するより多くの情報は引
用により援用される親出願連続番号０７／３９４，２２
１において見られ得る。
用により援用される親出願連続番号０７／３９４，２２
１において見られ得る。
【００３７】
【ＩＩ． 構成可能論理ブロック】構成可能論理ブロッ
クの詳細な実施は図５−図２５を参照して示される。概
観的なブロック図は図５において示される。
クの詳細な実施は図５−図２５を参照して示される。概
観的なブロック図は図５において示される。
【００３８】図５において示される構成可能論理ブロッ
ク５００は、バス５０２−１，５０２−２、５０２−
３、および５０２−４によって概略的に図示される４方
からの入力を受ける組合せ機能および制御発生器５０１
における構成可能論理からなる。組合せ機能および制御
発生器５０１は、４つの独立した構成可能出力ポート
（マクロセル）５０３−１、５０３−２、５０３−３お
よび５０３−４と交信する。出力ポートは、信号を受
け、かつ組合せ機能および制御発生器５０１への、かつ
それからのフィードバック信号をそれぞれのバス５０４
−１、５０４−２、５０４−３、および５０４−４を横
切って与える。各出力ポートは、それぞれの出力バス５
０５−１，５０５−２、５０５−３、および５０５−４
によって概略的に図示される少なくとも１つの出力信号
を構成可能相互接続構造に与える。
ク５００は、バス５０２−１，５０２−２、５０２−
３、および５０２−４によって概略的に図示される４方
からの入力を受ける組合せ機能および制御発生器５０１
における構成可能論理からなる。組合せ機能および制御
発生器５０１は、４つの独立した構成可能出力ポート
（マクロセル）５０３−１、５０３−２、５０３−３お
よび５０３−４と交信する。出力ポートは、信号を受
け、かつ組合せ機能および制御発生器５０１への、かつ
それからのフィードバック信号をそれぞれのバス５０４
−１、５０４−２、５０４−３、および５０４−４を横
切って与える。各出力ポートは、それぞれの出力バス５
０５−１，５０５−２、５０５−３、および５０５−４
によって概略的に図示される少なくとも１つの出力信号
を構成可能相互接続構造に与える。
【００３９】図５のブロック図は構成可能論理ブロック
５００の対称を高いレベルで図示する。入力信号はブロ
ックのすべての４方から受けられることができ、同様
に、出力信号はブロックの４方のいずれにも与えられ得
る。さらに、以下に見られるように、入力バス５０２か
らの入力信号はバス５０５−１、５０５−２、５０５−
３、または５０５−４を横切って出力信号を発生するた
めに使用され得る。同様の柔軟性は構成可能論理ブロッ
クにおける他の入力バスのすべてから与えられる。
５００の対称を高いレベルで図示する。入力信号はブロ
ックのすべての４方から受けられることができ、同様
に、出力信号はブロックの４方のいずれにも与えられ得
る。さらに、以下に見られるように、入力バス５０２か
らの入力信号はバス５０５−１、５０５−２、５０５−
３、または５０５−４を横切って出力信号を発生するた
めに使用され得る。同様の柔軟性は構成可能論理ブロッ
クにおける他の入力バスのすべてから与えられる。
【００４０】構成可能論理ブロックへの入力および出力
は図６で示される。また、入力および出力に対する表記
法も与えられる。バスの頂部側面に沿った入力信号には
Ａ１−Ｄ１、ＥＭ１、ＥＮ１、ＦＭ１、ＦＮ１、Ｇ１、
Ｈ１、およびＫ１が付されるということがわかる。出力
にはＸ１およびＹ１が付される。同様に、接尾部２はチ
ップの右側部に与えられ、接尾部３はチップの底部に与
えられ、かつ接尾部４はチップの左側部に与えられる。
チップの左側部には、大域リセットおよび大域クロック
信号のための付加的な入力ＧＲおよびＧＫが与えられ
る。
は図６で示される。また、入力および出力に対する表記
法も与えられる。バスの頂部側面に沿った入力信号には
Ａ１−Ｄ１、ＥＭ１、ＥＮ１、ＦＭ１、ＦＮ１、Ｇ１、
Ｈ１、およびＫ１が付されるということがわかる。出力
にはＸ１およびＹ１が付される。同様に、接尾部２はチ
ップの右側部に与えられ、接尾部３はチップの底部に与
えられ、かつ接尾部４はチップの左側部に与えられる。
チップの左側部には、大域リセットおよび大域クロック
信号のための付加的な入力ＧＲおよびＧＫが与えられ
る。
【００４１】図６における凡例に示されるように、入力
Ａ１−Ａ４およびＢ１−Ｂ４は長い線入力である。入力
Ｃ１−Ｃ４およびＤ１−Ｄ４は、論理信号のための双方
向の一般的な相互接続セグメントに結合された入力であ
る。
Ａ１−Ａ４およびＢ１−Ｂ４は長い線入力である。入力
Ｃ１−Ｃ４およびＤ１−Ｄ４は、論理信号のための双方
向の一般的な相互接続セグメントに結合された入力であ
る。
【００４２】入力ＥＭ１−ＥＭ４、ＦＭ１−ＦＭ４、Ｅ
Ｎ１−ＥＮ４、およびＦＮ１−ＦＮ４は直接接続入力で
ある。入力Ｇ１−Ｇ４およびＨ１−Ｈ４は制御または論
理信号のための双方向の一般的な相互接続セグメントへ
の入力である。
Ｎ１−ＥＮ４、およびＦＮ１−ＦＮ４は直接接続入力で
ある。入力Ｇ１−Ｇ４およびＨ１−Ｈ４は制御または論
理信号のための双方向の一般的な相互接続セグメントへ
の入力である。
【００４３】入力Ｋ１−Ｋ４はクロックおよびクロック
可能化機能のために使用されるバス線１５からの長い線
入力である。
可能化機能のために使用されるバス線１５からの長い線
入力である。
【００４４】出力は端子Ｘ１−Ｘ４およびＹ１−Ｙ４で
与えられる。一般的な相互接続構造は出力Ｙ１−Ｙ４に
結合される。直接接続構造はＸ１−Ｘ４に接続され、ア
レイにおける隣接する、かつ次の隣接する構成可能論理
ブロックへの直接接続を与える。直接接続構造に関する
より多くの情報は、親出願連続番号０７／３９４，２２
１において見られ得る。
与えられる。一般的な相互接続構造は出力Ｙ１−Ｙ４に
結合される。直接接続構造はＸ１−Ｘ４に接続され、ア
レイにおける隣接する、かつ次の隣接する構成可能論理
ブロックへの直接接続を与える。直接接続構造に関する
より多くの情報は、親出願連続番号０７／３９４，２２
１において見られ得る。
【００４５】組合せ論理ブロックは、図７で示すような
多重化木（ｍｕｌｔｉｐｌｅｘｉｎｇ ｔｒｅｅ）を介
してアドレス指定された６４ビットＲＡＭと、図８に示
されるような特定出力マルチプレクサを介してアドレス
指定されたＲＡＭの１６付加的ビ０ト、図２１−図２４
に示されるような４つの独立した出力マクロセルと、多
重化木への論理入力を選択するために、かつ図９−図２
０に示される制御信号のために使用される多重化構造と
からなる。
多重化木（ｍｕｌｔｉｐｌｅｘｉｎｇ ｔｒｅｅ）を介
してアドレス指定された６４ビットＲＡＭと、図８に示
されるような特定出力マルチプレクサを介してアドレス
指定されたＲＡＭの１６付加的ビ０ト、図２１−図２４
に示されるような４つの独立した出力マクロセルと、多
重化木への論理入力を選択するために、かつ図９−図２
０に示される制御信号のために使用される多重化構造と
からなる。
【００４６】基本的な組合せ論理機能は図７で示される
多重化木によって与えられる。上述のように、構成メモ
リ７００の６４ビットはプログラムデータでストアされ
る。第１のレベル多重化構造は６４ビットＲＡＭを８つ
の８ビットセクションに分割する。各８ビットセクショ
ンは８：１マルチプレクサ７０１−１および７０１−８
に結合される。８ビットマルチプレクサは、マルチプレ
クサ７０１−１および７０１−２に対する３つの共通ア
ドレス信号ＶＡ１、ＶＢ１、ＶＣ１と、マルチプレクサ
７０１−３および７０１−４に対する信号ＶＡ１、ＶＢ
２、ＶＣ２と、マルチプレクサ７０１−５および７０１
−６に対する信号ＶＡ３、ＶＢ３、ＶＣ３と、最後に、
マルチプレクサ７０１−７および７０１−８に対する信
号ＶＡ４、ＶＢ４、およびＶＣ４とを共用する対に結合
される。
多重化木によって与えられる。上述のように、構成メモ
リ７００の６４ビットはプログラムデータでストアされ
る。第１のレベル多重化構造は６４ビットＲＡＭを８つ
の８ビットセクションに分割する。各８ビットセクショ
ンは８：１マルチプレクサ７０１−１および７０１−８
に結合される。８ビットマルチプレクサは、マルチプレ
クサ７０１−１および７０１−２に対する３つの共通ア
ドレス信号ＶＡ１、ＶＢ１、ＶＣ１と、マルチプレクサ
７０１−３および７０１−４に対する信号ＶＡ１、ＶＢ
２、ＶＣ２と、マルチプレクサ７０１−５および７０１
−６に対する信号ＶＡ３、ＶＢ３、ＶＣ３と、最後に、
マルチプレクサ７０１−７および７０１−８に対する信
号ＶＡ４、ＶＢ４、およびＶＣ４とを共用する対に結合
される。
【００４７】８個の独立した出力が８：１マルチプレク
サにより発生される。出力ＦＡ１ないしＦＡ４はそれぞ
れマルチプレクサ７０１−１、７０１−３、７０１−５
および７０１−７から与えられる。出力ＦＢ１ないしＦ
Ｂ４はそれぞれマルチプレクサ７０１−２、７０１−
４、７０１−６および７０１−８から与えられる。
サにより発生される。出力ＦＡ１ないしＦＡ４はそれぞ
れマルチプレクサ７０１−１、７０１−３、７０１−５
および７０１−７から与えられる。出力ＦＢ１ないしＦ
Ｂ４はそれぞれマルチプレクサ７０１−２、７０１−
４、７０１−６および７０１−８から与えられる。
【００４８】対にされた出力ＦＡ１／ＦＢ１はクロスマ
ルチプレクサ７０２−１に与えられる。ＦＡ２／ＦＢ２
はクロスマルチプレクサ７０２−２に与えられる。ＦＡ
３／ＦＢ３はクロスマルチプレクサ７０２−３に与えら
れる。ＦＡ４／ＦＢ４はクロスマルチプレクサ７０２−
４に与えられる。
ルチプレクサ７０２−１に与えられる。ＦＡ２／ＦＢ２
はクロスマルチプレクサ７０２−２に与えられる。ＦＡ
３／ＦＢ３はクロスマルチプレクサ７０２−３に与えら
れる。ＦＡ４／ＦＢ４はクロスマルチプレクサ７０２−
４に与えられる。
【００４９】クロスマルチプレクサ７０２−１ないし７
０２−４は各々構成メモリ内のそれぞれのメモリセル７
０３−１ないし７０３−４に結合されかつそれぞれのア
ドレス信号ＶＤ１ないしＶＤ４を受ける。
０２−４は各々構成メモリ内のそれぞれのメモリセル７
０３−１ないし７０３−４に結合されかつそれぞれのア
ドレス信号ＶＤ１ないしＶＤ４を受ける。
【００５０】クロスマルチプレクサ７０２−１は出力Ｆ
Ｃ１およびＦＤ１を発生する。クロスマルチプレクサ７
０２−２は出力ＦＣ２およびＦＤ２を発生する。クロス
マルチプレクサ７０２−３は出力ＦＣ３およびＦＤ３を
発生する。クロスマルチプレクサ７０２−４は出力ＦＣ
４およびＦＤ４を発生する。
Ｃ１およびＦＤ１を発生する。クロスマルチプレクサ７
０２−２は出力ＦＣ２およびＦＤ２を発生する。クロス
マルチプレクサ７０２−３は出力ＦＣ３およびＦＤ３を
発生する。クロスマルチプレクサ７０２−４は出力ＦＣ
４およびＦＤ４を発生する。
【００５１】クロスマルチプレクサ７０１−１と相関の
メモリセル７０３−１が０に等しければ、そこで入力Ｆ
Ａ１は出力ＦＣ１に接続され、かつ入力ＦＢ１は出力Ｆ
Ｄ１に接続される。クロスマルチプレクサ７０２−１に
結合されたアドレス信号ＶＤ１は、メモリセル７０３−
１が０であるときには何の影響ももたらさない。したが
って、クロスマルチプレクサは信号ＦＡ１およびＦＢ１
のための経路を介するパスを提供しているにすぎず、し
たがって出力ＦＣ１およびＦＤ１は３つの制御信号ＶＡ
１ないしＶＣ１の２つの独立変数である。
メモリセル７０３−１が０に等しければ、そこで入力Ｆ
Ａ１は出力ＦＣ１に接続され、かつ入力ＦＢ１は出力Ｆ
Ｄ１に接続される。クロスマルチプレクサ７０２−１に
結合されたアドレス信号ＶＤ１は、メモリセル７０３−
１が０であるときには何の影響ももたらさない。したが
って、クロスマルチプレクサは信号ＦＡ１およびＦＢ１
のための経路を介するパスを提供しているにすぎず、し
たがって出力ＦＣ１およびＦＤ１は３つの制御信号ＶＡ
１ないしＶＣ１の２つの独立変数である。
【００５２】メモリセル７０３−１が１に等しく設定さ
れるとき、アドレス信号ＶＤ１が可能化される。ＶＤ１
が０ならば、そこで入力ＦＡ１が出力ＶＣ１およびＶＤ
１双方に接続される。アドレス信号ＶＤ１が１に等しけ
れば、そこで入力ＦＢ１は出力ＦＣ１およびＦＤ１双方
に接続される。したがって、メモリセル７０３−１が真
であるとき、出力ＦＣ１／ＦＤ１の出力上の信号が４つ
の変数ＶＡ１ないしＶＤ１の独自の組合せ関数に等しく
なるように論理信号ＶＤ１が第４のアドレス信号として
動作する。
れるとき、アドレス信号ＶＤ１が可能化される。ＶＤ１
が０ならば、そこで入力ＦＡ１が出力ＶＣ１およびＶＤ
１双方に接続される。アドレス信号ＶＤ１が１に等しけ
れば、そこで入力ＦＢ１は出力ＦＣ１およびＦＤ１双方
に接続される。したがって、メモリセル７０３−１が真
であるとき、出力ＦＣ１／ＦＤ１の出力上の信号が４つ
の変数ＶＡ１ないしＶＤ１の独自の組合せ関数に等しく
なるように論理信号ＶＤ１が第４のアドレス信号として
動作する。
【００５３】クロスマルチプレクサ７０２−２ないし７
０２−４の機能は、アドレス信号ＶＤ２ないしＶＤ４が
入力多重化構造から独立して与えられるという点を除き
７０２−１のものに等しい。また、各メモリセル７０３
−２ないし７０３−４はプログラミングの間に個々に構
成される。
０２−４の機能は、アドレス信号ＶＤ２ないしＶＤ４が
入力多重化構造から独立して与えられるという点を除き
７０２−１のものに等しい。また、各メモリセル７０３
−２ないし７０３−４はプログラミングの間に個々に構
成される。
【００５４】出力信号ＦＣ１およびＦＣ２は第３レベル
マルチプレクサ７０４−１に入力として与えられる。同
様に、信号ＦＣ３およびＦＣ４は第３レベルマルチプレ
クサ７０４−２へ与えられる。アドレス信号ＶＥ１およ
びＶＥ２はマルチプレクサ７０４−１およびマルチプレ
クサ７０４−２をそれぞれに制御する。マルチプレクサ
７０４−１の出力ＦＥ１およびマルチプレクサ７０４−
２の出力ＦＥ２は５つの変数の論理関数を表わす。
マルチプレクサ７０４−１に入力として与えられる。同
様に、信号ＦＣ３およびＦＣ４は第３レベルマルチプレ
クサ７０４−２へ与えられる。アドレス信号ＶＥ１およ
びＶＥ２はマルチプレクサ７０４−１およびマルチプレ
クサ７０４−２をそれぞれに制御する。マルチプレクサ
７０４−１の出力ＦＥ１およびマルチプレクサ７０４−
２の出力ＦＥ２は５つの変数の論理関数を表わす。
【００５５】信号ＦＥ１およびＦＥ２は第４レベルマル
チプレクサ７０５に入力として与えられる。マルチプレ
クサ７０５はアドレス信号ＶＦにより制御されかつ６つ
の変数に応答して出力Ｆを発生する。
チプレクサ７０５に入力として与えられる。マルチプレ
クサ７０５はアドレス信号ＶＦにより制御されかつ６つ
の変数に応答して出力Ｆを発生する。
【００５６】最後に、信号Ｆは特定出力マルチプレクサ
７０６へ与えられる。マルチプレクサ７０６への第２の
入力は特定出力信号Ｇである。マルチプレクサ７０６は
独立したアドレス信号ＶＧに応答して制御されかつ出力
信号Ｈを発生する。
７０６へ与えられる。マルチプレクサ７０６への第２の
入力は特定出力信号Ｇである。マルチプレクサ７０６は
独立したアドレス信号ＶＧに応答して制御されかつ出力
信号Ｈを発生する。
【００５７】特定出力信号Ｇは図８に示される特定出力
段により発生される。特定出力段は構成メモリ内のＲＡ
Ｍ８００の１６ビットから構成される。１６ビットは１
６：１マルチプレクサ８０１に結合される。１６：１マ
ルチプレクサへの制御入力は図７のクロスマルチプレク
サ７０２−１ないし７０２−４により発生される中間論
理信号ＦＤ１ないしＦＤ４を含む。この１６の制御信号
ＶＡ１ないしＶＤ１、ＶＡ２ないしＶＤ２、ＶＡ３ない
しＶＤ３およびＶＡ４ないしＶＤ４はＣＬＢ外部からの
入力多重化構造により独立して与えられることが可能な
ので、特定出力Ｇは１６の変数の広ゲーティング機能を
表わす。したがって、１６の変数の制限された関数はＧ
出力で利用可能である。
段により発生される。特定出力段は構成メモリ内のＲＡ
Ｍ８００の１６ビットから構成される。１６ビットは１
６：１マルチプレクサ８０１に結合される。１６：１マ
ルチプレクサへの制御入力は図７のクロスマルチプレク
サ７０２−１ないし７０２−４により発生される中間論
理信号ＦＤ１ないしＦＤ４を含む。この１６の制御信号
ＶＡ１ないしＶＤ１、ＶＡ２ないしＶＤ２、ＶＡ３ない
しＶＤ３およびＶＡ４ないしＶＤ４はＣＬＢ外部からの
入力多重化構造により独立して与えられることが可能な
ので、特定出力Ｇは１６の変数の広ゲーティング機能を
表わす。したがって、１６の変数の制限された関数はＧ
出力で利用可能である。
【００５８】本件発明の構成可能論理ブロックは１６ビ
ットでカスケードされた６４ビットを使用して１６の入
力変数の６４の状態をデコードする能力を与える。
ットでカスケードされた６４ビットを使用して１６の入
力変数の６４の状態をデコードする能力を与える。
【００５９】アドレス信号ＶＡ１ないしＶＡ４の発生の
ための構成可能論理ブロックのための入力多重化が図９
に示される。この構造には信号Ａ１、Ａ２、Ｇ１、およ
びＨ１を入力として受ける第１の４：１マルチプレクサ
９００が含まれる。マルチプレクサ９００の出力は３：
１マルチプレクサ９０１に入力として与えられる。マル
チプレクサ９０１への２つの付加的な入力にはＦＭ２お
よびＦＮ２が含まれる。マルチプレクサ９０１の出力は
線９０２上の信号ＤＡ３である。多重化木への他の入力
には２：１マルチプレクサ９０３に与えられる信号Ｃ１
およびＱＦ１が含まれる。２：１マルチプレクサ９０３
の出力は線９０４上の信号ＤＡ１である。入力Ｃ１およ
びＱＦ１もまた、線９１１上に出力ＤＡ２を与える第２
の入力マルチプレクサ９１０に与えられる。
ための構成可能論理ブロックのための入力多重化が図９
に示される。この構造には信号Ａ１、Ａ２、Ｇ１、およ
びＨ１を入力として受ける第１の４：１マルチプレクサ
９００が含まれる。マルチプレクサ９００の出力は３：
１マルチプレクサ９０１に入力として与えられる。マル
チプレクサ９０１への２つの付加的な入力にはＦＭ２お
よびＦＮ２が含まれる。マルチプレクサ９０１の出力は
線９０２上の信号ＤＡ３である。多重化木への他の入力
には２：１マルチプレクサ９０３に与えられる信号Ｃ１
およびＱＦ１が含まれる。２：１マルチプレクサ９０３
の出力は線９０４上の信号ＤＡ１である。入力Ｃ１およ
びＱＦ１もまた、線９１１上に出力ＤＡ２を与える第２
の入力マルチプレクサ９１０に与えられる。
【００６０】また、入力信号ＥＭ１およびＥＮ１は２：
１マルチプレクサ９０５に与えられる。出力Ｅ１は線９
０６上に与えられる。入力Ｄ１は線９０７に結合され
る。
１マルチプレクサ９０５に与えられる。出力Ｅ１は線９
０６上に与えられる。入力Ｄ１は線９０７に結合され
る。
【００６１】アドレス信号ＶＡ１は４：１マルチプレク
サ９０８の出力で与えられる。マルチプレクサ９０８へ
の４つの入力は信号Ｄ１、Ｅ１、ＤＡ１、およびＤＡ３
を含む。
サ９０８の出力で与えられる。マルチプレクサ９０８へ
の４つの入力は信号Ｄ１、Ｅ１、ＤＡ１、およびＤＡ３
を含む。
【００６２】アドレス信号ＶＡ２はマルチプレクサ９０
９の出力で与えられる。マルチプレクサ９０９への入力
は信号Ｄ１、Ｅ１、ＤＡ１およびＤＡ３を含む。
９の出力で与えられる。マルチプレクサ９０９への入力
は信号Ｄ１、Ｅ１、ＤＡ１およびＤＡ３を含む。
【００６３】アドレス信号ＶＡ３はマルチプレクサ９１
２の出力で与えられる。マルチプレクサ９１２への入力
はＤ１、Ｅ１、ＤＡ２およびＤＡ３を含む。
２の出力で与えられる。マルチプレクサ９１２への入力
はＤ１、Ｅ１、ＤＡ２およびＤＡ３を含む。
【００６４】最後に、アドレス信号ＶＡ４は４：１マル
チプレクサ９１３の出力で与えられる。マルチプレクサ
９１３への入力はＤ１、Ｅ１、ＤＡ２およびＤＡ３を含
む。図９に示されるマルチプレクサのすべてが構成メモ
リ内のメモリセルにより制御される。
チプレクサ９１３の出力で与えられる。マルチプレクサ
９１３への入力はＤ１、Ｅ１、ＤＡ２およびＤＡ３を含
む。図９に示されるマルチプレクサのすべてが構成メモ
リ内のメモリセルにより制御される。
【００６５】アドレス信号ＶＢ１ないしＶＢ４は、入力
が異なるという以外は図９の多重化木（ＭＵＸ）に等し
い図１０の多重化木において発生される。したがって、
多重化木の接続についてはここで繰り返さない。むし
ろ、入力についてのみ述べることにする。多重化木への
入力は、ＦＮ３、ＦＭ３、Ａ３、Ａ４、Ｇ２、Ｈ２、Ｃ
２、ＱＦ２、ＥＭ２、ＥＮ２、およびＤ２を含む。した
がって、図１０における多重化木により発生されたアド
レス信号のいずれもが１１の入力の１つから選択された
ものである。同様に、図１１および図１２はアドレス信
号ＶＣ１ないしＶＣ４およびＶＤ１ないしＶＤ４を発生
する多重化木をそれぞれ示す。図１１の多重化木への入
力は、ＦＮ４、ＦＭ４、Ｂ１、Ｂ２、Ｇ３、Ｈ３、Ｃ
３、ＱＦ３、ＥＭ３、ＥＮ３、およびＤ３を含む。
が異なるという以外は図９の多重化木（ＭＵＸ）に等し
い図１０の多重化木において発生される。したがって、
多重化木の接続についてはここで繰り返さない。むし
ろ、入力についてのみ述べることにする。多重化木への
入力は、ＦＮ３、ＦＭ３、Ａ３、Ａ４、Ｇ２、Ｈ２、Ｃ
２、ＱＦ２、ＥＭ２、ＥＮ２、およびＤ２を含む。した
がって、図１０における多重化木により発生されたアド
レス信号のいずれもが１１の入力の１つから選択された
ものである。同様に、図１１および図１２はアドレス信
号ＶＣ１ないしＶＣ４およびＶＤ１ないしＶＤ４を発生
する多重化木をそれぞれ示す。図１１の多重化木への入
力は、ＦＮ４、ＦＭ４、Ｂ１、Ｂ２、Ｇ３、Ｈ３、Ｃ
３、ＱＦ３、ＥＭ３、ＥＮ３、およびＤ３を含む。
【００６６】図１２の多重化木への入力はＦＮ１、ＦＭ
１、Ｂ３、Ｂ４、Ｇ３、Ｈ３、Ｃ４、ＱＦ４、ＥＭ４、
ＥＮ４およびＤ４を含む。
１、Ｂ３、Ｂ４、Ｇ３、Ｈ３、Ｃ４、ＱＦ４、ＥＭ４、
ＥＮ４およびＤ４を含む。
【００６７】図９ないし図１２の多重化木への入力とし
て与えられるＱＦ１ないしＱＦ４の信号は図２１ないし
図２４に記載された出力マクロセルからのフィードバッ
クである。
て与えられるＱＦ１ないしＱＦ４の信号は図２１ないし
図２４に記載された出力マクロセルからのフィードバッ
クである。
【００６８】図９ないし図１２を検討することにより、
アドレス信号ＶＡ１ないしＶＡ４、ＶＢ１ないしＶＢ
４、ＶＣ１ないしＶＣ４、およびＶＤ１ないしＶＤ４
が、入力変数の共有を必要としない入力多重化木を使用
して発生されていることがわかる。さらに、図９ないし
図１２の１６アドレス信号の各々が独立した源から派生
し得る。さらに、入力はアレイ上のネットワークの対称
的な実現を可能にする構成可能論理ブロックの４つの側
すべてから派生する。もちろん、図９ないし図１２の多
重化木の特定的実現例は特定的な適用の必要に応じて修
正されることが可能である。たとえば、信号遅延を等し
くするために、すべての入力が同じ数およびスタイルの
マルチプレクサを通るように多重化木を修正することも
できる。
アドレス信号ＶＡ１ないしＶＡ４、ＶＢ１ないしＶＢ
４、ＶＣ１ないしＶＣ４、およびＶＤ１ないしＶＤ４
が、入力変数の共有を必要としない入力多重化木を使用
して発生されていることがわかる。さらに、図９ないし
図１２の１６アドレス信号の各々が独立した源から派生
し得る。さらに、入力はアレイ上のネットワークの対称
的な実現を可能にする構成可能論理ブロックの４つの側
すべてから派生する。もちろん、図９ないし図１２の多
重化木の特定的実現例は特定的な適用の必要に応じて修
正されることが可能である。たとえば、信号遅延を等し
くするために、すべての入力が同じ数およびスタイルの
マルチプレクサを通るように多重化木を修正することも
できる。
【００６９】図１３Ａないし図１３Ｈは内部制御信号Ｃ
Ｔ１ないしＣＴ８それぞれの発生を図示している。図１
３Ａはマルチプレクサ１３０１を介する入力Ｇ１および
Ｇ２に応答する信号ＣＴ１の発生を図示している。
Ｔ１ないしＣＴ８それぞれの発生を図示している。図１
３Ａはマルチプレクサ１３０１を介する入力Ｇ１および
Ｇ２に応答する信号ＣＴ１の発生を図示している。
【００７０】図１３Ｂは入力Ｇ３およびＧ４に応答する
マルチプレクサ１３０２を介する信号ＣＴ２の発生を図
示している。
マルチプレクサ１３０２を介する信号ＣＴ２の発生を図
示している。
【００７１】図１３Ｃは入力Ｈ１およびＨ２に応答する
マルチプレクサ１３０３を介する信号ＣＴ３の発生を図
示する。
マルチプレクサ１３０３を介する信号ＣＴ３の発生を図
示する。
【００７２】図１３Ｄは入力Ｈ３およびＨ４に応答する
Ｋ マルチプレクサ１３０４を介しての信号ＣＴ４の発
生を図示する。
Ｋ マルチプレクサ１３０４を介しての信号ＣＴ４の発
生を図示する。
【００７３】図１３Ｅは入力Ｇ１およびＧ２に応答する
マルチプレクサ１３０５による信号ＣＴ５の発生を図示
する。
マルチプレクサ１３０５による信号ＣＴ５の発生を図示
する。
【００７４】図１３Ｆは入力Ｇ３およびＧ４に応答する
マルチプレクサ１３０６による信号ＣＴ６の発生を図示
する。
マルチプレクサ１３０６による信号ＣＴ６の発生を図示
する。
【００７５】図１３Ｇは入力Ｈ１およびＨ２に応答する
マルチプレクサ１３０７による信号ＣＴ７の発生を図示
する。
マルチプレクサ１３０７による信号ＣＴ７の発生を図示
する。
【００７６】図１３Ｈは入力Ｈ３およびＨ４に応答する
マルチプレクサ１３０８による信号ＣＴ８の発生を図示
する。
マルチプレクサ１３０８による信号ＣＴ８の発生を図示
する。
【００７７】図１３Ａないし１３Ｈは２：１多重化（ｍ
ｕｘｅｓ）を使用して発生される。他の設計では、信号
源を選択する上でのより大きな柔軟性のためにたとえば
４：１多重化（ｍｕｘｅｓ）を使用してもよい。
ｕｘｅｓ）を使用して発生される。他の設計では、信号
源を選択する上でのより大きな柔軟性のためにたとえば
４：１多重化（ｍｕｘｅｓ）を使用してもよい。
【００７８】図１４では、多重化（ＭＵＸ）木は制御信
号ＣＴ１およびＣＴ２ならびに入力信号Ｃ１およびＣ３
に応答してアドレス信号ＶＥ１およびＶＥ２を発生す
る。ＶＥ１は４つの入力変数ＣＴ１、ＣＴ２、Ｃ１およ
びＣ３をすべて入力として受けるマルチプレクサ１４０
０の出力で発生される。信号ＶＥ２はＣＴ２、ＣＴ１、
Ｃ１およびＣ３を入力として受ける４：１マルチプレク
サ１４０１の出力で発生される。
号ＣＴ１およびＣＴ２ならびに入力信号Ｃ１およびＣ３
に応答してアドレス信号ＶＥ１およびＶＥ２を発生す
る。ＶＥ１は４つの入力変数ＣＴ１、ＣＴ２、Ｃ１およ
びＣ３をすべて入力として受けるマルチプレクサ１４０
０の出力で発生される。信号ＶＥ２はＣＴ２、ＣＴ１、
Ｃ１およびＣ３を入力として受ける４：１マルチプレク
サ１４０１の出力で発生される。
【００７９】信号ＶＦは図１５に示されるマルチプレク
サ１５００の出力で発生される。マルチプレクサ１５０
０は入力ＣＴ３、ＣＴ４、Ｃ２およびＣ４を受ける４：
１マルチプレクサである。
サ１５００の出力で発生される。マルチプレクサ１５０
０は入力ＣＴ３、ＣＴ４、Ｃ２およびＣ４を受ける４：
１マルチプレクサである。
【００８０】信号ＶＧは入力信号ＣＴ５、ＶCCおよびＧ
ＲＯＵＮＤを受ける、図１６に示された３：１マルチプ
レクサ１６００の出力で発生される。
ＲＯＵＮＤを受ける、図１６に示された３：１マルチプ
レクサ１６００の出力で発生される。
【００８１】再び、信号ＶＥ１、ＶＥ２、ＶＦおよびＶ
Ｇを発生するために使用される入力の選択は特定的な設
計の必要に合う異なったまたは異なった数の入力に関す
る他の組合せを提供するべく適合され得る。
Ｇを発生するために使用される入力の選択は特定的な設
計の必要に合う異なったまたは異なった数の入力に関す
る他の組合せを提供するべく適合され得る。
【００８２】図１７は図２１ないし図２４のマクロセル
のための出力可能化信号ＯＥ１ないしＯＥ４を発生する
ための回路を示す。図１７では、図２１ないし図２４そ
れぞれに示されるマクロセルの出力Ｙ１ないしＹ４それ
ぞれを発生するトライステート可能な出力バッファ２１
０６、２２０６、２３０６および２４０６が示される。
のための出力可能化信号ＯＥ１ないしＯＥ４を発生する
ための回路を示す。図１７では、図２１ないし図２４そ
れぞれに示されるマクロセルの出力Ｙ１ないしＹ４それ
ぞれを発生するトライステート可能な出力バッファ２１
０６、２２０６、２３０６および２４０６が示される。
【００８３】出力可能化信号を発生する回路はそれぞれ
の出力でトライステート可能な出力バッファに信号ＯＥ
１、ＯＥ２、ＯＥ３およびＯＥ４を与える複数個のセレ
クタ１７０１、１７９２、１７０３および１７０４に基
づいている。セレクタ１７０１、１７０２、１７０３お
よび１７０４の各々は複数個の入力を含みかつ構成メモ
リにおけるプログラムデータ（図示せず）に応答してそ
の複数個の入力のうちの１つからの信号をその出力へ供
給する。
の出力でトライステート可能な出力バッファに信号ＯＥ
１、ＯＥ２、ＯＥ３およびＯＥ４を与える複数個のセレ
クタ１７０１、１７９２、１７０３および１７０４に基
づいている。セレクタ１７０１、１７０２、１７０３お
よび１７０４の各々は複数個の入力を含みかつ構成メモ
リにおけるプログラムデータ（図示せず）に応答してそ
の複数個の入力のうちの１つからの信号をその出力へ供
給する。
【００８４】セレクタへの入力は論理ローレベルを供給
する線１７０５上に第１の信号を含みかつ論理ハイレベ
ルを供給する線１７０６上に第２の信号を含む。また、
セレクタ１７０１−１７０４の各々は共通のＯＥ制御線
１７０７に接続される。共通ＯＥ制御線上の信号は構成
可能相互接続からの入力に応答して構成可能論理セル内
で発生される制御信号ＣＴ５およびＣＴ８ならびに構成
メモリ内のプログラムデータに応答して制御されるセレ
クタ１７０８の出力で供給される。セレクタ１７０８へ
の入力は構成メモリのＲＡＭ１７０９の４ビットであ
る。
する線１７０５上に第１の信号を含みかつ論理ハイレベ
ルを供給する線１７０６上に第２の信号を含む。また、
セレクタ１７０１−１７０４の各々は共通のＯＥ制御線
１７０７に接続される。共通ＯＥ制御線上の信号は構成
可能相互接続からの入力に応答して構成可能論理セル内
で発生される制御信号ＣＴ５およびＣＴ８ならびに構成
メモリ内のプログラムデータに応答して制御されるセレ
クタ１７０８の出力で供給される。セレクタ１７０８へ
の入力は構成メモリのＲＡＭ１７０９の４ビットであ
る。
【００８５】複数個のセレクタ１７０１ないし１７０４
の各々への第４の入力は、ワイヤードＡＮＤ線への接続
としてトライステート可能なバッファが動作することを
可能にするために与えられる。セレクタ１７０１のため
のこの第４の入力はインバータ１７１０の出力で与えら
れる。インバータ１７１０の入力は信号ＴＹ１を受ける
ために接続され、この信号はまたトライステート可能な
出力バッファ２１０６へ入力として与えられる。
の各々への第４の入力は、ワイヤードＡＮＤ線への接続
としてトライステート可能なバッファが動作することを
可能にするために与えられる。セレクタ１７０１のため
のこの第４の入力はインバータ１７１０の出力で与えら
れる。インバータ１７１０の入力は信号ＴＹ１を受ける
ために接続され、この信号はまたトライステート可能な
出力バッファ２１０６へ入力として与えられる。
【００８６】セレクタ１７０２への第４の入力はインバ
ータ１７１１の出力で与えられ、これは信号ＴＹ２を入
力として受け、この信号もトライステート可能なバッフ
ァ２２０６に入力として接続される。
ータ１７１１の出力で与えられ、これは信号ＴＹ２を入
力として受け、この信号もトライステート可能なバッフ
ァ２２０６に入力として接続される。
【００８７】セレクタ１７０３の第４の入力はこれもま
たトライステート可能なバッファ２３０６に入力として
接続される信号ＴＹ３を入力として受けるインバータ１
７１２の出力で与えられる。
たトライステート可能なバッファ２３０６に入力として
接続される信号ＴＹ３を入力として受けるインバータ１
７１２の出力で与えられる。
【００８８】セレクタ１７０４の第４の入力はこれもま
たトライステート可能なバッファ２４０６に入力として
接続される信号ＴＹ４を入力として受けるインバータ１
７１３の出力で与えられる。
たトライステート可能なバッファ２４０６に入力として
接続される信号ＴＹ４を入力として受けるインバータ１
７１３の出力で与えられる。
【００８９】図１７に示される出力可能化信号を提供す
る回路は、アレイ内の各々の構成可能論理セル内で出力
マクロセルを個別に構成する能力を提供する。各々のセ
ルはそれぞれのセレクタを制御するプログラムデータに
応答して、４つの状態のうちの１つで動作することがで
きる。第１の状態では、トライステートバッファが永久
に可能化されている。第２の状態では、トライステート
バッファは永久にトライステートの状態である。第３の
状態では、トライステートバッファは線１７０７上の共
通のＯＥ制御信号に応答してダイナミックに制御され
る。第４の状態では、トライステートバッファはワイヤ
ードＡＮＤ構成で信号ＴＹ１を構成可能相互接続に結合
するために動作する。
る回路は、アレイ内の各々の構成可能論理セル内で出力
マクロセルを個別に構成する能力を提供する。各々のセ
ルはそれぞれのセレクタを制御するプログラムデータに
応答して、４つの状態のうちの１つで動作することがで
きる。第１の状態では、トライステートバッファが永久
に可能化されている。第２の状態では、トライステート
バッファは永久にトライステートの状態である。第３の
状態では、トライステートバッファは線１７０７上の共
通のＯＥ制御信号に応答してダイナミックに制御され
る。第４の状態では、トライステートバッファはワイヤ
ードＡＮＤ構成で信号ＴＹ１を構成可能相互接続に結合
するために動作する。
【００９０】図１８は出力マクロセルにおけるレジスタ
をクロック動作するために使用されるクロック信号ＣＫ
の発生を示す。この信号は２：１マルチプレクサ１８０
０の出力で発生される。２：１マルチプレクサ１８００
への入力は６：１マルチプレクサ１８０２の出力での線
１８０１上に供給される信号の真および補数のものを含
む。
をクロック動作するために使用されるクロック信号ＣＫ
の発生を示す。この信号は２：１マルチプレクサ１８０
０の出力で発生される。２：１マルチプレクサ１８００
への入力は６：１マルチプレクサ１８０２の出力での線
１８０１上に供給される信号の真および補数のものを含
む。
【００９１】マルチプレクサ１８０２は構成可能論理ブ
ロックの４つの側上でバス線１５から信号Ｋ１ないしＫ
４を、大域クロック線からは入力ＧＫを、および制御信
号ＣＴ７を入力として受ける。図１８のマルチプレクサ
はメモリセルにより構成メモリにおいて構成される。
ロックの４つの側上でバス線１５から信号Ｋ１ないしＫ
４を、大域クロック線からは入力ＧＫを、および制御信
号ＣＴ７を入力として受ける。図１８のマルチプレクサ
はメモリセルにより構成メモリにおいて構成される。
【００９２】図１９は出力マクロセル内のレジスタに結
合されたクロック可能化信号ＣＥＮの発生を示す。クロ
ック可能化信号はマルチプレクサ１９００の出力で発生
される。マルチプレクサ１９００への入力は３：１マル
チプレクサ１９０２の出力で与えられる線１９０１上の
信号を含む。マルチプレクサ１９００への第２の入力は
ＶCC信号である。したがって、クロック可能化信号はＶ
CCへの接続により永久に維持され得る。マルチプレクサ
１９０２への入力はＫ１信号、Ｋ２信号および制御信号
ＣＴ７を含む。もちろん、ＣＥＮのための源の組合せは
変更または拡大され得る。
合されたクロック可能化信号ＣＥＮの発生を示す。クロ
ック可能化信号はマルチプレクサ１９００の出力で発生
される。マルチプレクサ１９００への入力は３：１マル
チプレクサ１９０２の出力で与えられる線１９０１上の
信号を含む。マルチプレクサ１９００への第２の入力は
ＶCC信号である。したがって、クロック可能化信号はＶ
CCへの接続により永久に維持され得る。マルチプレクサ
１９０２への入力はＫ１信号、Ｋ２信号および制御信号
ＣＴ７を含む。もちろん、ＣＥＮのための源の組合せは
変更または拡大され得る。
【００９３】図２０は構成可能論理ブロック内の出力マ
クロセル内のレジスタに与えられるリセット信号ＲＳＴ
の発生を示す。リセット信号はＯＲゲート２０００の出
力で発生される。ＯＲゲート２０００への入力はマルチ
プレクサ２００２の出力で発生される線２００１上の信
号を含む。ＯＲゲート２０００への他方の入力は大域リ
セット信号ＧＲである。マルチプレクサ２００２への２
つの入力はＣＴ８およびＧＲＯＵＮＤを含む。したがっ
て、リセット信号ＲＳＴはＧＲＯＵＮＤへの接続により
永久に禁止され得る。大域リセットＧＲは常に可能にさ
れる。
クロセル内のレジスタに与えられるリセット信号ＲＳＴ
の発生を示す。リセット信号はＯＲゲート２０００の出
力で発生される。ＯＲゲート２０００への入力はマルチ
プレクサ２００２の出力で発生される線２００１上の信
号を含む。ＯＲゲート２０００への他方の入力は大域リ
セット信号ＧＲである。マルチプレクサ２００２への２
つの入力はＣＴ８およびＧＲＯＵＮＤを含む。したがっ
て、リセット信号ＲＳＴはＧＲＯＵＮＤへの接続により
永久に禁止され得る。大域リセットＧＲは常に可能にさ
れる。
【００９４】したがって、上記の構成可能論理ブロック
により相互接続構造へのブロックの４つの側すべてに入
力インタフェースが設けられる。さらに、狭ゲートされ
た機能による速度の損失を被ることなく広ゲーティング
および狭ゲーティングの機能が可能となる。
により相互接続構造へのブロックの４つの側すべてに入
力インタフェースが設けられる。さらに、狭ゲートされ
た機能による速度の損失を被ることなく広ゲーティング
および狭ゲーティングの機能が可能となる。
【００９５】図１８ないし図２０の回路は図１７の出力
可能化回路として修正されることができ、出力マクロセ
ルのためのクロックの個々の制御、クロック可能化およ
びリセットを与える。
可能化回路として修正されることができ、出力マクロセ
ルのためのクロックの個々の制御、クロック可能化およ
びリセットを与える。
【００９６】構成可能論理ブロックのための出力マクロ
セルは図２１ないし図２４に示される。
セルは図２１ないし図２４に示される。
【００９７】図２１内のマクロセルは構成可能論理ブロ
ックの出力Ｘ１およびＹ１への供給のための信号を選択
する。マクロセルへの入力はＣＬＢ内で発生されるＦＣ
１、ＦＥ１およびＨを含む。入力ＦＣ１、ＦＥ１および
Ｈはマルチプレクサ２１００に結合される。マルチプレ
クサ２１００の出力ＤＱ１はレジスタ２１０１へのＤ入
力として供給される。レジスタ２１０１の出力Ｑ１はマ
ルチプレクサ２１０２へ入力として結合される。マルチ
プレクサ２１０２への２つの追加入力はＦＣ１およびＦ
Ｅ１を含む。マルチプレクサ２１０２の出力は線２１０
３に結合される。線２１０３は組合せ論理（図９を参照
せよ）へのフィードバックとして信号ＱＦ１を供給す
る。同様に、それは直接接続のための出力信号Ｘ１を駆
動するために、出力バッファ２１０４に直接に結合され
る。
ックの出力Ｘ１およびＹ１への供給のための信号を選択
する。マクロセルへの入力はＣＬＢ内で発生されるＦＣ
１、ＦＥ１およびＨを含む。入力ＦＣ１、ＦＥ１および
Ｈはマルチプレクサ２１００に結合される。マルチプレ
クサ２１００の出力ＤＱ１はレジスタ２１０１へのＤ入
力として供給される。レジスタ２１０１の出力Ｑ１はマ
ルチプレクサ２１０２へ入力として結合される。マルチ
プレクサ２１０２への２つの追加入力はＦＣ１およびＦ
Ｅ１を含む。マルチプレクサ２１０２の出力は線２１０
３に結合される。線２１０３は組合せ論理（図９を参照
せよ）へのフィードバックとして信号ＱＦ１を供給す
る。同様に、それは直接接続のための出力信号Ｘ１を駆
動するために、出力バッファ２１０４に直接に結合され
る。
【００９８】信号２１０３もまたマルチプレクサ２１０
５に結合される。マルチプレクサ２１０５への第２の入
力は信号Ｈである。マルチプレクサ２１０５の出力ＴＹ
１はトライステート出力バッファ２１０６に結合され
る。バッファ２１０６の出力は相互接続構造への接続の
ためのＹ１信号である。トライステートバッファ２１０
６は図１７に関連して説明されるように構成可能論理ブ
ロック内で発生される制御信号ＯＥ１によって制御され
る。
５に結合される。マルチプレクサ２１０５への第２の入
力は信号Ｈである。マルチプレクサ２１０５の出力ＴＹ
１はトライステート出力バッファ２１０６に結合され
る。バッファ２１０６の出力は相互接続構造への接続の
ためのＹ１信号である。トライステートバッファ２１０
６は図１７に関連して説明されるように構成可能論理ブ
ロック内で発生される制御信号ＯＥ１によって制御され
る。
【００９９】図２２は出力Ｘ２およびＹ２への信号を供
給するマクロセルを示す。図２２のマクロセル２への入
力はＣＬＢ内で発生するＦＣ２、ＦＥ２、およびＨを含
む。ＦＣ２、ＦＥ２およびＨはマルチプレクサ２２００
を介して供給され、信号ＤＱ２を発生する。ＤＱ２はレ
ジスタ２２０１に供給される。レジスタ２２０１の出力
Ｑ２はマルチプレクサ２２０２へ入力として供給され
る。マルチプレクサ２２０２への他の入力はＦＣ２およ
びＦＥ２を含む。マルチプレクサ２２０２の出力ＱＦ２
はフィードバックとして線２２０３上に、かつ直接接続
に信号Ｘ２を供給する出力バッファ２２０４に直接与え
られる。
給するマクロセルを示す。図２２のマクロセル２への入
力はＣＬＢ内で発生するＦＣ２、ＦＥ２、およびＨを含
む。ＦＣ２、ＦＥ２およびＨはマルチプレクサ２２００
を介して供給され、信号ＤＱ２を発生する。ＤＱ２はレ
ジスタ２２０１に供給される。レジスタ２２０１の出力
Ｑ２はマルチプレクサ２２０２へ入力として供給され
る。マルチプレクサ２２０２への他の入力はＦＣ２およ
びＦＥ２を含む。マルチプレクサ２２０２の出力ＱＦ２
はフィードバックとして線２２０３上に、かつ直接接続
に信号Ｘ２を供給する出力バッファ２２０４に直接与え
られる。
【０１００】線２２０３上の信号はまたマルチプレクサ
２２０５に供給される。マルチプレクサ２２０５への第
２の入力は信号Ｈである。マルチプレクサ２２０５の出
力ＴＹ２はトライステート出力バッファ２２０６へ入力
として供給され、それは信号Ｙ２を駆動する。トライス
テートバッファ２２０６は制御信号ＯＥ２によって制御
される。
２２０５に供給される。マルチプレクサ２２０５への第
２の入力は信号Ｈである。マルチプレクサ２２０５の出
力ＴＹ２はトライステート出力バッファ２２０６へ入力
として供給され、それは信号Ｙ２を駆動する。トライス
テートバッファ２２０６は制御信号ＯＥ２によって制御
される。
【０１０１】図２３の出力マクロセルは出力Ｘ３および
Ｙ３への信号を駆動する。その入力はＣＬＢ内で発生さ
れる信号ＦＣ３、ＦＥ１、Ｄ１およびＨを含む。入力Ｆ
Ｃ３、ＨおよびＤ１はマルチプレクサ２３００を介して
結合され、信号ＤＱ３を供給する。信号ＤＱ３はレジス
タ２３０１に結合される。レジスタ２３０１の出力Ｑ３
はマルチプレクサ２３０２へ入力として供給される。マ
ルチプレクサ２３０２への他の２つの入力はＦＣ３およ
びＨを含む。マルチプレクサ２３０２の出力ＱＦ３は線
２３０３上にフィードバックとして、かつバッファ２３
０４に直接供給され、それは信号Ｘ３を駆動する。ま
た、線２３０３上の信号はマルチプレクサ２３０５に供
給される。マルチプレクサ２３０５への第２の入力は信
号ＦＥ１である。マルチプレクサ２３０５の出力ＴＹ３
は信号Ｙ３を駆動するトライステートバッファ２３０６
に供給される。トライステートバッファ２３０６は信号
ＯＥ３によって制御される。
Ｙ３への信号を駆動する。その入力はＣＬＢ内で発生さ
れる信号ＦＣ３、ＦＥ１、Ｄ１およびＨを含む。入力Ｆ
Ｃ３、ＨおよびＤ１はマルチプレクサ２３００を介して
結合され、信号ＤＱ３を供給する。信号ＤＱ３はレジス
タ２３０１に結合される。レジスタ２３０１の出力Ｑ３
はマルチプレクサ２３０２へ入力として供給される。マ
ルチプレクサ２３０２への他の２つの入力はＦＣ３およ
びＨを含む。マルチプレクサ２３０２の出力ＱＦ３は線
２３０３上にフィードバックとして、かつバッファ２３
０４に直接供給され、それは信号Ｘ３を駆動する。ま
た、線２３０３上の信号はマルチプレクサ２３０５に供
給される。マルチプレクサ２３０５への第２の入力は信
号ＦＥ１である。マルチプレクサ２３０５の出力ＴＹ３
は信号Ｙ３を駆動するトライステートバッファ２３０６
に供給される。トライステートバッファ２３０６は信号
ＯＥ３によって制御される。
【０１０２】出力Ｘ４およびＹ４への駆動信号のための
出力マクロセルが図２４に示される。それは図２３のマ
クロセルに類似である。入力信号はＣＬＢ内で発生され
るＦＣ４、ＦＥ２、Ｄ２およびＨを含む。信号ＦＣ４、
ＨおよびＤ２はマルチプレクサ２４００を介して供給さ
れ、信号ＤＱ４を供給する。信号ＤＱ４はレジスタ２４
０１を介して供給され、出力信号Ｑ４を発生する。出力
信号Ｑ４はマルチプレクサ２４０２に供給される。マル
チプレクサ２４０２への他の入力はＦＣ４およびＨを含
む。マルチプレクサ２４０２の出力は線２４０３上の信
号ＱＦ４であり、それはフィードバックとして供給さ
れ、かつそれはバッファ２４０４に結合され、信号Ｘ４
を駆動する。線２４０３上の信号はまたマルチプレクサ
２４０５に供給される。マルチプレクサ２４０５への第
２の入力は信号ＦＥ２である。マルチプレクサ２４０５
は信号ＴＹ４を発生し、それはトライステートバッファ
２４０６に結合される。トライステートバッファ２４０
６は信号ＯＥ４によって制御されかつ構成可能セルの出
力Ｙ４を駆動する。
出力マクロセルが図２４に示される。それは図２３のマ
クロセルに類似である。入力信号はＣＬＢ内で発生され
るＦＣ４、ＦＥ２、Ｄ２およびＨを含む。信号ＦＣ４、
ＨおよびＤ２はマルチプレクサ２４００を介して供給さ
れ、信号ＤＱ４を供給する。信号ＤＱ４はレジスタ２４
０１を介して供給され、出力信号Ｑ４を発生する。出力
信号Ｑ４はマルチプレクサ２４０２に供給される。マル
チプレクサ２４０２への他の入力はＦＣ４およびＨを含
む。マルチプレクサ２４０２の出力は線２４０３上の信
号ＱＦ４であり、それはフィードバックとして供給さ
れ、かつそれはバッファ２４０４に結合され、信号Ｘ４
を駆動する。線２４０３上の信号はまたマルチプレクサ
２４０５に供給される。マルチプレクサ２４０５への第
２の入力は信号ＦＥ２である。マルチプレクサ２４０５
は信号ＴＹ４を発生し、それはトライステートバッファ
２４０６に結合される。トライステートバッファ２４０
６は信号ＯＥ４によって制御されかつ構成可能セルの出
力Ｙ４を駆動する。
【０１０３】図２３および図２４のマクロセルが、もし
それらが組合せ論理の出力を駆動するために用いられな
かったとしてさえ、レジスタ２３０１および２４０１の
利用に対して準備することに注目されたい。これは、Ｃ
ＬＢの入力Ｄ１およびＤ２が出力マクロセル内のレジス
タに直接結合されることを可能とすることによって与え
られる。
それらが組合せ論理の出力を駆動するために用いられな
かったとしてさえ、レジスタ２３０１および２４０１の
利用に対して準備することに注目されたい。これは、Ｃ
ＬＢの入力Ｄ１およびＤ２が出力マクロセル内のレジス
タに直接結合されることを可能とすることによって与え
られる。
【０１０４】代替のマクロセルが図２５に示される。例
示されたマクロセルは構成可能論理ブロックの出力Ｘ１
およびＹ１への供給のための信号を選択する。しかしな
がら、信号Ｄ１ないしＤ４に対する対称的なインタフェ
ースとしてすべての４つの出力マクロセルのためにかつ
信号Ｈに対する速い出力経路を直接出力Ｘおよびトライ
ステート出力Ｙに供給するために使用され得る。
示されたマクロセルは構成可能論理ブロックの出力Ｘ１
およびＹ１への供給のための信号を選択する。しかしな
がら、信号Ｄ１ないしＤ４に対する対称的なインタフェ
ースとしてすべての４つの出力マクロセルのためにかつ
信号Ｈに対する速い出力経路を直接出力Ｘおよびトライ
ステート出力Ｙに供給するために使用され得る。
【０１０５】出力Ｘ１およびＹ１のための図２５の代替
マクロセルへの入力はＦＣ１、ＦＥ１、ＨおよびＤ３を
含む。マクロセルを出力Ｘ２およびＹ２に適合させるた
めに、入力はＦＣ２、ＦＥ２、ＨおよびＤ４に変化され
るであろう。マクロセルを出力Ｘ３およびＹ３に適合さ
せるために、入力はＦＣ３、ＦＥ１、ＨおよびＤ１に変
化されるであろう。マクロセルを出力Ｘ４およびＹ４に
適合させるために、入力はＦＣ４、ＦＥ２、ＨおよびＤ
２に変化させられるであろう。
マクロセルへの入力はＦＣ１、ＦＥ１、ＨおよびＤ３を
含む。マクロセルを出力Ｘ２およびＹ２に適合させるた
めに、入力はＦＣ２、ＦＥ２、ＨおよびＤ４に変化され
るであろう。マクロセルを出力Ｘ３およびＹ３に適合さ
せるために、入力はＦＣ３、ＦＥ１、ＨおよびＤ１に変
化されるであろう。マクロセルを出力Ｘ４およびＹ４に
適合させるために、入力はＦＣ４、ＦＥ２、ＨおよびＤ
２に変化させられるであろう。
【０１０６】図２５の接続は代表例である。この回路の
ために、入力ＦＣ１、ＦＥ１、Ｄ３およびＨはマルチプ
レクサ２５００に結合される。マルチプレクサ２５００
の出力ＤＱ１はレジスタ２５０１へＤ入力として供給さ
れる。レジスタ２５０１の出力Ｑ１はマルチプレクサ２
５０２へ入力として結合される。マルチプレクサ２５０
２への３つの追加入力はＤ３、ＦＣ１およびＦＥ１を含
む。マルチプレクサ２５０２の出力は線２５０３に結合
される。線２５０３はフィードバックとして信号ＱＦ１
を組合せ論理に供給する（図９を参照せよ）。同様に、
それはマルチプレクサ２５０７に１つの入力として供給
される。マルチプレクサ２５０７への第２の入力は信号
Ｈである。マルチプレクサ２５０７の出力は直接接続の
ための出力信号Ｘ１を駆動するために、出力バッファ２
５０４に接続される。
ために、入力ＦＣ１、ＦＥ１、Ｄ３およびＨはマルチプ
レクサ２５００に結合される。マルチプレクサ２５００
の出力ＤＱ１はレジスタ２５０１へＤ入力として供給さ
れる。レジスタ２５０１の出力Ｑ１はマルチプレクサ２
５０２へ入力として結合される。マルチプレクサ２５０
２への３つの追加入力はＤ３、ＦＣ１およびＦＥ１を含
む。マルチプレクサ２５０２の出力は線２５０３に結合
される。線２５０３はフィードバックとして信号ＱＦ１
を組合せ論理に供給する（図９を参照せよ）。同様に、
それはマルチプレクサ２５０７に１つの入力として供給
される。マルチプレクサ２５０７への第２の入力は信号
Ｈである。マルチプレクサ２５０７の出力は直接接続の
ための出力信号Ｘ１を駆動するために、出力バッファ２
５０４に接続される。
【０１０７】信号２５０３はまたマルチプレクサ２５０
５に結合される。マルチプレクサ２５０５への第２の入
力は信号Ｈである。マルチプレクサ２５０５の出力ＴＹ
１はトライステート出力バッファ２５０６に結合され
る。バッファ２５０６の出力は相互接続構造への接続の
ためのＹ１信号である。トライステートバッファ２５０
６は図１７に関連して説明されるように、構成可能論理
ブロック内で発生される制御信号ＯＥ１によって制御さ
れる。
５に結合される。マルチプレクサ２５０５への第２の入
力は信号Ｈである。マルチプレクサ２５０５の出力ＴＹ
１はトライステート出力バッファ２５０６に結合され
る。バッファ２５０６の出力は相互接続構造への接続の
ためのＹ１信号である。トライステートバッファ２５０
６は図１７に関連して説明されるように、構成可能論理
ブロック内で発生される制御信号ＯＥ１によって制御さ
れる。
【０１０８】図２１ないし図２５には示されないが、各
々のレジスタがクロック、クロック可能化およびリセッ
ト制御を含む。さらに、図面に示されるマルチプレクサ
の各々が、明白にダイナミック制御信号が示されない限
り、構成プログラム内のメモリセルによって制御され
る。こうして、マクロセルの構成は装置のプログラミン
グの間に設定される。
々のレジスタがクロック、クロック可能化およびリセッ
ト制御を含む。さらに、図面に示されるマルチプレクサ
の各々が、明白にダイナミック制御信号が示されない限
り、構成プログラム内のメモリセルによって制御され
る。こうして、マクロセルの構成は装置のプログラミン
グの間に設定される。
【０１０９】マクロセルが、出力Ｘ１および出力Ｙ１が
同時に異なる源から駆動されることを可能にすることに
も注目されたい。これは構成可能論理ブロックが一時に
８までの上がる出力を発生する能力を与える。
同時に異なる源から駆動されることを可能にすることに
も注目されたい。これは構成可能論理ブロックが一時に
８までの上がる出力を発生する能力を与える。
【０１１０】Ｙ１ないしＹ４信号の各々はＰＩＰを介す
る相互接続においてバス線を駆動するように与えられ
る。出力Ｘ１ないしＸ４はアレイ内の隣接のおよび次の
隣接の構成可能論理セルまたは入力／出力セルに高速の
信号経路を与える。
る相互接続においてバス線を駆動するように与えられ
る。出力Ｘ１ないしＸ４はアレイ内の隣接のおよび次の
隣接の構成可能論理セルまたは入力／出力セルに高速の
信号経路を与える。
【０１１１】
【ＩＩＩ． 相互接続へのプログラム可能接続】図２６
は長い線およびＢＧＩへの出力Ｙ１ないしＹ４のプログ
ラム可能接続を示す。出力Ｙ１ないしＹ４はまた図２８
に示されるようにコミットされない長い線に接続され
る。また、出力は垂直バス１および水平バス１、垂直バ
ス９および水平バス９に異なって結合され、それは親出
願連続番号０７／３９４、２２１に示されるように、そ
れぞれのバス内の長い線１ないし４に関係する。
は長い線およびＢＧＩへの出力Ｙ１ないしＹ４のプログ
ラム可能接続を示す。出力Ｙ１ないしＹ４はまた図２８
に示されるようにコミットされない長い線に接続され
る。また、出力は垂直バス１および水平バス１、垂直バ
ス９および水平バス９に異なって結合され、それは親出
願連続番号０７／３９４、２２１に示されるように、そ
れぞれのバス内の長い線１ないし４に関係する。
【０１１２】図２６は、論理長い線１、２、３および４
と相関のＰＩＰに、かつ制御長い線１５、およびＨＢＵ
Ｓ ｒ内のＢＧＩ５、９、１３および１４に出力Ｙ１が
結合されることを示す。列ｃ、行ｒ内のＣＬＢの出力Ｙ
２はＶＢＵＳ ｃ＋１長い線１、２、３および４に、か
つ制御長い線１５、およびＢＧＩ５、７、１１および１
４に結合される。ＣＬＢの出力Ｙ３はＨＢＵＳ ｒ＋１
長い線１、２、３および４に、かつ制御長い線１５、お
よびＢＧＩ線５、８、１２および１４に結合される。Ｃ
ＬＢの出力Ｙ４はＶＢＵＳ ｃ長い線１、２、３および
４に、かつ制御長い線１５、およびＢＧＩ５、６、１０
および１４に結合される。
と相関のＰＩＰに、かつ制御長い線１５、およびＨＢＵ
Ｓ ｒ内のＢＧＩ５、９、１３および１４に出力Ｙ１が
結合されることを示す。列ｃ、行ｒ内のＣＬＢの出力Ｙ
２はＶＢＵＳ ｃ＋１長い線１、２、３および４に、か
つ制御長い線１５、およびＢＧＩ５、７、１１および１
４に結合される。ＣＬＢの出力Ｙ３はＨＢＵＳ ｒ＋１
長い線１、２、３および４に、かつ制御長い線１５、お
よびＢＧＩ線５、８、１２および１４に結合される。Ｃ
ＬＢの出力Ｙ４はＶＢＵＳ ｃ長い線１、２、３および
４に、かつ制御長い線１５、およびＢＧＩ５、６、１０
および１４に結合される。
【０１１３】Ｃ１ないしＣ４およびＤ１ないしＤ４への
入力はまた図２６に示される。これらの入力が、メモリ
を節約するために好ましいシステムにおいて４−１マル
チプレクサを用いて単方向性ＰＩＰとして結合される。
もし所望であれば、双方向性ＰＩＰを用いてもよい。
入力はまた図２６に示される。これらの入力が、メモリ
を節約するために好ましいシステムにおいて４−１マル
チプレクサを用いて単方向性ＰＩＰとして結合される。
もし所望であれば、双方向性ＰＩＰを用いてもよい。
【０１１４】入力Ｃ１はＨＢＵＳ ｒ上のＢＧＩ７、
９、１１および１３に結合される。入力Ｄ１はＨＢＵＳ
ｒ上のＢＧＩ６、８、１０および１２に結合される。
９、１１および１３に結合される。入力Ｄ１はＨＢＵＳ
ｒ上のＢＧＩ６、８、１０および１２に結合される。
【０１１５】入力Ｃ２はＶＢＵＳ ｃ＋１線６、８、１
０および１２のＢＧＩに結合され、一方入力Ｄ２はＶＢ
ＵＳ ｃ＋１ ＢＧＩ７、９、１１および１３に結合さ
れる。
０および１２のＢＧＩに結合され、一方入力Ｄ２はＶＢ
ＵＳ ｃ＋１ ＢＧＩ７、９、１１および１３に結合さ
れる。
【０１１６】入力Ｃ３はＨＢＵＳ ｒ＋１ ＢＧＩ６、
８、Ｄ３ １０および１２に結合される。入力Ｄ３はＨ
ＢＵＳ ｒ＋１ ＢＧＩ７、９、１１および１３に結合
される。
８、Ｄ３ １０および１２に結合される。入力Ｄ３はＨ
ＢＵＳ ｒ＋１ ＢＧＩ７、９、１１および１３に結合
される。
【０１１７】入力Ｃ４はＶＢＵＳ ｃ ＢＧＩ７、９、
１１および１３に結合される。入力Ｄ４はＶＢＵＳ ｃ
ＢＧＩ６、８、１０および１２に結合される。
１１および１３に結合される。入力Ｄ４はＶＢＵＳ ｃ
ＢＧＩ６、８、１０および１２に結合される。
【０１１８】図２７は４つの隣接するバスからの列ｃ、
行ｒのＣＬＢへの長い線からのプログラム可能入力およ
びＢＧＩからの固定された入力を示す。
行ｒのＣＬＢへの長い線からのプログラム可能入力およ
びＢＧＩからの固定された入力を示す。
【０１１９】ＨＢＵＳ ｒに対して、長い線２および４
はＰＩＰを介して入力Ａ１に結合され、長い線１および
３はＰＩＰを介して入力Ｂ１に結合され、ＢＧＩ５は入
力Ｇ１に結合され、ＢＧＩ１４は入力Ｈ１に結合され、
かつクロック長い線１５は入力Ｋ１に結合される。
はＰＩＰを介して入力Ａ１に結合され、長い線１および
３はＰＩＰを介して入力Ｂ１に結合され、ＢＧＩ５は入
力Ｇ１に結合され、ＢＧＩ１４は入力Ｈ１に結合され、
かつクロック長い線１５は入力Ｋ１に結合される。
【０１２０】ＶＢＵＳ ｃ＋１に対して、長い線１およ
び３はＰＩＰを介して入力Ａ２に結合され、長い線２お
よび４はＰＩＰを介して入力Ｂ２に結合され、ＢＧＩ５
は入力Ｇ２に結合され、ＢＧＩ１４は入力Ｈ２に結合さ
れ、かつクロック長い線１５は入力Ｋ２に結合される。
び３はＰＩＰを介して入力Ａ２に結合され、長い線２お
よび４はＰＩＰを介して入力Ｂ２に結合され、ＢＧＩ５
は入力Ｇ２に結合され、ＢＧＩ１４は入力Ｈ２に結合さ
れ、かつクロック長い線１５は入力Ｋ２に結合される。
【０１２１】ＨＢＵＳ ｒ＋１に対して、長い線１およ
び３はＰＩＰを介して入力Ａ３に結合され、長い線２お
よび４は入力Ｂ３に結合され、ＢＧＩ５は入力Ｇ３に結
合され、ＢＧＩ１４は入力Ｈ３に結合され、かつクロッ
ク長い線１５は入力Ｋ３に結合される。
び３はＰＩＰを介して入力Ａ３に結合され、長い線２お
よび４は入力Ｂ３に結合され、ＢＧＩ５は入力Ｇ３に結
合され、ＢＧＩ１４は入力Ｈ３に結合され、かつクロッ
ク長い線１５は入力Ｋ３に結合される。
【０１２２】ＶＢＵＳ ｃに対して、長い線２および４
はＰＩＰを介して入力Ａ４に結合され、長い線１および
３はＰＩＰを介して入力Ｂ４に結合され、ＢＧＩ５は入
力Ｇ４に結合され、ＢＧＩ１４は入力Ｈ４に結合され、
クロック長い線１５は入力Ｋ４に結合され、大域クロッ
ク長い線１６は入力ＧＫに結合され、かつ大域リセット
長い線１７は入力ＧＲに結合される。
はＰＩＰを介して入力Ａ４に結合され、長い線１および
３はＰＩＰを介して入力Ｂ４に結合され、ＢＧＩ５は入
力Ｇ４に結合され、ＢＧＩ１４は入力Ｈ４に結合され、
クロック長い線１５は入力Ｋ４に結合され、大域クロッ
ク長い線１６は入力ＧＫに結合され、かつ大域リセット
長い線１７は入力ＧＲに結合される。
【０１２３】コミットされない長い線への構成可能論理
ブロックの接続が図２８に示される。各ＣＬＢ、たとえ
ば行ｒおよび列ｃでのＣＬＢは、ＰＩＰを介して８つの
コミットされない長い線のすべてに結合される出力Ｙ１
ないしＹ４を有する。図２８において、垂直バスの線１
８ないし２５および水平バスの線１６ないし２３のみが
示され、なぜならばこれらはコミットされない長い線で
あるからである。コミットされない長い線がＣＬＢの入
力へのプログラム可能接続を有しないことに注目された
い。
ブロックの接続が図２８に示される。各ＣＬＢ、たとえ
ば行ｒおよび列ｃでのＣＬＢは、ＰＩＰを介して８つの
コミットされない長い線のすべてに結合される出力Ｙ１
ないしＹ４を有する。図２８において、垂直バスの線１
８ないし２５および水平バスの線１６ないし２３のみが
示され、なぜならばこれらはコミットされない長い線で
あるからである。コミットされない長い線がＣＬＢの入
力へのプログラム可能接続を有しないことに注目された
い。
【０１２４】図２６および図２７に示されるように構成
可能論理ブロックの各々はＫ１、Ｋ２、Ｋ３およびＫ４
と付される入力を有する。入力Ｋ１はブロックより上で
水平バス内で線１５に接続される。入力Ｋ２はブロック
の右側で垂直バス内で線１５に直接に接続される。入力
Ｋ３はブロックより下で水平バス内で線１５に直接に接
続される。入力Ｋ４はブロックの左側で垂直バスに直接
に接続される。同様に、構成可能論理ブロックの各々は
出力Ｙ１、Ｙ２、Ｙ３およびＹ４を有する。出力Ｙ１は
ＰＩＰを介してブロックより上で水平バス内で線１５に
接続可能である。出力Ｙ２はＰＩＰを介してブロックの
右側で垂直バス内で線１５に接続可能である。出力Ｙ３
はＰＩＰを介してブロックより下で水平バス内で線１５
に接続可能である。出力Ｙ４はＰＩＰを介してブロック
の左側で垂直バス内で線１５に接続可能である。
可能論理ブロックの各々はＫ１、Ｋ２、Ｋ３およびＫ４
と付される入力を有する。入力Ｋ１はブロックより上で
水平バス内で線１５に接続される。入力Ｋ２はブロック
の右側で垂直バス内で線１５に直接に接続される。入力
Ｋ３はブロックより下で水平バス内で線１５に直接に接
続される。入力Ｋ４はブロックの左側で垂直バスに直接
に接続される。同様に、構成可能論理ブロックの各々は
出力Ｙ１、Ｙ２、Ｙ３およびＹ４を有する。出力Ｙ１は
ＰＩＰを介してブロックより上で水平バス内で線１５に
接続可能である。出力Ｙ２はＰＩＰを介してブロックの
右側で垂直バス内で線１５に接続可能である。出力Ｙ３
はＰＩＰを介してブロックより下で水平バス内で線１５
に接続可能である。出力Ｙ４はＰＩＰを介してブロック
の左側で垂直バス内で線１５に接続可能である。
【０１２５】
【ＩＶ． 結論】この発明は構成可能論理ブロックおよ
び相互接続構造の間にさらに強力な接続オプションを提
供するプログラム可能ゲートアレイ装置のための新しい
アーキテクチュアとして特徴付けられることができる。
び相互接続構造の間にさらに強力な接続オプションを提
供するプログラム可能ゲートアレイ装置のための新しい
アーキテクチュアとして特徴付けられることができる。
【０１２６】全体として、そのアーキテクチュアは先行
技術の多くの問題を克服する。信号伝播は、相互接続構
造またはＣＬＢの入力および出力配向によって、左から
右へもはや抑制されない。
技術の多くの問題を克服する。信号伝播は、相互接続構
造またはＣＬＢの入力および出力配向によって、左から
右へもはや抑制されない。
【０１２７】さらに、そのアーキテクチュアは、ネット
内に組入れられなければならない装置を介する分配され
たトライステートバッファの必要性を除く。これはトラ
イステートバッファをＩＯＢおよびＣＬＢ内で動かすこ
とによって達成される。こうして、多重源ネットを必要
とする応用に対して、相互接続資源は使いつくされな
い。
内に組入れられなければならない装置を介する分配され
たトライステートバッファの必要性を除く。これはトラ
イステートバッファをＩＯＢおよびＣＬＢ内で動かすこ
とによって達成される。こうして、多重源ネットを必要
とする応用に対して、相互接続資源は使いつくされな
い。
【０１２８】この発明に従った構成可能論理ブロックは
広ゲーティング機能において入力変数の共用を除去し、
それは狭ゲーティング機能のための速度の不利益なしに
広ゲーティング機能を達成する能力を与え、かつ入力多
重化構造のためにＣＬＢ内で利用可能な組合せ論理のよ
り大きな利用を可能とする。さらに、ＣＬＢはそれらが
ブロックのすべての４つの側からの入力および出力を可
能とし、かつすべての４つの側から制御信号およびクロ
ック信号を受け取ることができることにおいて、対称的
である。
広ゲーティング機能において入力変数の共用を除去し、
それは狭ゲーティング機能のための速度の不利益なしに
広ゲーティング機能を達成する能力を与え、かつ入力多
重化構造のためにＣＬＢ内で利用可能な組合せ論理のよ
り大きな利用を可能とする。さらに、ＣＬＢはそれらが
ブロックのすべての４つの側からの入力および出力を可
能とし、かつすべての４つの側から制御信号およびクロ
ック信号を受け取ることができることにおいて、対称的
である。
【０１２９】さらに、ＣＬＢの入力および出力構造にお
ける柔軟性のために、使用下のＣＬＢは速度の不利益を
被らない。
ける柔軟性のために、使用下のＣＬＢは速度の不利益を
被らない。
【０１３０】この発明はこうして先行技術よりもより広
い様々な応用に適合可能であるプログラム可能ゲートア
レイの実現化を可能とする。さらに、これらの実現化例
はＰＧＡのための先行技術アーキテクチャにおいて利用
可能であったよりもより大きなパーセンテージの能力で
効果的に用いられ得る、より大きな機能的密度を有する
プログラム可能ゲートアレイの製造を可能にする。
い様々な応用に適合可能であるプログラム可能ゲートア
レイの実現化を可能とする。さらに、これらの実現化例
はＰＧＡのための先行技術アーキテクチャにおいて利用
可能であったよりもより大きなパーセンテージの能力で
効果的に用いられ得る、より大きな機能的密度を有する
プログラム可能ゲートアレイの製造を可能にする。
【０１３１】この発明の好ましい実施例の前述の説明は
例示および説明の目的のために提供された。あますとこ
ろがないことまたはこの発明を開示された正確な形式に
制限することは意図されない。明らかに、多くの修正お
よび変更が当業者には明らかであろう。実施例はこの発
明の原理およびその実務的応用を最良に説明するために
選択されかつ説明され、それによって当業者が様々な実
施例のためにおよび様々な修正を伴って考えられる特定
の使用に適するようにこの発明を理解することを可能と
する。この発明の範囲は前掲の特許請求の範囲およびそ
れらの均等物によって規定されることが意図される。
例示および説明の目的のために提供された。あますとこ
ろがないことまたはこの発明を開示された正確な形式に
制限することは意図されない。明らかに、多くの修正お
よび変更が当業者には明らかであろう。実施例はこの発
明の原理およびその実務的応用を最良に説明するために
選択されかつ説明され、それによって当業者が様々な実
施例のためにおよび様々な修正を伴って考えられる特定
の使用に適するようにこの発明を理解することを可能と
する。この発明の範囲は前掲の特許請求の範囲およびそ
れらの均等物によって規定されることが意図される。
【図１】この発明に従うプログラム可能ゲートアレイ構
造の概略図である。
造の概略図である。
【図２】この発明に従う構成メモリの概略図である。
【図３】垂直バスのための表記法および垂直バスの長い
線上のプルアップ抵抗器の使用を説明する図である。
線上のプルアップ抵抗器の使用を説明する図である。
【図４】水平バスに対する表記法を説明しかつ水平バス
の長い線上で用いられるプルアップ抵抗器を説明する図
である。
の長い線上で用いられるプルアップ抵抗器を説明する図
である。
【図５】この発明に従う構成可能論理セルの概略図であ
る。
る。
【図６】構成可能論理ブロックの入力および出力の表記
を与える図である。
を与える図である。
【図７】図８に示される特定出力段を例外として、この
発明に従う構成可能論理ブロック内の構成可能論理を示
す図である。
発明に従う構成可能論理ブロック内の構成可能論理を示
す図である。
【図８】この発明に従う構成可能論理ブロックにおける
論理の特定出力段の概略図である。
論理の特定出力段の概略図である。
【図９】この発明に従う構成可能論理ブロックのための
入力多重化回路を示す図である。
入力多重化回路を示す図である。
【図１０】この発明に従う構成可能論理ブロックのため
の入力多重化回路を示す図である。
の入力多重化回路を示す図である。
【図１１】この発明に従う構成可能論理ブロックのため
の入力多重化回路を示す図である。
の入力多重化回路を示す図である。
【図１２】この発明に従う構成可能論理ブロックのため
の入力多重化回路を示す図である。
の入力多重化回路を示す図である。
【図１３】構成可能論理ブロック内で制御信号を選択す
るための入力マルチプレクサを示す図である。
るための入力マルチプレクサを示す図である。
【図１４】この発明に従う構成可能論理ブロック内での
使用ための付加的入力多重化回路を示す図である。
使用ための付加的入力多重化回路を示す図である。
【図１５】この発明に従う構成可能論理ブロック内での
使用ための付加的入力多重化回路を示す図である。
使用ための付加的入力多重化回路を示す図である。
【図１６】この発明に従う構成可能論理ブロック内での
使用ための付加的入力多重化回路を示す図である。
使用ための付加的入力多重化回路を示す図である。
【図１７】構成可能論理ブロック内の出力可能化信号の
発生を示す図である。
発生を示す図である。
【図１８】構成可能論理ブロック内でのクロック、クロ
ック可能化およびリセット信号の発生を示す図である。
ック可能化およびリセット信号の発生を示す図である。
【図１９】構成可能論理ブロック内でのクロック、クロ
ック可能化およびリセット信号の発生を示す図である。
ック可能化およびリセット信号の発生を示す図である。
【図２０】構成可能論理ブロック内でのクロック、クロ
ック可能化およびリセット信号の発生を示す図である。
ック可能化およびリセット信号の発生を示す図である。
【図２１】構成可能論理ブロック内での出力マクロセル
を示す図である。
を示す図である。
【図２２】構成可能論理ブロック内での出力マクロセル
を示す図である。
を示す図である。
【図２３】構成可能論理ブロック内での出力マクロセル
を示す図である。
を示す図である。
【図２４】構成可能論理ブロック内での出力マクロセル
を示す図である。
を示す図である。
【図２５】構成可能論理ブロック内での使用のための代
替の出力マクロセル設計を示す図である。
替の出力マクロセル設計を示す図である。
【図２６】入力Ｃ１ないしＣ４およびＤ１ないしＤ４へ
の接続と同様に、相互接続構造における隣接のバスへの
構成可能論理ブロックの出力Ｙ１ないしＹ４のプログラ
ム可能相互接続点を介する接続を説明する図である。
の接続と同様に、相互接続構造における隣接のバスへの
構成可能論理ブロックの出力Ｙ１ないしＹ４のプログラ
ム可能相互接続点を介する接続を説明する図である。
【図２７】ＣＬＢ上の様々な他の入力への固定された接
続と同様に、構成可能論理ブロックの入力Ａ１ないしＡ
４およびＢ１ないしＢ４への隣接バス内の長い線からの
プログラム可能接続を示す図である。
続と同様に、構成可能論理ブロックの入力Ａ１ないしＡ
４およびＢ１ないしＢ４への隣接バス内の長い線からの
プログラム可能接続を示す図である。
【図２８】この発明に従う隣接バス内のコミットされな
い長い線への出力Ｙ１ないしＹ４のプログラム可能接続
を示す図である。
い長い線への出力Ｙ１ないしＹ４のプログラム可能接続
を示す図である。
５００ 構成可能論理ブロック ５０１ 組合せ機能および制御発生器 ５０２−１ バス ５０４−１ バス ５０５−１ 出力バス ５０３−１ 構成可能出力ポート ５０３−４ 構成可能出力ポート ＣＬc,r 構成可能論理手段 Ｈr 水平バス Ｈr+1 水平バス Ｖc 垂直バス Ｖc+1 垂直バス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・ジェイムズ・ライト アメリカ合衆国、80302 コロラド州、ボ ールダー、フォルサム・ストリート、3160
Claims (12)
- 【請求項１】 構成可能論理アレイであって、 ユーザ規定データ処理機能を特定するプログラムデータ
をストアするための構成記憶手段と、 Ｃ列およびＲ行からなるアレイ内に配列され、そこでは
範囲１ないしＣにおいてｃが列を指定し、かつ範囲１な
いしＲにおいてｒが行を指定し、構成可能論理手段ＣＬ
c,r の各々が複数個の入力および出力を有し、かつ構成
記憶手段に結合されて、それぞれの複数個の入力に供給
されたセル入力信号に応答し、かつ構成記憶手段におけ
るプログラムデータに応答して、それぞれの複数個の出
力でセル出力信号を発生するための複数個の構成可能論
理手段ＣＬc,r と、 各々が入力／出力パッドに結合されかつ入力および出力
を有し、それぞれの入力／出力パッドならびにそれぞれ
の入力および出力の間にインタフェースを提供するため
の複数個の入力／出力手段と、 複数個の構成可能論理手段、複数個の入力／出力手段お
よび構成記憶手段に結合されて、構成記憶手段における
プログラムデータに応答して構成可能論理手段の入力お
よび出力および入力／出力手段を論理ネットワークに接
続するための構成可能相互接続手段とを含み、構成可能
相互接続手段は一組の水平バスＨi を含み、それは構成
可能論理手段の行の間でアレイを横切って延在し、かつ
一組の垂直バスＶj を含み、それは構成可能論理手段の
列の間でアレイを横切って延在するものであって、 構成可能論理手段のサブセットにおける構成可能論理手
段ＣＬc,r の各々が、 水平バスＨr およびＨr+1 、および垂直バスＶc およ
びＶc+1 に接続された相互接続入力を有し、相互接続入
力からの構成記憶手段におけるプログラムデータに応答
して、選択された入力信号を供給するための入力手段
と、 入力手段に接続されて、構成記憶手段における入力信号
およびプログラムデータに応答して論理信号を発生する
ための論理手段と、 論理手段に接続されかつ水平バスＨr およびＨr+1 に、
かつ垂直バスＶc およびＶc+1 に接続された相互接続出
力を有し、構成記憶手段におけるプログラムデータに応
答して、論理信号から選択された出力信号を相互接続出
力に供給するための出力手段とを含む、構成可能論理ア
レイ。 - 【請求項２】 構成可能論理手段のサブセットの各々の
メンバにおける出力手段は、水平バスＨr に接続された
相互接続出力を有する第１の出力マクロセルと、垂直バ
スＶc+1 に接続された相互接続出力を有する第２の出力
マクロセルと、水平バスＨr+1 に接続された相互接続出
力を有する第３の出力マクロセルと、垂直バスＶc に接
続された相互接続出力を有する第４の出力マクロセルと
を含む、請求項１に記載の構成可能論理アレイ。 - 【請求項３】 構成可能論理手段のサブセットの各々の
メンバにおける論理手段は、 ４つの入力信号までの関数として論理信号を発生するた
めの第１のレベル手段と、 ５つの入力信号の関数として論理信号を発生するための
第２のレベル手段と、さらに、 ６つの入力信号の関数として論理信号を発生するための
第３のレベル手段とを含み、かつ出力手段が、 水平バスＨr およびＨr+1 、かつ垂直バスＶc およびＶ
c+1 に接続された相互接続出力の各々に対して独立して
独立した信号の組から出力信号を選択するための手段と
を含み、独立した組の各々は第１のレベル手段、第２の
レベル手段および第３のレベル手段によって発生される
論理信号を含む、請求項１に記載の構成可能論理アレ
イ。 - 【請求項４】 第１のレベル手段は、３つの入力信号の
関数として論理信号を発生するための手段をさらに含
む、請求項３に記載の構成可能論理アレイ。 - 【請求項５】 構成可能論理手段のサブセットにおける
論理手段は、 複数個の中間論理信号を発生するための手段を含み、複
数個における各中間論理信号は入力信号のそれぞれの独
立したサブセットの関数であり、さらに、 複数個の中間論理信号を受けて、複数個の中間論理信号
の関数として広ゲート論理信号を発生するための手段を
含み、かつ出力手段が、 水平バスＨr およびＨr+1 に、かつ独立した論理信号の
組からの垂直バスＶcおよびＶc+1 に接続された相互接
続出力の各々に対して独立して出力信号を選択するため
の手段を含み、独立した組の各々は論理手段および広ゲ
ート論理信号によって発生される論理信号を含む、請求
項１に記載の構成可能論理アレイ。 - 【請求項６】 構成可能論理手段のサブセットの各々の
メンバにおける出力手段は、 論理手段に接続されかつ構成可能相互接続手段からの少
なくとも１つの信号を受けて、水平バスＨr およびＨ
r+1 に、かつ垂直バスＶc およびＶc+1 に接続された相
互接続出力の各々に対して独立した信号の組から独立し
て出力信号を選択するための手段を含み、独立した組の
各々は論理手段によって発生される論理信号および構成
可能相互接続手段からの少なくとも１つの信号を含む、
請求項１に記載の構成可能論理アレイ。 - 【請求項７】 第１、第２、第３および第４の出力マク
ロセルの各々は、 論理信号および出力を受けるために接続された複数個の
入力を有して、その出力としてその複数個の入力の１つ
を選択するための第１の選択手段と、 第１の選択手段の出力に接続された入力を有しかつ出力
を有して、その出力への供給のためにその入力に供給さ
れた信号をストアするための手段と、 論理信号を受けるために接続された入力を有し、ストア
するための手段の出力に接続された入力を有し、かつ出
力を有して、その出力への供給のためにその入力の１つ
で信号を選択するための第２の選択手段と、 第２の選択手段の出力に接続された入力およびそれぞれ
の相互接続出力に接続された出力を有して、相互接続出
力へのその入力上で信号を駆動するためのバッファ手段
とを含む、請求項２に記載の構成可能論理アレイ。 - 【請求項８】 第２の選択手段は、 ストアするための手段の出力に接続された入力および第
１の選択手段の入力に接続された入力を有し、かつ出力
を有する第１のマルチプレクサと、 第１のマルチプレクサの出力に接続された入力および論
理信号を受けるために接続された入力を有し、かつバッ
ファ手段の入力に接続された出力を有する第２のマルチ
プレクサとを含む、請求項７に記載の構成可能論理アレ
イ。 - 【請求項９】 構成可能相互接続手段における水平バス
Ｈr およびＨr+1 、ならびに垂直バスＶc およびＶc+1
の各々は、アレイを横切って延在するそれぞれの複数個
の長い線を含み、かつ、 構成可能論理手段のサブセットの各々のメンバにおける
入力手段は、水平バスＨr およびＨr+1 上で、かつ垂直
バスＶc およびＶc+1 上でそれぞれの複数個の長い線に
おける長い線の各々に接続された相互接続入力を含み、 構成可能論理手段のサブセットの各々のメンバにおける
出力手段は、水平バスＨr およびＨr+1 上で、かつ垂直
バスＶc およびＶc+1 上でそれぞれの複数個の長い線に
おける長い線の各々に接続された相互接続出力を含む、
請求項１に記載の構成可能論理アレイ。 - 【請求項１０】 構成可能相互接続手段における水平バ
スＨr およびＨr+1、ならびに垂直バスＶc およびＶ
c+1 の各々は、アレイを横切って延在するそれぞれの複
数個のコミットされない長い線を含み、 構成可能論理手段のサブセットの各々のメンバにおける
出力手段は、水平バスＨr およびＨr+1 上で、かつ垂直
バスＶc およびＶc+1 上でそれぞれの複数個のコミット
されない長い線におけるコミットされない長い線の各々
に接続された相互接続出力を含む、請求項１に記載の構
成可能論理アレイ。 - 【請求項１１】 構成可能論理手段のサブセットの各々
のメンバにおける論理手段が、 入力手段からの入力信号の第１のサブセットを受けるた
めに接続されて、第１のサブセットおよび構成記憶手段
におけるプログラムデータに応答して論理信号を発生す
るための第１の手段と、 入力手段からの入力信号の第２のサブセットを受けるた
めに接続されて、第２のサブセットおよび構成記憶手段
におけるプログラムデータに応答して論理信号を発生す
るための第２の手段と、 入力手段からの入力信号の第３のサブセットを受けるた
めに接続されて、第３のサブセットおよび構成記憶手段
におけるプログラムデータに応答して論理信号を発生す
るための第３の手段と、 入力手段からの入力信号の第４のサブセットを受けるた
めに接続されて、第４のサブセットおよび構成記憶手段
におけるプログラムデータに応答して論理信号を発生す
るための第４の手段と、 第１、第２、第３および第４の手段において発生される
論理信号を受けるために接続されて、第１、第２、第３
および第４の手段において発生される論理信号、入力信
号の第５のサブセットおよび構成記憶手段におけるプロ
グラムデータに応答して、論理信号を発生するための手
段とを含み、かつ、 構成可能論理手段のサブセットの各々のメンバにおける
入力手段は、 相互接続入力の第１のサブセットに接続されて、構成記
憶手段におけるプログラムデータに応答して相互接続入
力の少なくとも第１のサブセットから選択された入力信
号の第１のサブセットを供給するための第１の選択手段
と、 相互接続入力の第２のサブセットに接続されて、構成記
憶手段におけるプログラムデータに応答して相互接続入
力の少なくとも第２のサブセットから選択された入力信
号の第２のサブセットを供給するための第２の選択手段
と、 相互接続入力の第３のサブセットに接続されて、構成記
憶手段におけるプログラムデータに応答して相互接続入
力の少なくとも第３のサブセットから選択された入力信
号の第３のサブセットを供給するための第３の選択手段
と、 相互接続入力の第４のサブセットに接続されて、構成記
憶手段におけるプログラムデータに応答して相互接続入
力の少なくとも第４のサブセットから選択された入力信
号の第４のサブセットを供給するための第４の選択手段
とを含む、請求項１に記載の構成可能論理アレイ。 - 【請求項１２】 サブセットの各々のメンバにおける論
理手段が、 第１、第２、第３および第４の手段において発生される
論理信号を受けるために接続されて、第１、第２、第３
および第４の手段において発生される論理信号および構
成記憶手段におけるプログラムデータに応答して論理信
号を発生するための手段をさらに含む、請求項１１に記
載の構成可能論理アレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/514,297 US5231588A (en) | 1989-08-15 | 1990-04-25 | Programmable gate array with logic cells having symmetrical input/output structures |
| US514297 | 1990-04-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112444A true JPH06112444A (ja) | 1994-04-22 |
Family
ID=24046601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3094521A Withdrawn JPH06112444A (ja) | 1990-04-25 | 1991-04-25 | 構成可能論理アレイ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5231588A (ja) |
| EP (1) | EP0454352B1 (ja) |
| JP (1) | JPH06112444A (ja) |
| AT (1) | ATE150600T1 (ja) |
| DE (1) | DE69125201T2 (ja) |
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