JPH09509797A - プログラマブル論理デバイスに於ける特定用途向けモジュール - Google Patents

Abstract

(57)【要約】 複数の汎用論理ブロック（２０３ａ〜２０３ｌ）と１または複数の特定用途向けブロック（２０３ｂ）を含むプログラマブル論理デバイス（２００）を提供する構造及び方法。このような特定用途向けブロックは、例えばレジスタファイルやメモリアレイ（４２０）として、特有の機能を果たす。一実施例では、特定用途向けブロックは、１または複数のシングルポートメモリアレイ、先入れ先出し（ＦＩＦＯ）メモリ、またはデュアルポートメモリアレイのいずれかとなるようにプログラム可能である。別の実施例では、特定用途向けブロックは、レジスタファイル、複数のカウンタ、複数のタイマ、またはシフトレジスタとなるように構成することができる。特定用途向けブロックは、その入力及び出力信号をマルチプレクスするためのプログラマブル論理アレイと共に使用することができる。汎用論理ブロックと特定用途向けブロックとの間を結ぶ、グローバルルーティングリソースを用いた相互接続がプログラマブル論理デバイス内に組み込まれており、組み込まれていない場合に汎用論理ブロックだけを用いたのでは実現困難な機能を果たす。

Description

【発明の詳細な説明】 プログラマブル論理デバイスに於ける特定用途向けモジュール発明の背景 １．発明の属する技術分野 本発明は、プログラマブル論理デバイス（programmable logic device）の設 計に関する。特に、特定用途向けモジュール（application-specific module） を含むプログラマブル論理デバイスの設計に関する。 ２．関連技術の説明 高密度のプログラマブル論理アレイの２つの例として、オレゴン州ヒルズボロ のLattice Scmiconductor Corporationから提供されているプログラマブル大規 模集積（programmable Large Scale Integration：ｐＬＳＩ）デバイス及びイン −システムプログラマブル大規模集積（in-system programmable Large Scale I ntegration：ｉｓｐＬＳＩ）デバイスがある。ｉｓｐＬＳＩデバイスは、その使 用に於いて回路板から取り外すことなく再プログラム可能である。イン−システ ムプログラム技術については、１９８９年８月８日にTurnerらに付与された“In -system Programmable Logic Device with Four Dedicated Terminals”という タイトルの米国特許第４，８５５，９５４号明細書、１９８８年８月２日にTurn erらに付与された“Programmable Logic Device”というタイトルの米国特許第 ４，７６１，７６８号明細書、及び１９９０年１月２３日にTurnerらに付与され た“Programmable Logic Device Configurable I/O Cell”というタイトルの米 国特許第４，８９６，２９６号明細書で議論されている。これらの米国特許明細 書中で議論されているイン−システムプログラム技術は本出願に引証として加え られる。プログラマブル論理デバイスは、揮発性メモリ技術と不揮発性メモリ技 術（例えば電気的消去可能プログラマブル読出し専用メモリ、即ち、Ｅ²ＰＲＯ Ｍ）のどち らでも実現することができる。 第１図は、従来技術のデバイス１００を示すブロック図である。デバイス１０ ０は、ｐＬＳＩデバイスまたはｉｓｐＬＳＩデバイスの何れとすることもできる 。第１図に示されているように、デバイス１００は、２４個の汎用論理ブロック （generic logic block：ＧＬＢ）Ａ０〜Ａ７、Ｂ０〜Ｂ７、Ｃ０〜Ｃ７、及び Ｄ０〜Ｄ７を含む。各ＧＬＢは複数の入力端子、論理関数を実現するための論理 アレイ、及び複数の出力端子を含む。ＧＬＢの入力端子の信号は、ルーティング プール（routing pool）１０１から送られてくるか、または入力／出力（Ｉ／Ｏ ）ピンから直接送られてくる。Ｉ／Ｏピンは、第１図に於いて、デバイスの周縁 部に示されている（例えばＩ／Ｏピン１０２ａ）。ＧＬＢの出力端子の信号は、 出力ルーティングプール１０３とルーティングプール１０１のどちらにも送られ るように経路を定めることができる。出力ルーティングプール１０３は、ＧＬＢ のグループとＩ／Ｏピンのグループとの間で信号のルーティングをする。ｐＬＳ Ｉデバイス１００の各Ｉ／Ｏピンは、入力／出力セル（“Ｉ／Ｏセル”）に対応 付けられている。Ｉ／Ｏセルは、Ｉ／Ｏピンを、入力ピン、出力ピンまたは双方 向ピンの何れかとするようにプログラム可能である。 ルーティングプール１０１は、ＧＬＢ間の相互接続をするための相互接続リソ ース（interconnection resource）である。ルーティングプール１０１は、ＧＬ Ｂの出力端子とＩ／Ｏピンの両方から入力信号を受け取り、受け取った信号をＧ ＬＢの入力端子へ供給する。ルーティングプール１０１は、ｐＬＳＩデバイス１ ００内の任意のＧＬＢ対の間を接続する働きをする。 第１図には、４つのＧＬＢグループＡ０〜Ａ７、Ｂ０〜Ｂ７、Ｃ０〜Ｃ７、及 びＤ０〜Ｄ７が図示されている。各ＧＬＢグループは、その出 力ルーティングプール、関連するＩ／Ｏセル、及び関連するＩ／Ｏピンと共に“ マクロブロック”と呼ばれる構造を形成する。従来技術では、各Ｉ／Ｏセルにて 受信された信号は、ルーティングプール１０１の一入力端子へと送られる。また 、グローバルルーティングプール（global routing pool）に送られる更に２つ の信号を受信するため、更に２つの入力ピンがメガブロック毎に設けられている 。 従来技術では、プログラマブル論理デバイス上の全ての論理関数は、ＧＬＢに よって具現される。ＧＬＢは非常にフレキシブルであるが、メモリ素子（例えば 、レジスタやランダムアクセスメモリ）は、プログラマブル論理デバイス内で容 易に構成することはできない。また、多くの頻繁に現れる論理回路は、ＧＬＢで も構成可能であるが、カスタム回路で形成するとより効率的であり、それによっ てシリコン面積の効率及びスピードを改善することができる。発明の要約 本発明によると、複数のプログラマブル論理ブロックと、１または複数の特定 用途向け論理ブロックとを有するプログラマブル論理デバイスが提供される。こ のようなプログラマブル論理デバイスでは、プログラマブル論理ブロックは、通 常、所定の数の論理ゲートと、入力／出力ピンに接続された所定の数の入力及び 出力端子を含んでおり、それらはコンフィギュレーション回路（configuration circuit）によって構成され、論理関数を実現する。本発明によると、予め定め られた論理関数を実行するための特定用途向け回路がプログラマブル論理デバイ ス内に設けられる。特定用途向け回路は、プログラマブル論理デバイスの入力及 び出力ピンに接続された所定の数の入力及び出力端子を具備し得る。更に、プロ グラマブル論理デバイスには、プログラマブル論理ブロックと特定用途向け回路 とをプログラム可能に相互接続するプログラマブル相互接 続リソースが設けられる。イン−システムプログラム機能は、プログラマブル論 理アレイ内に持たせることができる。更に、本発明は、揮発性または不揮発性メ モリ技術のどちらを用いても実現することができる。 一実施例では、プログラマブル相亙接続リソースは、相互接続ラインのスイッ チマトリクスを含む。この実施例では、プログラマブルインタフェース相互接続 ブロックが、特定用途向け回路とプログラマブル相互接続リソースとの間に設け られる。プログラマブルインタフェース相互接続ブロックは、特定用途向け回路 の入力及び出力端子の各々を、スイッチマトリクスの１または複数の相互接続ラ インに割り当てる。更に特定用途向け回路は、スイッチマトリクスから受け取っ た入力信号をプログラム可能に選択するゲートアレイを含む。 本発明の一側面によると、特定用途向け回路はコンフィギュレーション回路を 含む。コンフィギュレーション回路は、特定用途向け回路が、多くの構成の中の 一つに構成されるように設けられる。一実施例では、特定用途向け回路は、ワー ドサイズと全アレイサイズの両方について構成変更可能なデュアルポートメモリ アレイを含む。この実施例では、メモリアレイは、更に１または複数のメモリア レイにプログラム可能に分割することができる。この実施例では、制御回路は、 デュアルポートメモリアレイのメモリワードが先入れ先出し式にアクセスされる ように働く。この制御回路は、メモリアレイへのアクセスに用いられるアドレス を生成するための読出し及び書込みカウンタを含む。ステータス信号論理回路に よって、前記メモリアレイ内の有効なデータの量が定性的に示される。 別の実施例では、特定用途向け回路は、プログラム可能なサイズの複数のレジ スタを含む。これらのレジスタは、パラレルまたはシリアル入力データ信号、パ ラレルまたはシリアル入力データ信号、または他のバ リエーションの入力及び出力データ信号を有するように独立して構成することが できる。別の方法として、この実施例の特定用途向け回路は、（ｉ）プログラム 可能なサイズのシフトレジスタ、１または複数のカウンタ、或いは１または複数 のタイマを具現するように構成することもできる。 詳細な説明と添付の図面から、本発明をよりよく理解することができるだろう 。図面の簡単な説明 第１図は、論理回路を構成するための複数の汎用論理ブロック（ＧＬＢ）を有 する従来技術のプログラマブル論理デバイスを示す。 第２ａ図は、本発明に基づきプログラマブル論理デバイス２００が特定用途向 けモジュール２０９ａ及び２０９ｂを具備する、本発明の実施例を示す。 第３図は、ローカルルーティングプール（local routing pool：ＬＲＰ）２０ ２ａ及び２０２ｂを相互に接続するグローバルルーティングプール（global rou ting pool：ＧＲＰ）２０１を示す。 第４ａ図は、第２ａ図のＡＳＢ２０９ａを実現するのに適したＡＳＢ４００の ブロック図である。 第４ｂ図は、第４ａ図のメモリ回路４２０のブロック図である。 第４ｃ図は、ＡＳＢ４００がＳＲＡＭ構造またはＦＩＦＯメモリ構造のいずれ の場合にも、ＬＲＰからＡＳＢ４００へと信号をルーティングする相互接続ライ ンの２つのグループＡ０及びＡ１を提供するＡＮＤアレイ４７０及び４７１を示 す。 第４ｄ図は、ＡＳＢ４００の出力信号をＬＲＰへとルーティングするインタフ ェース相互接続ブロック（interface interconnection block：ＩＩＢ）４９０ を示す。 第５ａ図は、第２ａ図のＡＳＢ２０９ｂを実現するのに適したＡＳＢ５００の ブロック図である。 第５ｂ（ｉ）図〜第５ｂ（ｖｉ）図は、ＡＳＢ５００が取り得る様々な構成を 示す。 第５ｃ図は、ＬＲＰからＡＳＢ５００へと信号をルーティングする相互接続ラ インの２つのグループＡ０及びＡ１を提供するＡＮＤアレイ５７０及び５７１を 示す。 第５ｄ図は、ＡＳＢ５００の出力信号をＬＲＰへとルーティングするインタフ ェース相互接続ブロック（ＩＩＢ）を示す。 第６ａ図は、ＡＳＢ５００のレジスタバンク０、２、４、及び６の一つを実現 するのに適した回路６００を示す。 第６ｂ図は、ＡＳＢ５００のレジスタバンク１、３、５、及び７の一つを実現 するのに適した回路６５０を示す。好適実施例の詳細な説明 第２ａ図は、本発明の一実施例に於ける、プログラマブル論理デバイス２００ のブロック図である。プログラマブル論理デバイス２００は、６個の“メガブロ ック”２０３ａ〜２０３１を含み、２つの特定用途向けモジュール（“ＡＳＢ” ）２０３ａ及び２０３ｂを含んでいる。各メガブロックは４つの汎用論理ブロッ ク（“ＧＬＢ”）と、一つの出力ルーティングプールと、１６個のＩ／Ｏセルを 含んでいる。更に、プログラマブル論理デバイス２００は、クロック分配構造２ ０６（図示せず）と、２つのローカルルーティングプール（“ＬＲＰ”）と、一 つのグローバルルーティングプール（“ＧＲＰ”）２０１を含んでいる。ＬＲＰ ２０２ａはメガブロック２０３ａ〜２０３ｃ及び相互接続ブロック（“ＩＩＢ” ）２０８間を接続し、ＬＲＰ２０２ｂはメガブロック２０３ｄ〜２０３ｆ及びＩ ＩＢ２０８間を接続する。ＧＲＰ２０１はＬＲＰ２０ ２ａと２０２ｂの間を接続する。この階層的ルーティング法（即ち、ローカル及 びグローバルルーティングプールの使用）については、１９９３年９月１日にTs uiらにより出願され、本出願の譲受人でもあるLattice Semiconductor Corporat ionに譲渡された“Structure and Method for Implementing Hierachical Routi ng Pools in a Programmable Logic Device”というタイトルの同時係属米国特 許出願第０８／１１５，７２３号明細書に詳細に議論されている。この同時継続 特許出願第０８／１１５，７２３号の開示内容は本出願に引証として加えられる 。 クロック信号分配ネットワーク２０６は５つの外部クロック信号を５つの専用 クロックピン上に受信する。クロック分配ネットワーク２０６へのクロック入力 信号として更なる信号を生成するようにＧＬＢを構成することもできる。５つの クロック信号（例えばＧＬＢまたはＡＳＢのような論理ブロック内で生成された ３つのクロック信号と、Ｉ／Ｏセルから受信された２つのクロック信号）は、ク ロック分配ネットワーク２０６からプログラマブル論理デバイス２００の任意の ＧＬＢ、ＡＳＢまたはＩ／Ｏセルへ送ることができる。 第２ｂ図は、プログラマブル論理デバイス２００内のＧＬＢの典型的な構造２ ５０を示す。第２ｂ図に示されているように、各ＧＬＢは、２４個の入力端子（ まとめて符号２５７が付されている）、８個の出力端子０１〜０７、及びＡＮＤ アレイ２５６を有している。入力端子２５７は、ＧＬＢ２５０をサポートするＬ ＲＰ（即ち、ＬＲＰ２０２ａ）からＡＮＤアレイ２５６への信号を担う。ＡＮＤ アレイ２５６は、（ａ）ＬＲＰ２０２ａにサポートされるＧＬＢの出力信号、（ ｂ）ＬＲＰ２０２ａにサポートされるＧＬＢを含むメガブロック内のＩ／Ｏセル からの出力信号、及び（ｃ）ＧＲＰ２０１を介して受信される出力信号を受信す る。ＧＲＰ２０１を介して受信される信号には、ＬＲＰ２０２ｂにサポ ートされるＧＬＢの出力信号、及びＬＲＰ２０２ｂにサポートされるＧＬＢを含 むメガブロック内のＩ／Ｏセルからの出力信号が含まれる。また、ＡＮＤアレイ ２５６はＧＬＢ２５０の積項共有アレイ（product-term sharing array：ＰＴＳ Ａ）２５１ａ及び２５１ｂからの４つの内部“高速フィードバック”信号も受信 する。 ＡＮＤアレイ２５６は、２０個の積項からなる２つのグループを生成する。論 理的真及び補数形式の両方で供給される各積項信号は、ＡＮＤアレイ２５６に受 信される入力信号を任意の数含む論理積である。第２ｂ図に於いて、２０個の積 項信号からなる第１のグループはＰＴＳＡ２５１ａに受信され、２０個の積項信 号からなる第２のグループはＰＴＳＡ２５１ｂに受信される。積項共有アレイ２ ５１ａ及び２５１ｂのような積項共有アレイについては、１９９１年５月６日に 出願され、１９９２年７月１４日にJ.Shenらに付与され、Lattice Semiconducto r Corporationに譲渡された“Programmable Logic Device Providing Product T erm Sharing and Steering to the Outputs of the Programmable Logic Device ”というタイトルの米国特許第５，１３０，５７４号明細書に詳細に説明されて いる。この米国特許第５，１３０，５７４号明細書は本出願に引証として加えら れる。 出力段２５２ａは、ＰＴＳＡ２５１ａの組合せ出力信号または一時的に保持さ れた出力信号のいずれかを生成するべく様々なプログラマブル論理関数機能を提 供する出力論理マクロセルを含んでいる。出力段２５２ａに於いて使用されるこ のタイプの論理マクロセルは、１９９１年５月６日に出願され１９９３年３月２ 日にJ.Shenらに付与された“Output Logic Macrocell with Enhanced Functiona l Capabilities”というタイトルの米国特許第５，１９１，２４３号明細書で詳 細に議論されている。米国特許第５，１９１，２４３号明細書は引証として本出 願に加え られる。 マルチプレクサ２５３ａ〜２５３ｄの出力信号は、出力信号００〜０３として 出力される。出力信号００〜０３は、ＬＲＰ２０２ａに送り戻されるか、或いは ＧＬＢ２５０のメガセルの出力ルーティングプールを介して関連するＩ／Ｏセル へ送ることもできる。 第２ｃ図は、プログラマブル論理デバイス２００（第２ａ図）のメガブロック ２０３ｄに関連する出力ルーティングプール２０４ｄを示す。第２ｃ図に示され ているように、メガブロック２０３ｄのＧＬＢＡ０〜Ａ３はスイッチマトリクス ２７０に接続されている。スイッチマトリクス２７０は、ＧＬＢＡ０〜Ａ３から ３２個の出力信号を受信し、１６個の出力信号をＩ／Ｏピン２０５ｄ−０〜２０ ５ｄ−１５に出力する。ＧＬＢＡ０〜Ａ３の３２個の出力信号の各々は、４つの Ｉ／Ｏセルにルーティングされる。これらのＩ／Ｏセルは各々、入力ピン、出力 ピン、或いは双方向ピンとして独立に構成することができる。入力ピンとして構 成された場合、受信された入力信号はバス２７１を介してＬＲＰ２０２ｂへと送 られる。 より高速の接続を得るため、各ＧＬＢに於いて、４つの出力端子にＩ／Ｏセル へのプログラマブルバイパス信号経路が各々設けられる。これらのバイパス接続 を第２ｄ図に示す。 ＬＲＰ２０２ａ及びＬＲＰ２０２ｂは、ＩＩＢ２０８及びメガブロック２０３ ａ〜２０３ｆをサポートする相互接続リソースである。ＩＩＢ２０８は、ＡＳＢ ２０９ａ及び２０９ｂの出力信号を第２ａ図に示すようにＬＲＰ２０２ａへとル ーティングするルーティングリソース（routing risource）である。ＡＳＢ２０ ９ａ及び２０９ｂへの入力信号は、ＬＲＰ２０２ａから直接ＡＳＢ２０９ａ及び ２０９ｂへとルーティングすることができる。第３図は、ＬＲＰ２０２ａ、ＬＲ Ｐ２０２ｂ、及び ＧＲＰ２０１を具現する構造３００のブロック図である。第３図に示されている ように、各ＬＲＰは、（ｉ）そのＬＲＰがサポートするＧＬＢに関連するＩ／Ｏ セルから入力信号を受信する９６個の入力端子（まとめて参照符号３０２ａまた は３０２ｂで示す）と、（ｉｉ）そのＬＲＰがサポートするＧＬＢ及びＡＳＢか らの８個の出力信号から入力信号を受信する１９２個の入力端子（まとめて参照 符号３０１ａまたは３０１ｂで示す）と、（ｉｉｉ）他方のＬＲＰからの信号を ＧＲＰ２０１から受信するための９６個の入力端子（まとめて参照符号３０３ａ または３０３ｂで示す）と、（ｉｖ）そのＬＲＰが受信した２８８個の入力信号 の各々をそのＬＲＰがサポートするＧＬＢ及びＡＳＢの９６個の入力端子へとル ーティングするための１９２個の出力端子（まとめて参照符号３０５ａまたは３ ０５ｂで示す）とを有する。ＬＲＰ２０２ａ及び２０２ｂは各々、Kapil Shanka rにより１９９１年５月６日に出願され、１９９３年４月２６日に特許され、本 出願の譲受人でもあるLattice Semiconductor Corporationに譲渡された米国特 許第５，２０４，５５６号（タイトル“Programmable Interconnect Structure for Logic Blocks”）明細書で議論されている相互接続構造に基づいて実現する ことができる。米国特許第５，２０４，５５６号明細書は本出願に引証として加 えられる。ＬＲＰ２０２ａは、ＧＲＰ２０１を通じてＬＲＰ２０２ｂへと信号を ルーティングするための９６個の出力端子を備えている。同様に、ＬＲＰ２０２ ｂは、ＧＲＰ２０１を通じてＬＲＰ２０２ａへと信号をルーティングするための ９６個の出力端子を備えている。 ＧＲＰ２０１はＬＲＰ２０２ａと２０２ｂを相互接続する。性能を向上するた め、相互接続３０５ａ及び３０５ｂにはバッファが設けられている（それぞれ、 まとめて参照符号３０４Ａ及び３０４Ｂで示す）。ＬＲＰ２０２ａと２０２ｂを 相互接続するのにＧＲＰ２０１を用いること により、ＬＲＰ２０２ｂによってサポートされるＡＳＢとＧＬＢとの間の接続及 びＬＲＰ２０２ｂによってサポートされるＡＳＢとＧＬＢとの間の接続は維持さ れ、ＬＲＰ２０２ａ及び２０２ｂに受信される信号の総数の一部のみがルーティ ングされる。その結果、シリコン面積の大幅な削減が達成される。構造３００は 、同じＬＲＰによってサポートされるＧＬＢ内で相互接続された論理回路を優先 的に実現することにより最適に使用することができ、それによってＧＲＰ２０１ を介したＬＲＰ間の伝送を必要とする信号の数が低減される。このような条件の 下で、ＧＬＢ間の信号またはＧＬＢとＡＳＢとの間の信号は、ＬＲＰを介して伝 送される。この相互接続回路は、単一ルーティングプールシステムに於ける代替 手段よりも小さい。このようにして、プログラマブル論理デバイス内のＧＬＢの 増加にも関わらず、相互接続回路を通じた伝送に於ける信号の遅れは概ね小さく 保たれる。ＬＲＰに於ける負荷が小さくなっている（サポートするＧＬＢの数が 少なくなっている）ため、交流スイッチング電流も概ね小さく保たれる。ＬＲＰ ２０２ａ及びＬＲＰ２０２ｂ、及びＧＲＰ２０１は各々、この構造に於ける標準 回路であり、各ＬＲＰ内またはＧＲＰ２０１を介する信号の遅れは予測可能であ り、一貫している。 本実施例ではＡＳＢ２０９ａ及び２０９ｂは、それぞれメモリモジュール及び レジスタモジュールである。この実施例ではＡＳＢ２０９ａは、（ｉ）単一のシ ングルポートスタティックランダムアクセスメモリ（ＳＲＡＭ）、（ｉｉ）２つ のシングルポートＳＲＡＭ、（ｉｉｉ）デュアルポートＳＲＡＭ、及び（ｉｖ） 先入れ先出し（ＦＩＦＯ）メモリの中の一つとすることができる。第４ａ図は、 第２ａ図のメモリモジュールＡＳＢ２０９ａを実現するのに適したＡＳＢ４００ のブロック図である。ＡＳＢ４００はメモリ回路４２０を有している。メモリ回 路４２０は、 ２つのポート“Ａ”及び“Ｂ”からアクセスすることができる。この実施例では 、ＡＳＢ４００のメモリアレイは、５１２×９メモリアレイまたは２５６×１８ メモリアレイのどちらかとして編成することができる。 ＡＳＢ４００のポートＡ及びＢは各々、１８個のデータＩ／Ｏ信号、８個のア ドレス信号、一つのビジー信号、一つのチップ選択信号、及び２つの読出し／書 込み制御信号を含む。アドレス信号はＡＳＢ４００がＳＲＡＭとして構成された とき主として用いられる。ＦＩＦＯメモリとして構成された場合、“フル”、“ 概ねフル”、“空”及び“概ね空”の４つのステータス信号がＡＳＢ４００によ って生成される。ＦＩＦＯメモリとして構成された場合、ＡＳＢ４００はリセッ ト信号も受信する。 ポートＡはプログラマブルデバイスのＩ／Ｏピンからアクセスすることができ る。第４ａ図に示されているように、Ｉ／Ｏセル０〜１７は、プログラマブル論 理デバイスの１８個の対応するピンを通じてアクセスすることのできる１８ビッ トデータバスを形成している。ＧＬＢで生成されるか或いはグローバル出力イネ ーブル信号として受信される出力イネーブル信号は、ＬＲＰから信号を受信する 相互接続ラインの２つのグループＡ０及びＡ１の一方からＩ／Ｏセルへと供給さ れる（Ａ０及びＡ１は、以下に述べるようにＬＲＰの信号線をＡＳＢ４００内へ とルーティングするのに用いられる２つのＡＮＤアレイ４７０及び４７１の出力 ラインである）。プログラマブル論理デバイス２００用の出力イネーブル信号に ついては、Ju Shenらによって１９９３年９月１日に出願され、Lattice Semicon ductor Corporationに譲渡された同時係属特許出願第０８／１１５，４７５号（ タイトル“Output Enable Structure and Method for a Programmable Logic De vice”）明細書に記載されている。この同時継続特許出願は本出願に引証として 加えられる。Ｉ／Ｏセル０に対して選択され用いられる出力イネーブル信号は、 Ｉ／Ｏセル０によっ てＩ／Ｏセル１〜１７の各々に供給される。 ＡＳＢ４００のポートＡに於いて、Ｉ／Ｏセル０〜１７に於いて受信された入 力信号は、データ入力信号として、バス４１２ａによりメモリ回路４２０へ伝え られる。メモリ回路４２０から出力されるデータ出力信号は、バス４１０ａによ ってＩ／Ｏセル０〜１７へと送られる。ＡＳＢ４００は、９ビットのデータパス （data path）または１８ビットのデータパスのどちらかを有するように構成す ることができる。９ビットデータパスが望まれる場合、Ｉ／Ｏセル９〜１７は他 の入力／出力の目的に用いることができる。ポートＡを通じてアクセスしようと するメモリセルが、ポートＢでペンディングとなっているメモリアクセスによっ て同時にアクセスされるとき、ＡＳＢ４００によって生成されるビジー信号は、 ポートＡが“ビジー”であることを示す。このビジー信号は、リード４０４ａを 介してＩ／Ｏセル１８へ送られる。ＡＳＢ４００がＳＲＡＭとして使用されるよ うに構成される場合、Ｉ／Ｏセル１９〜２６はメモリアドレスを受信するための ８ビットバスを形成する。メモリアドレスはバス４１１ａを介してメモリ回路４ ２０へと送られる。ＡＳＢ４００がＦＩＦＯメモリとして使用されるように構成 される場合、Ｉ／Ｏセル１９はリセット信号を受信し、リセット信号はリード４ ２１によってメモリ回路４２０へと送られる。また、Ｉ／Ｏセル２０〜２３は、 それぞれリード４０６〜４０９を介してメモリ回路４２０から４つのステータス 信号“フル”、“概ねフル”、“空”及び“概ね空”を受信する。メモリ回路４ ２０は、関連するＬＲＰからＡＳＢ４００へと相互接続ライングループＡ０を介 して送られてくる内部生成されたリセット信号を受信することもできる。ＡＳＢ ４００は、リード４２１上のリセット信号またはＬＲＰを介して送られてくるリ ード４１７上のリセット信号のどちらかを選択するようにプログラムすることも できる。ＳＲＡＭとし て構成される場合、ＡＳＢ４００は読出し／書込み制御信号及びチップ選択信号 をそれぞれ（ｉ）Ｉ／Ｏセル２７〜２９からリード４１３ｃ、４１４ｃ、及び４ １５ｃを介して、あるいは（ｉｉ）ＬＲＰからリード４１３ａ、４１４ａ、及び ４１５ａを介して受信する。 メモリ回路４２０の出力信号（例えばポートＢのデータ出力信号）は、ＬＲＰ へのインタフェースを提供するＩＩＢ４９０へと送られる。メモリ回路４２０の これらの出力信号は、ポートＢのデータ出力信号（バス４１０）、ポートＡ及び Ｂに対するビジー信号（それぞれリード４０４ａ、４０４ｂ）、“フル”信号（ リード４０６）、“概ねフル”信号（リード４０７）、“概ね空”信号（リード ４０８）、及び“空”信号（リード４０９）である。 メモリ回路４２０のポートＢのＩ／Ｏ信号は、ポートＡのＩ／Ｏ信号と類似し ている。しかしながら、ポートＢに於ける信号はＬＲＰを通してルーティングさ れているため、プログラマブル論理デバイス２００のＧＬＢに接続することがで きる。従ってメモリ回路４２０はＧＬＢに於いて実現される論理関数をサポート するのに用いることができる。従って、メモリ回路４２０は多くの応用に対して 効果のあるオンチップメモリを提供する。 第４ｂ図は、第４ａ図のメモリ回路４２０の実施形態を示す。第４ｂ図に示さ れているように、メモリ回路４２０はポートＡまたはポートＢからアクセスする ことのできるデュアルポートＳＲＡＭ４２５を含んでいる。ＡＳＢ４００がＳＲ ＡＭとして構成される場合、マルチプレクサ４４０、４４２、及び４４３は、（ ｉ）バス４５２のポートＡアドレス信号、（ｉｉ）リード４５１上の読出し／書 込み制御信号、及びリード４５０上のチップ選択信号を選択するようにプログラ ムされる。バス４５２上のアドレス信号は、第４ａ図に示したバス４１１ａ上の 信号であ る。バス４５１上の読出し／書込み制御信号は、第４ａ図のリード４１３ａ、４ １３ｃ、４１４ａまたは４１４ｃの読出し／書込み制御信号の一つとすることが できる。第４ａ図の読出し書込み制御信号によって、ＡＳＢ４００がＩ／Ｏピン に於いて９ビットデータパスを有するかあるいは１８ビットデータパスを有する かも選択される。データパスの幅の選択は、マルチプレクサ４３０によってなさ れる。マルチプレクサ４３０はデュアルポートＳＲＡＭ４２５の入力／出力信号 を１８ビットデータパス（バス４６０及び４６１）、または９ビットデータパス （バス４６０または４６１のどちらか。プログラマブル論理デバイス２００のプ ログラミングによって決定される）へとルーティングする。リード４５０上のチ ップ選択信号は、第４ａ図のリード４１５ｃまたは４１５ａの何れかの信号とす ることができる。ＡＳＢ４００がＳＲＡＭとして構成される場合のポートＢの信 号は、ポートＡの信号について上述したのと同様に供給される。 ＡＳＢ４００がデュアルポートＳＲＡＭとして構成される場合、一方のポート に対するビジー信号は、そのポートに於いて遅れて試みられるメモリアクセスに よって、そのとき他方のポートでアクセスされているメモリアドレスと同じメモ リアドレスがアクセスされるとき生成される。ビジー信号は、アービトレーショ ン論理回路（arbitration logic circuit）４２９によって生成される。この論 理回路４２９は、ポートＡとＢの両方のチップ選択信号がオン状態になったとき 、ポートＡとＢに於けるアドレスを比較する。ポートＡに於けるビジー信号は、 ポートＡに於けるチップ選択信号がポートＢに於けるチップ選択信号より遅れて いるときオン状態となる。その逆も成り立つ。 ＡＳＢ４００が２つのシングルポートＳＲＡＭとして構成される場合、各ＳＲ ＡＭは１２８×１８ビットまたは２５６×９ビットのいずれかで ある。デュアルポートＳＲＡＭ４２５のアドレス空間をポートＡ及びＢの一方を 通じて各々独立してアクセス可能な２つのシングルポートＳＲＡＭに分割するた め、マルチプレクサ４４１及び４３７はポートＡ及びＢに供給されるアドレスの ビット７を逆の値に固定する。 ＡＳＢ４００がＦＩＦＯメモリとして構成される場合、ポートＡ及びＢの一方 が選択され、ＦＩＦＯメモリの“読出し”ポート（即ち出力ポート）となり、他 方のポートがＦＩＦＯメモリの書込みポート（即ち入力ポート）となる。読出し カウンタ４２７はＦＩＦＯメモリの読出しアドレスを生成する。この読出しアド レスはマルチプレクサ４３２または４３３によってマルチプレクサ４３６（ポー トＢ）またはマルチプレクサ４４０（ポートＡ）の何れかに送られる。同様に、 書込みカウンタ４２８はＦＩＦＯメモリの“書込み”アドレスを生成する。ＦＩ ＦＯメモリの“書込み”アドレスはマルチプレクサ４３２または４３３によって マルチプレクサ４３６（ポートＢ）またはマルチプレクサ４４０（ポートＡ）の 何れかに送られる。ＦＩＦＯとして構成されている場合、読出しカウンタ４２７ 及び書込みカウンタ４２８を制御するため、ポートＡ及びＢの書込みイネーブル 信号が、それぞれリード４５１及び４５４を介してフラグ論理回路４２６へ送ら れる。フラグ制御論理回路４２６は、“フル”、“空”、“概ね空”及び“概ね フル”状態を検出する。“概ねフル”及び“概ね空”状態は各々、ＦＩＦＯメモ リに格納されている有効なデータの数が、それぞれの状態に対するプログラム可 能な閾値に達したとき生成される。 第４ｃ図は、ＡＮＤアレイ４７０及び４７１を示す。ＡＳＢ４００がＳＲＡＭ として構成されている場合、ＡＳＢ４００がＦＩＦＯメモリとして構成されてい る場合の何れの場合も、ＡＮＤアレイ４７０及び４７１によって、ＬＲＰからＡ ＳＢ４００へと信号をルーティングする相互 接続ラインの２つのグループＡ０及びＡ１が構成される。各構成に於けるグルー プＡ０及びＡ１内の相互接続ラインの割り当てを、各ＡＮＤアレイの左側の対応 するコラムに示す。 第４ｄ図は、ＡＳＢ４００の出力信号をＬＲＰへとルーティングするインタフ ェース相互接続ブロック（ＩＩＢ）４９０を示す。第４ｄ図に示されているよう に、ＩＩＢ４９０への各入力信号は４本のＬＲＰラインの一つにルーティングす ることができる。 第５ａ図は、第２ａ図のＡＳＢ２０９ｂを実現するのに使用することができる ＡＳＢ５００のブロック図である。ＡＳＢ５００は、（ｉ）８個のレジスタを含 み得るレジスタファイル、（ｉｉ）４つのカウンタを含み得るカウンタバンク、 （ｉｉｉ）４つのモジューロカウンタ（“タイマ”）を含み得るタイマバンク、 及び（ｉｖ）シフトレジスタとして構成することができる。ＡＳＢ５００は、多 様な長さの中の一つを有するシフトレジスタを形成するように構成することがで きる。シフトレジスタとして構成される場合、ＡＳＢ５００は、シリアル入力シ リアル出力シフトレジスタ、シリアル入力パラレル出力シフトレジスタ、或いは パラレル入力シリアル出力シフトレジスタとすることができる。 第５ａ図に示されているように、ＡＳＢ５００は８つのレジスタバンク５０１ Ａ〜５０１Ｆを含んでいる。各レジスタバンクは、４、８、１２または１６ビッ ト幅とすることができる。ＡＳＢ５００は、プログラマブル論理デバイス２００ のＩ／Ｏピンから、及び２つのＡＮＤアレイ５７０及び５７１から相互接続ライ ンの２つのグループＡ０及びＡ１を介して入力信号を受信する。ＡＳＢ５００は 、インタフェース相互接続ブロック（ＩＩＢ）５９０を介して関連するＬＲＰへ 出力信号を供給するとともに、プログラマブル論理デバイス２００のＩ／Ｏピン へも出力信号を供給する。 第５ａ図に示されているように、ブロック５０２は、ＡＳＢ５００のＩ／Ｏセ ルで使用される出力イネーブル信号を選択するための論理回路を含んでいる。Ａ ＳＢ５００のＩ／Ｏセルは、ＡＳＢ５００の選択された入力及び出力信号をプロ グラマブル論理デバイス２００のＩ／Ｏピンに関係付ける。この実施例では、出 力用に構成されたＡＳＢ５００のＩ／Ｏセルを制御するべく、ブロック５０２は ２つのグローバル出力イネーブル信号と一つの積項出力イネーブル信号から出力 イネーブル信号を選択するように構成することができる。 第５ａ図に示されているように、Ｉ／Ｏセル５０３はＩ／Ｏピンからイネーブ ル信号を受信する。リード５１３上に出力され、構成マルチプレクサ（configur ing multiplexer）５１４によってレジスタバンク５０１ａ〜５０１ｈへとルー ティングされるこのイネーブル信号によって、Ｉ／Ｏセル５０５ａ〜５０５ｐに 関連するＩ／Ｏピン上に受信されたデータは、選択されたレジスタにパラレルに ロードされる。ＡＳＢ５００がシフトレジスタモードでシリアル入力用に構成さ れている場合、Ｉ／Ｏセル５０４は、関連するＩ／Ｏピンに於いてシリアル入力 信号を受信する。リード５１２上に供給されるこのシリアル入力信号は、構成マ ルチプレクサ５１６によってレジスタバンク５０１ａ〜５０１ｈにルーティング される。ＡＳＢ５００に於いて、パラレルデータ入力及び／または出力とするた め、Ｉ／Ｏセル５０５ａ〜５０５ｐを用いて、関連するＩ／Ｏピンを、入力ピン 、出力ピンまたは双方向ピンとして構成することができる。Ｉ／Ｏセル５０５ａ 〜５０５ｐに関連するＩ／Ｏピンにて受信される入力信号は、内部データバス５ １１上に供給される。同様に、Ｉ／Ｏセル５０５ａ〜５０５ｐに関連するＩ／Ｏ ピン上に供給される出力信号は、内部データバス５０９から送られる。ＡＳＢ５ ００がシリアル出力を出力するように構成されている場合、Ｉ／Ｏセル５０６が 関連 するＩ／Ｏセルに於いてシリアル出力信号を供給する。ＡＳＢ５００がカウンタ またはタイマバンクとして構成されている場合、Ｉ／Ｏセル５０７は４個までの “カウントキャリーアウト（count carry out）”または“ターミナルカウント （terminal count）”信号を供給する。カウンタモードの場合、“カウントキャ リーアウト”信号を用いて、複数のプログラマブル論理デバイスＡＳＢをカスケ ード接続し、より大きなカウンタを形成することができる。タイマモードの場合 、タイマが予め定められたカウント値に達すると、ターミナルカウント信号がオ ン状態となる。レジスタバンク５０１ａ〜５０１ｈの出力信号（詳述すると、シ リアル出力信号５０８、パラレルデータ出力バス５０９及びカウントキャリーア ウト信号５１０）は、ＩＩＢまたは“ｐｒｅｍｕｘ”５９０に供給され、関連す るＬＲＰへ送られる。 パラレル入力またはパラレル出力用に構成されている場合、相互接続ライング ループＡ０上に受信される３ビット信号の値に基づいて、デマルチプレクサ５１ ７によって、レジスタバンク５０１ａ〜５０１ｈの一つが選択される。相互接続 ライングループＡ０も、Ｉ／Ｏピンから受信されるパラレルロードイネーブル信 号５１２及びリード５１３上のシリアル入力信号の代わりに、マルチプレクサ５ １４及び５１６を適切に構成することによって選択可能なパラレルロードイネー ブル信号及びシリアル入力信号を供給する。更にグループＡ０は、（ａ）シリア ル入力または出力のためのリード５１８上の“シフトイネーブル”信号、（ｂ） カウンタまたはタイマモードに於けるカウンタのバラレルローディングのための バス５１９上の４つの“プリロード”信号、（ｃ）バス５２０上の４つの“キャ リーイン”または“カウントホールド”信号（カウンタモードでは“キャリーイ ン”信号、タイマモードでは“カウントホールド”制御信号）；及び（ｄ）リー ド５２１上の積項クロック信号（pr oduct term clock signal）も供給する。カウンタモードに於いて、各オン状態 となった“キャリーイン”信号は、次のクロック周期に於いて関連するカウンタ を増加または減少させる。タイマモードに於いて、各“カウントホールド”信号 は、次のクロック周期のあいだ関連するタイマのカウント値が増加または減少す るのを阻止する。 第５ａ図の実施例は、５つのクロック信号（３つのグローバルクロック信号の 任意の一つ、Ｉ／Ｏセルから受信されるクロック信号、内部ロジックによって生 成される積項クロック信号）の中の一つを使用するように構成することができる 。 第５ｂ（ｉ）〜第５ｂ（ｖｉ）図に、ＡＳＢ５００の様々な構成を示す。第５ ｂ（ｉ）図は、それぞれバス５２３及び５０９上のパラレルデータ入力、パラレ ルデータ出力用に構成されたＡＳＢ５００を示す。３ビット選択ライン５２４に よって、８つの１６ビットレジスタバンクの中からアドレス指定されるレジスタ バンクが選択される。リード５２５上のイネーブル信号は、選択されたレジスタ バンク内へのバス５２３上のデータの書込みをイネーブルする。この実施例では 、入力バス５２３は、真または補数論理フォーマットを供給するように構成する ことができる。補数フォーマットは、Ｉ／Ｏセル５０５ａ〜５０５ｐから受信さ れる入力信号をマルチプレクサ５１５によって反転すること或いはＡＮＤアレイ ５７０の反転された出力信号を選択することによって供給される。 第５ｂ（ｉｉ）図は、バラレルデータ入力、パラレル／シリアルデータ出力に 対して構成されたＡＳＢ５００を示す。この構成では、２以上の隣接したレジス タバンクによって、２０乃至１２８ビットの範囲の任意のサイズのシフトレジス タを、４ビット刻みで構成することができる。一つのレジスタバンタしか使用し ない場合は、当然であるが、シフトレ ジスタは、４ビット、８ビット、１２ビット、または１６ビットとすることがで きる。この構成では、各レジスタバンクは第５ｂ（ｉ）図に示した構成について 上述したのと概ね同じ様にして、パラレルに読出しまたはロードを行うことがで きる。シフトレジスタの最上位側に位置するレジスタバンクを、４ビット、８ビ ット、１２ビットまたは１６ビットシフトレジスタスライスとして構成すること ができるが、このときシフトレジスタの残りのレジスタバンクは各々１６ビット 幅に設定される。リード５１８上のシフトイネープル信号がオン状態になると、 シフトレジスタ内のピットはクロック周期ごとに１ビットだけシフトされ、最下 位ビットがシフトレジスタからシリアル出力リード５０８上に出力される。この 実施例では、リード５２５上のイネーブル信号に優先権が与えられている。即ち 、リード５２５上のイネーブル信号とリード５１８上のシフトイネーブル信号の 両方がオン状態となった場合、選択されたレジスタバンクのバラレルデータロー ドが実行される。 第５ｂ（ｉｉｉ）図は、パラレル／シリアルデータ入力、パラレルデータ出力 用に構成されたＡＳＢ５００を示す。この実施例では、２以上の隣接するレジス タバンクによって、２０乃至１２８ビットの範囲の任意のサイズのシフトレジス タを、４ビット刻みで構成することができる。一つのレジスタバンクしか使用し ない場合は、当然であるが、シフトレジスタは、４ビット、８ビット、１２ビッ トまたは１６ビットとすることができる。シフトレジスタの最上位側に位置する レジスタバンクを、４ビット、８ビット、１２ビットまたは１６ビットシフトレ ジスタスライスとして構成することができるが、このときシフトレジスタの残り のレジスタバンクは各々１６ビット幅に設定される。リード５１８上のシフトイ ネーブル信号がオン状態になると、シリアルデータ入力ライン５２３上のビット がシフトレジスタ内に最上位ビットとしてシフトされる。 パラレルデータ読込み及びデータ書込みは、第５ｂ（ｉ）図の構成について上述 したのと概ね同様にして実行される。この実施例では、第５ｂ（ｉｉ）図の構成 と同様に、リード５２５上のイネーブル信号がリード５１８上のシフトイネーブ ル信号に対し優先する。 第５ｂ（ｉｖ）図は、パラレル／シリアルデータ入力、パラレル／シリアルデ ータ出力用に構成されたＡＳＢ５００を示す。この構成では、２以上の隣接する レジスタバンクによって、２０乃至１２８ビットの範囲の任意のサイズのシフト レジスタを、４ビット刻みで構成することができる。シフトレジスタの最上位側 に位置するレジスタバンクは、４ビット、８ビット、１２ビットまたは１６ビッ トシフトレジスタスライスとして構成することができるが、このときシフトレジ スタの残りのレジスタバンクは各々１６ビット幅に設定される。一つのレジスタ バンクしか使用しない場合は、当然であるが、シフトレジスタは、４ビット、８ ビット、１２ビットまたは１６ビットとすることができる。リード５１８上のシ フトイネーブル信号がオン状態になると、リード５２３上のビットがシフトレジ スタ内に最上位ビットとしてシフトされるとともに、最下位ビットがシフトレジ スタからリード５０８上にシリアルデータ出力ビットとして出力される。この実 施例では、第５ｂ（ｉｉ）図の構成と同様に、リード５２５上のイネーブル信号 がリード５１８上のシフトイネーブル信号に対し優先する。 第５ｂ（ｖ）図は、カウンタ動作用に構成されたＡＳＢ５００を示す。この実 施例では、カウンタ機能はレジスタバンク１、３、５及び７にのみ具備される。 従って、ＡＳＢ５００は、４つの４、８、１２、または１６ビットカウンタにす ることができる。別の形態として、２以上の隣接するレジスタバンクによって、 ２０乃至６４ビットの範囲の任意のサイズのより大きなアップ／ダウンカウンタ を４ビット刻みで形成するこ ともできる。そのような大きなカウンタでは、最上位側のレジスタバンクは４ビ ット、８ビット、１２ビットまたは１６ビットカウンタとして構成され、より大 きなカウンタの残りのレジスタバンクは各々１６ビット幅に設定される。この構 成では、リード５２５上のイネーブル信号がオン状態になったとき、選択された レジスタバンクへのパラレルロードが実行される。別の方法では、リード５１９ 上のカウントプリロード信号がオン状態になったとき、選択されたカウンタは隣 接するレジスタバンクの内容をロードする。例えば、リード５１９上の信号がオ ン状態になったとき、レジスタバンク１のカウンタは、レジスタバンク０の内容 をパラレルにロードする。バス５２０上のカウント“キャリーイン”信号がオン 状態になると、このカウント“キャリーイン”信号に関連するカウンタは、アッ プカウンタにプログラムされているか或いはダウンカウンタにプログラムされて いるかに応じて、増加または減少する。また、バス５１０上の“キャリーアウト ”信号に対応して、カウンタがアップカウンタにプログラムされているか或いは ダウンカウンタにプログラムされているかに応じて、各カウンタに於けるオーバ フローまたはアンダフロー状態が認識される。 第５ｂ（ｖｉ）図は、タイマ動作用に構成されたＡＳＢ５００を示す。タイマ は、ターミナルカウントに達したとき“巻き戻らない”カウンタである。この実 施例では、レジスタバンク１、３、５及び７のみがタイマ機能を具備し得る。第 ５ｂ（ｖ）図のカウンタ構成と同様に、ＡＳＢ５００内の隣接する２以上のタイ マを、２０乃至６４ビットの範囲の任意の幅のタイマが４ビット刻みで形成され るよう構成することができる。別の形態として、ＡＳＢ５００内の各タイマを、 ４、８、１２または１６ビットタイマとして個々に構成することもできる。この 実施例では、プログラム時に、各タイマに対しプリセット値（preset value）を 指定 することができる。リード５１８上のスタート信号がロジックロードにセットさ れると、プリセット値が選択されたカウンタにロードされ、タイマ動作が開始さ れる。 第５ｃ図は、ＬＲＰからＡＳＢ５００へと信号をルーティングする相互接続ラ インの２つのグループＡ０及びＡ１を提供するＡＮＤアレイ５７０及び５７１を 示す。グループＡ０及びＡ１に於ける相互接続ラインの割り当ては、各ＡＮＤア レイの左側のコラム内に示されている。 第５ｄ図は、ＡＳＢ５００の出力信号をＬＲＰ内へとルーティングするインタ フェース相互接続ブロック（ＩＩＢ）５９０を示す。第５ｄ図に示されているよ うに、ＩＩＢ５９０への各入力信号は、４つのＬＲＰラインの一つにルーティン グされ得る。 第６ａ図は、本実施例に於けるレジスタバンク０、２、４及び６の一つを実現 するのに適した回路６００を示す。第６ａ図に示されているように、１６個のＤ 型フリップフロップを含む１６ビットレジスタ６０１によって、レジスタバンク に記憶能力が与えられる。バス６０２上の１６個の出力信号は、レジスタバンク の共通出力リード（即ち第５ａ図のバス５０９）に供給されるとともに、次に上 位のレジスタバンクの入力リードにも供給され得る（即ち回路６００がレジスタ バンク０を具現している場合、回路６００の出力リードはレジスタバンク１の入 力リードに対し入力信号を供給する）。また、バス６０２は、シフト論理ブロッ ク６１０へも入力信号を供給する。シフト論理ブロック６１０は、“シリアルイ ン”ビットとして、（ａ）前のレジスタバンクからのリード６０３上の最下位ビ ットと、（ｂ）レジスタバンクの共通シリアル入力ピンであるリード５２３（第 ５ａ図）上の信号の内、一方を選択する。シフト動作に於いてシリアルインビッ トは、出力バス６０２上の値に、適当な４ビット境界に於いて挿入される。例え ば、レジスタバンクが１２ ビットシフトレジスタとして構成されている場合、シリアルビットはマルチプレ クサ６０５ａによってバス６０２上の値のビット１１に挿入され、結果としてシ フトされた値がバス６０６上に出力される。バス６０６上の値の残りの１１ビッ ト（即ちビット０〜１１）は、シフタ６０４ｂ、６０４ｃ、及び６０４ｄを用い るとともに、マルチプレクサ６０５ｂ及び６０５ｃをそれぞれバス６０２のビッ ト８及び４を受信するように設定することにより、バス６０２のビット０〜１１ をシフトすることによって得られる。 レジスタ６０１への入力信号は、マルチプレクサ６０７によって３つの供給源 から選択される。３つの供給源とは、（ａ）バス６０２、（ｂ）バス６０６及び （Ｃ）バス５２２である。バス６０２の信号は、リード５１８上のシフトイネー ブル信号とリード５２５上のイネーブル信号が両方ともオン状態でない場合に選 択される。バス６０６の信号は、リード５１８上のシフトイネーブル信号がオン 状態のとき選択され、バス５２２上の信号はリード５２５上のイネーブル信号が オン状態のとき選択される。第６ａ図に示されているように、ゲート６１１及び ６１２によって、リード５２５上の信号がリード５１８上のシフトイネーブル信 号に対し優先することが保証されている。 レジスタ６０１用のクロック信号は、マルチプレクサ６１３によって５つの供 給源から選択される。マルチプレクサ６１３によって選択されたクロック信号か ら、マルチプレクサ６１４は更に２つの位相のうち一方を選択する。リード６１ ５上に供給されるグローバルリセット信号は、レジスタ６０１をイニシャライズ する。 第６ｂ図は、本発明に於けるレジスタバンク１、３、５及び７の一つを実現す るのに適した回路６５０を示してしる。第６ａ図の回路６００と第６ｂ図の回路 ６５０の相互参照を容易にするため、回路６００と６ ５０内の同様の要素には同じ参照符号を付す。従って、理解されるように、１６ ビットレジスタ６０１、シフト論理ブロック６１０、クロック信号選択用のマル チプレクサ６１３及び６１４は、回路６００と６５０の両方に於いて実質的に同 一である。 回路６５０では、データバス５２２、バス６０２及びシフトバス６０６からの 入力信号の受信に加え、レジスタ６０１は、更に２つの入力信号供給源から、マ ルチプレクサ６５１を介して、受信することができる。これらの２つの入力信号 供給源とは、バス６５４上の“プリロードデータ（preload data）”と、バス６ ５６上のネクストカウント信号（next count signal）である。バス６５６のネ クストカウント信号は、カウンタロジック６７０からの出力信号である。マルチ プレクサ６６２は、プリロードデータバス６５４として、バス６０３上に受信さ れる前のレジスタバンクの出力信号の１６ビットデータか、或いはマルチプレク サ６５５を設定することによりプログラム時に構成されたプリセット値の何れか を選択する。マルチプレクサ６５５は、１６個の２対１マルチプレクサを含んで いる。これらのマルチプレクサは、１６ビットの値が出力されるように、各々独 立してプログラムされる。バス６５４上のデータは、リード５１９ａ上の“プリ ロード”信号（第５ａ図のバス５１９上のピット）がオン状態のとき選択される 。 バス６５６上の“ネクストカウント”信号は、回路６５０がカウンタまたはタ イマモードのとき選択される。マルチプレクサ６５７がバス６７５としてバス６ ０２上の信号を選択するか、あるいはそれらの補数信号を選択するかに依存して 、カウントロジック６７０はアップカウンタまたはダウンカウンタを具現する。 入力リード５２０ａ上のカウント“キャリーイン”信号（第５ａ図のバス５２０ のビット）がオン状態のとき、増分器（incrementer）６５８はマルチプレクサ ６５７からの出力値 を増加し、バス６５６上にその出力値として１６ビットのネクストカウント信号 を出力する。回路６６１は適当なオーバフローまたはアンダフロー状態（即ちバ ス６７５上のビットが全て１）を検出し、リード５１０ａ上に“カウントキャリ ーアウト”信号（第５ａ図に於けるバス５１０のビット）を出力する。回路６５ ０がタイマとして構成されている場合、カウント“キャリーアウト”信号は、“ ターミナルカウント”信号となる。タイマモードの場合、ターミナルカウントに 達すると、ゲート６６０は、マルチプレクサ６５９の出力信号としてバス６０２ 上の信号を“ネクストカウント”信号として選択する。 上述した詳細な説明は本発明の特定の実施形態を例示するためになされたもの であり、本発明を限定することを意図したものではない。本発明の範囲を逸脱す ることなく様々な変形変更が可能である。本発明は以下の請求の範囲によって画 定される。

【手続補正書】特許法第１８４条の８ 【提出日】１９９５年１２月１５日 【補正内容】 第１図に示されているように、デバイス１００は、３２個の汎用論理ブロック（ generic logic block：ＧＬＢ）Ａ０〜Ａ７、Ｂ０〜Ｂ７、Ｃ０〜Ｃ７、及びＤ ０〜Ｄ７を含む。各ＧＬＢは複数の入力端子、論理関数を実現するための論理ア レイ、及び複数の出力端子を含む。ＧＬＢの入力端子の信号は、ルーティングプ ール（routing pool）１０１から送られてくるか、または入力／出力（Ｉ／Ｏ） ピンから直接送られてくる。Ｉ／Ｏピンは、第１図に於いて、デバイスの周縁部 に示されている（例えばＩ／Ｏピン１０２ａ）。ＧＬＢの出力端子の信号は、出 力ルーティングプール１０３とルーティングプール１０１のどちらにも送られる ように経路を定めることができる。出力ルーティングプール１０３は、ＧＬＢの グループとＩ／Ｏピンのグループとの間で信号のルーティングをする。ｐＬＳＩ デバイス１００の各Ｉ／Ｏピンは、入力／出力セル（“Ｉ／Ｏセル”）に対応付 けられている。Ｉ／Ｏセルは、Ｉ／Ｏピンを、入力ピン、出力ピンまたは双方向 ピンの何れかとするようにプログラム可能である。 ルーティングプール１０１は、ＧＬＢ間の相互接続をするための相互接続リソ ース（interconnection resource）である。ルーティングプール１０１は、ＧＬ Ｂの出力端子とＩ／Ｏピンの両方から入力信号を受け取り、受け取った信号をＧ ＬＢの入力端子へ供給する。ルーティングプール１０１は、ｐＬＳＩデバイス１ ００内の任意のＧＬＢ対の間を接続する働きをする。 第１図には、４つのＧＬＢグループＡ０〜Ａ７、Ｂ０〜Ｂ７、Ｃ０〜Ｃ７、及 びＤ０〜Ｄ７が図示されている。各ＧＬＢグループは、その出力ルーティングプ ール、関連するＩ／Ｏセル、及び関連するＩ／Ｏピンと共に“メガブロック”と 呼ばれる構造を形成する。従来技術では、各Ｉ／Ｏセルにて受信された信号は、 ルーティングプール１０１の一入力 端子へと送られる。また、グローバルルーティングプール（global routing poo l）に送られる更に２つの信号を受信するため、更に２つの入力ピンがメガブロ ック毎に設けられている。 従来技術では、プログラマブル論理デバイス上の全ての論理関数は、ＧＬＢに よって具現される。ＧＬＢは非常にフレキシブルであるが、メモリ素子（例えば 、レジスタやランダムアクセスメモリ）は、プログラマブル論理デバイス内で容 易に構成することはできない。また、多くの頻繁に現れる論理回路は、ＧＬＢで も構成可能であるが、カスタム回路で形成するとより効率的であり、それによっ てシリコン面積の効率及びスピードを改善することができる。 更に特定用途向け回路は、スイッチマトリクスから受け取った入力信号をプログ ラム可能に選択するゲートアレイを含む。 本発明の一側面によると、特定用途向け回路はコンフィギュレーション回路を 含む。コンフィギュレーション回路は、特定用途向け回路が、多くの構成の中の 一つに構成されるように設けられる。一実施例では、特定用途向け回路は、ワー ドサイズと全アレイサイズの両方について構成変更可能なデュアルポートメモリ アレイを含む。この実施例では、メモリアレイは、更に１または複数のメモリア レイにプログラム可能に分割することができる。この実施例では、制御回路は、 デュアルポートメモリアレイのメモリワードが先入れ先出し式にアクセスされる ように働く。この制御回路は、メモリアレイへのアクセスに用いられるアドレス を生成するための読出し及び書込みカウンタを含む。ステータス信号論理回路に よって、前記メモリアレイ内の有効なデータの量が定性的に示される。 別の実施例では、特定用途向け回路は、プログラム可能なサイズの複数のレジ スタを含む。これらのレジスタは、パラレルまたはシリアル入力データ信号、パ ラレルまたはシリアル出力データ信号、または他のバリエーションの入力及び出 力データ信号を有するように独立して構成することができる。別の方法として、 この実施例の特定用途向け回路は、（ｉ）プログラム可能なサイズのシフトレジ スタ、（ｉｉ）１または複数のカウンタ、或いは（ｉｉｉ）１または複数のタイ マを具現するように構成することもできる。 詳細な説明と添付の図面から、本発明をよりよく理解することができるだろう 。図面の簡単な説明 第１図は、論理回路を構成するための複数の汎用論理ブロック（ＧＬ Ｂ）を有する従来技術のプログラマブル論理デバイスを示す。 第２ａ図は、本発明に基づきプログラマブル論理デバイス２００が特定用途向 けモジュール２０３ａ及び２０３ｂを具備する、本発明の実施例を示す。 第３図は、ローカルルーティングプール（local routing pool：ＬＲＰ）２０ ２ａ及び２０２ｂを相互に接続するグローバルルーティングプール（global rou ting pool：ＧＲＰ）２０１を示す。 第４ａ図は、第２ａ図のＡＳＢ２０３ａを実現するのに適したＡＳＢ４００の ブロック図である。 第４ｂ図は、第４ａ図のメモリ回路４２０のブロック図である。 第４ｃ図は、ＡＳＢ４００かＳＲＡＭ構造またはＦＩＦＯメモリ構造のいずれ の場合にも、ＬＲＰからＡＳＢ４００へと信号をルーティングする相互接続ライ ンの２つのグループＡ０及びＡ１を提供するＡＮＤアレイ４７０及び４７１を示 す。 第４ｄ図は、ＡＳＢ４００の出力信号をＬＲＰへとルーティングするインタフ ェース相互接続ブロック（interface interconnection block：ＩＩＢ）４９０ を示す。 第５ａ図は、第２ａ図のＡＳＢ２０３ｂを実現するのに適したＡＳＢ５００の ブロック図である。 第５ｂ（ｉ）図〜第５ｂ（ｖｉ）図は、ＡＳＢ５００が取り得る様々な構成を 示す。 第５ｃ図は、ＡＳＢ５００の様々な構成の下でＬＲＰからＡＳＢ５００へと信 号をルーティングする相互接続ラインの２つのグループＡ０及びＡ１を提供する ＡＮＤアレイ５７０及び５７１を示す。 第５ｄ図は、ＡＳＢ５００の出力信号をＬＲＰへとルーティングするインタフ ェース相互接続ブロック（ＩＩＢ）を示す。 第６ａ図は、ＡＳＢ５００のレジスタバンク０、２、４、及び６の一 つを実現するのに適した回路６００を示す。 第６ｂ図は、ＡＳＢ５００のレジスタバンク１、３、５、及び７の一つを実現 するのに適した回路６５０を示す。好適実施例の詳細な説明 第２ａ図は、本発明の一実施例に於ける、プログラマブル論理デバイス２００ のブロック図である。プログラマブル論理デバイス２００は、１２個の“メガブ ロック”２０３ａ〜２０３ｌを含み、２つの特定用途向けモジュール（“ＡＳＢ ”）２０３ａ及び２０３ｂを含んでいる。 ＡＮＤアレイ２５６は、（ａ）ＬＲＰ２０２ａにサポートされるＧＬＢの出力信 号、（ｂ）ＬＲＰ２０２ａにサポートされるＧＬＢを含むメガブロック内のＩ／ Ｏセルからの出力信号、及び（ｃ）ＧＲＰ２０１を介して受信される出力信号を 受信する。ＧＲＰ２０１を介して受信される信号には、ＬＲＰ２０２ｂにサポー トされるＧＬＢの出力信号、及びＬＲＰ２０２ｂにサポートされるＧＬＢを含む メガブロック内のＩ／Ｏセルからの出力信号が含まれる。また、ＡＮＤアレイ２ ５６はＧＬＢ２５０の積項共有アレイ（product-term sharing array：ＰＴＳＡ ）２５１ａ及び２５１ｂからの４つの内部“高速フィードバック”信号も受信す る。 ＡＮＤアレイ２５６は、２０個の積項からなる２つのグループを生成する。論 理的真及び補数形式の両方で供給される各積項信号は、ＡＮＤアレイ２５６に受 信される入力信号を任意の数含む論理積である。第２ｂ図に於いて、２０個の積 項信号からなる第１のグループはＰＴＳＡ２５１ａに受信され、２０個の積項信 号からなる第２のグループはＰＴＳＡ２５１ｂに受信される。積項共有アレイ２ ５１ａ及び２５１ｂのような積項共有アレイについては、１９９１年５月６日に 出願され、１９９２年７月１４日にJ.Shenらに付与され、Lattice Semiconducto r Corporationに譲渡された“Programmable Logic Device Providing Product T erm Sharing and Steering to the Outputs of the Programmable Logic Device ”というタイトルの米国特許第５，１３０，５７４号明細書に詳細に説明されて いる。この米国特許第５，１３０，５７４号明細書は本出願に引証として加えら れる。 出力段２５２ａは、ＰＴＳＡ２５１ａの組合せ出力信号または一時的に保持さ れた出力信号のいずれかを生成するべく様々なプログラマブル論理関数機能を提 供する出力論理マクロセルを含んでいる。出力段２５ ２ａに於いて使用されるこのタイプの論理マクロセルは、１９９１年５月６日に 出願され１９９３年３月２日にJ.Shenらに付与された“Output Logic Macrocell with Enhanced Functional Capabilities”というタイトルの米国特許第５，１ ９１，２４３号明細書で詳細に議論されている。米国特許第５，１９１，２４３ 号明細書は引証として本出願に加えられる。 マルチプレクサ２５３ａ〜２５３ｄの出力信号は、出力信号００〜０３として 出力される。出力信号００〜０３は、ＬＲＰ２０２ａに送り戻されるか、或いは ＧＬＢ２５０のメガセルの出力ルーティングプールを介して関連するＩ／Ｏセル ヘ送ることもできる。 第２ｃ図は、プログラマブル論理デバイス２００（第２ａ図）のメガブロック ２０３ｄに関連する出力ルーティングプール２０４ｄを示す。第２ｃ図に示され ているように、メガブロック２０３ｄのＧＬＢＡ０〜Ａ３はスイッチマトリクス ２７０に接続されている。スイッチマトリクス２７０は、ＧＬＢＡ０〜Ａ３から ３２個の出力信号を受信し、１６個の出力信号をＩ／Ｏピン２０５ｄ−０〜２０ ５ｄ−１５に出力する。ＧＬＢＡ０〜Ａ３の３２個の出力信号の各々は、４つの Ｉ／Ｏセルにルーティングされる。これらのＩ／Ｏセルは各々、入力ピン、出力 ピン、或いは双方向ピンとして独立に構成することができる。入力ピンとして構 成された場合、受信された入力信号はバス２７１を介してＬＲＰ２０２ｂへと送 られる。 より高速の接続を得るため、各ＧＬＢに於いて、４つの出力端子にＩ／Ｏセル へのプログラマブルバイパス信号経路が各々設けられる。これらのバイパス接続 を第２ｄ図に示す。 ＬＲＰ２０２ａ及びＬＲＰ２０２ｂは、ＩＩＢ２０８及びメガブロック２０３ ａ〜２０３ｆをサポートする相互接続リソースである。ＩＩＢ２０８は、ＡＳＢ ２０３ａ及び２０３ｂの出力信号を第２ａ図に示すようにＬＲＰ２０２ａへとル ーティングするルーティングリソース（routing risource）である。ＡＳＢ２０ ３ａ及び２０３ｂへの入力信号は、ＬＲＰ２０２ａから直接ＡＳＢ２０３ａ及び ２０３ｂへとルーティングすることができる。第３図は、ＬＲＰ２０２ａ、ＬＲ Ｐ２０２ｂ、及びＧＲＰ２０１を具現する構造３００のブロック図である。第３ 図に示されているように、各ＬＲＰは、（ｉ）そのＬＲＰがサポートするＧＬＢ に関連するＩ／Ｏセルから入力信号を受信する９６個の入力端子（まとめて参照 符号３０２ａまたは３０２ｂで示す）と、（ｉｉ）そのＬＲＰがサポートするＧ ＬＢ及びＡＳＢからの８個の出力信号から入力信号を 受信する１９２個の入力端子（まとめて参照符号３０１ａまたは３０１ｂで示す ）と、（ｉｉｉ）他方のＬＲＰからの信号をＧＲＰ２０１から受信するための１ ９２個の入力端子（まとめて参照符号３０３ａまたは３０３ｂで示す）と、（ｉ ｖ）そのＬＲＰが受信した２８８個の入力信号の各々をそのＬＲＰがサポートす るＧＬＢ及びＡＳＢの１９２個の入力端子へとルーティングするための１９２個 の出力端子（まとめて参照符号３０５ａまたは３０５ｂで示す）とを有する。 ＬＲＰ２０２ａ及び２０２ｂは各々、Kapil Shankarにより１９９１年５月６日 に出願され、１９９３年４月２６日に特許され、本出願の譲受人でもあるLattic e Semiconductor Corporationに譲渡された米国特許第５，２０４，５５６号（ タイトル“Programmable Interconnect Structure for Logic Blocks”）明細書 で議論されている相互接続構造に基づいて実現することかできる。米国特許第５ ，２０４，５５６号明細書は本出願に引証として加えられる。ＬＲＰ２０２ａは 、ＧＲＰ２０１を通じてＬＲＰ２０２ｂへと信号をルーティングするための９６ 個の出力端子を備えている。同様に、ＬＲＰ２０２ｂは、ＧＲＰ２０１を通じて ＬＲＰ２０２ａへと信号をルーティングするための９６個の出力端子を備えてい る。 ＧＲＰ２０１はＬＲＰ２０２ａと２０２ｂを相互接続する。性能を向上するた め、相互接続３０５ａ及び３０５ｂにはバッファが設けられている（それぞれ、 まとめて参照符号３０４Ａ及び３０４Ｂで示す）。ＬＲＰ２０２ａと２０２ｂを 相互接続するのにＧＲＰ２０１を用いることにより、ＬＲＰ２０２ａによってサ ポートされるＡＳＢとＧＬＢとの間の接続及びＬＲＰ２０２ｂによってサポート されるＡＳＢとＧＬＢとの間の接続は維持され、ＬＲＰ２０２ａ及び２０２ｂに 受信される信号の総数の一部のみがルーティングされる。その結果、シリコン面 積の大幅な削減が達成される。構造３００は、同じＬＲＰによってサポートされ るＧＬＢ内で相互接続された論理回路を優先的に実現することにより最適に使用 することができ、それによってＧＲＰ２０１を介したＬＲＰ間の伝送を必要とす る信号の数が低減される。このような条件の下で、ＧＬＢ間の信号またはＧＬＢ とＡＳＢとの間の信号は、ＬＲＰを介して伝送される。この相互接続回路は、単 一ルーティングプールシステムに於ける代替手段よりも小さい。このようにして 、プログラマブル論理デバ イス内のＧＬＢの増加にも関わらず、相互接続回路を通じた伝送に於ける信号の 遅れは概ね小さく保たれる。ＬＲＰに於ける負荷が小さくなっている（サポート するＧＬＢの数が少なくなっている）ため、交流スイッチング電流も概ね小さく 保たれる。ＬＲＰ２０２ａ及びＬＲＰ２０２ｂ、及びＧＲＰ２０１は各々、この 構造に於ける標準回路であり、各ＬＲＰ内またはＧＲＰ２０１を介する信号の遅 れは予測可能であり、一貫している。 本実施例ではＡＳＢ２０３ａ及び２０３ｂは、それぞれメモリモジュール及び レジスタモジュールである。この実施例ではＡＳＢ２０９ａは、（ｉ）単一のシ ングルポートスタティックランダムアクセスメモリ（ＳＲＡＭ）、（ｉｉ）２つ のシングルポートＳＲＡＭ、（ｉｉｉ）デュアルポートＳＲＡＭ、及び（ｉｖ） 先入れ先出し（ＦＩＦＯ）メモリの中の一つとすることができる。第４ａ図は、 第２ａ図のメモリモジュールＡＳＢ２０９ａを実現するのに適したＡＳＢ４００ のブロック図である。ＡＳＢ４００はメモリ回路４２０を有している。メモリ回 路４２０は、２つのポート“Ａ”及び“Ｂ”からアクセスすることができる。こ の実施例では、ＡＳＢ４００のメモリアレイは、５１２×９メモリアレイまたは ２５６×１８メモリアレイのどちらかとして編成することができる。 ＡＳＢ４００のポートＡ及びＢは各々、１８個のデータＩ／Ｏ信号、８個のア ドレス信号、一つのビジ一信号、一つのチップ選択信号、及び２つの読出し／書 込み制御信号を含む。アドレス信号はＡＳＢ４００がＳＲＡＭとして構成された とき主として用いられる。ＦＩＦＯメモリとして構成された場合、“フル”、“ 概ねフル”、“空”及び“概ね空”の４つのステータス信号がＡＳＢ４００によ って生成される。ＦＩＦＯメモリとして構成された場合、ＡＳＢ４００はリセッ ト信号も受信する。 ポートＡはプログラマブルデバイスのＩ／Ｏピンからアクセスすることができ る。第４ａ図に示されているように、Ｉ／Ｏセル０〜１７は、プログラマブル論 理デバイスの１８個の対応するピンを通じてアクセスすることのできる１８ビッ トデータバスを形成している。ＧＬＢで生成されるか或いはグローバル出力イネ ーブル信号として受信される出力イネーブル信号は、ＬＲＰから信号を受信する 相互接続ラインの２つのグループＡ０及びＡ１の一方からＩ／Ｏセルへと供給さ れる（Ａ０及びＡ１は、以下に述べるようにＬＲＰの信号線をＡＳＢ４００内へ とルーテ ィングするのに用いられる２つのＡＮＤアレイ４７０及び４７１の出力ラインで ある）。プログラマブル論理デバイス２００用の出力イネーブル信号については 、Ju Shenらによって１９９３年９月１日に出願され、Lattice Semiconductor C orporationに譲渡された同時係属特許出願第０８／１１５，４７５号（タイトル “Output Enable Structure and Method for a Programmable Logic Device”） 明細書に記載されている。 この同時継続特許出願は本出願に引証として加えられる。Ｉ／Ｏセル０に供給さ れる出力イネーブル信号は、Ｉ／Ｏセル０によってＩ／Ｏセル１〜１７の各々に 供給される。 ＡＳＢ４００のポートＡに於いて、Ｉ／Ｏセル０〜１７に於いて受信された入 力信号は、データ入力信号として、バス４１２ａによりメモり回路４２０へ伝え られる。メモリ回路４２０から出力されるデータ出力信号は、バス４１０ｂによ ってＩ／Ｏセル０〜１７へと送られる。ＡＳＢ４００は、９ビットのデータパス （data path）または１８ビットのデータパスのどちらかを有するように構成す ることができる。９ビットデータパスが望まれる場合、Ｉ／Ｏセル９〜１７は他 の入力／出力の目的に用いることができる。ポートＡを通じてアクセスしようと するメモリセルが、ポートＢでペンディングとなっているメモリアクセスによっ て同時にアクセスされるとき、ＡＳＢ４００によって生成されるビジー信号は、 ポートＡが“ビジー”であることを示す。このビジー信号は、リード４０４ａを 介してＩ／Ｏセル１８へ送られる。ＡＳＢ４００がＳＲＡＭとして使用されるよ うに構成される場合、Ｉ／Ｏセル１９〜２６はメモリアドレスを受信するための ８ビットバスを形成する。メモリアドレスはバス４１１ａを介してメモリ回路４ ２０へと送られる。ＡＳＢ４００がＦＩＦＯメモリとして使用されるように構成 される場合、Ｉ／Ｏセル１９はリセット信号を受信し、リセット信号はリード４ ２１によってメモリ回路４２０へと送られる。また、Ｉ／Ｏセル２０〜２３は、 それぞれリード４０６〜４０９を介してメモリ回路４２０から４つのステータス 信号“フル”、“概ねフル”、“空”及び“概ね空”を受信する。メモリ回路４ ２０は、関連するＬＲＰからＡＳＢ４００へと相互接続ライングループＡ０を介 して送られてくる内部生成されたリセット信号を受信することもできる。ＡＳＢ ４００は、リード４２１上のリセット信 号またはＬＲＰを介して送られてくるリード４１７上のリセット信号のどちらか を選択するようにプログラムすることもできる。ＳＲＡＭとして構成される場合 、ＡＳＢ４００は読出し／書込み制御信号及びチップ選択信号をそれぞれ（ｉ） Ｉ／Ｏセル２７〜２９からリード４１３ｃ、４１４ｃ、及び４１５ｃを介して、 あるいは（ｉｉ）ＬＲＰからリード４１３ａ、４１４ａ、及び４１５ａを介して 受信する。 メモリ回路４２０の出力信号（例えばポートＢのデータ出力信号）は、ＬＲＰ へのインタフェースを提供するＩＩＢ４９０へと送られる。 メモリ回路４２０のこれらの出力信号は、ポートＢのデータ出力信号（バス４１ ０）、ポートＡ及びＢに対するビジー信号（それぞれリード４０４ａ、４０４ｂ ）、“フル”信号（リード４０６）、“概ねフル”信号（リード４０７）、“概 ね空”信号（リード４０８）、及び“空”信号（リード４０９）である。 メモリ回路４２０のポートＢのＩ／Ｏ信号は、ポートＡのＩ／Ｏ信号と類似し ている。しかしながら、ポートＢに於ける信号はＬＲＰを通してルーティングさ れているため、プログラマブル論理デバイス２００のＧＬＢに接続することがで きる。従ってメモリ回路４２０はＧＬＢに於いて実現される論理関数をサポート するのに用いることができる。従って、メモリ回路４２０は多くの応用に対して 効果のあるオンチップメモリを提供する。 第４ｂ図は、第４ａ図のメモリ回路４２０の実施形態を示す。第４ｂ図に示さ れているように、メモリ回路４２０はポートＡまたはポートＢからアクセスする ことのできるデュアルポートＳＲＡＭ４２５を含んでいる。ＡＳＢ４００がＳＲ ＡＭとして構成される場合、マルチプレクサ４４０、４４２、及び４４３は、（ ｉ）バス４５２のポートＡアドレス信号、（ｉｉ）リード４５１上の読出し／書 込み制御信号、及び（ｉｉｉ）リード４５０上のチップ選択信号を選択するよう にプログラムされる。バス４５２上のアドレス信号は、第４ａ図に示したバス４ １１ａ上の信号である。バス４５１上の読出し／書込み制御信号は、第４ａ図の リード４１３ａ、４１３ｃ、４１４ａまたは４１４ｃの読出し／書込み制御信号 の一つとすることができる。第４ａ図の読出し書込み制御信号によって、ＡＳＢ ４００がＩ／Ｏピンに於いて９ビットデータパスを有するかあるいは１８ビット データパスを有するかも選択される。データパスの幅の選択は、マルチプレクサ ４３０によってなされる。マルチプ レクサ４３０はデュアルポートＳＲＡＭ４２５の入力／出力信号を１８ビットデ ータパス（バス４６０及び４６１）、または９ビットデータパス（バス４６０ま たは４６１のどちらか。プログラマブル論理デバイス２００のプログラミングに よって決定される）へとルーティングする。リード４５０上のチップ選択信号は 、第４ａ図のリード４１５ｃまたは４１５ａの何れかの信号とすることができる 。ＡＳＢ４００がＳＲＡＭとして構成される場合のポートＢの信号は、ポートＡ の信号について上述したのと同様に供給される。 ＡＳＢ４００がデュアルポートＳＲＡＭとして構成される場合、一方のポート に対するビジー信号は、そのポートに於いて遅れて試みられるメモリアクセスに よって、そのとき他方のポートでアクセスされているメモリアドレスと同じメモ リアドレスがアクセスされるとき生成される。ビジー信号は、アービトレーショ ン論理回路（arbitration logic circuit）４２９によって生成される。この論 理回路４２９は、ポートＡとＢの両方のチップ選択信号がオン状態になったとき 、ポートＡとＢに於けるアドレスを比較する。ポートＡに於けるビジー信号は、 ポートＡに於けるチップ選択信号がポートＢに於けるチップ選択信号より遅れて いるときオン状態となる。その逆も成り立つ。 ＡＳＢ４００が２つのシングルポートＳＲＡＭとして構成される場合、各ＳＲ ＡＭは１２８×１８ビットまたは２５６×９ビットのいずれかである。デュアル ポートＳＲＡＭ４２５のアドレス空間をポートＡ及びＢの一方を通じて各々独立 してアクセス可能な２つのシングルポートＳＲＡＭに分割するため、マルチプレ クサ４４１及び４３７はポートＡ及びＢに供給されるアドレスのビット７を逆の 値に固定する。 ＡＳＢ４００がＦＩＦＯメモリとして構成される場合、ポートＡ及びＢの一方 が選択され、ＦＩＦＯメモリの“読出し”ポート（即ち出力ポート）となり、他 方のポートがＦＩＦＯメモリの“書込み”ポート（即ち入力ポート）となる。読 出しカウンタ４２７はＦＩＦＯメモリの読出しアドレスを生成する。この読出し アドレスはマルチプレクサ４３２または４３３によってマルチプレクサ４３６（ ポートＢ）またはマルチプレクサ４４０（ポートＡ）の何れかに送られる。同様 に、書込みカウンタ４２８はＦＩＦＯメモリの“書込み”アドレスを生成する。 ＦＩＦＯメモリの“書込み”アドレスはマルチプレクサ４３２または４３３によ ってマルチプレクサ４３６（ポートＢ）またはマルチプレクサ４４０ （ポートＡ）の何れかに送られる。ＦＩＦＯとして構成されている場合、読出し カウンタ４２７及び書込みカウンタ４２８を制御するため、ポートＡ及びＢの書 込みイネーブル信号が、それぞれリード４５１及び４５４を介してフラグ論理回 路４２６へ送られる。フラグ制御論理回路４２６は、“フル”、“空”、“概ね 空”及び“概ねフル”状態を検出する。 ＡＳＢ５００のＩ／Ｏセルは、ＡＳＢ５００の選択された入力及び出力信号をプ ログラマブル論理デバイス２００のＩ／Ｏピンに関係付ける。この実施例では、 出力用に構成されたＡＳＢ５００のＩ／Ｏセルを制御するべく、ブロック５０２ は２つのグローバル出力イネーブル信号と一つの積項出力イネーブル信号から出 力イネーブル信号を選択するように構成することができる。 第５ａ図に示されているように、Ｉ／Ｏセル５０３はＩ／Ｏピンからイネーブ ル信号を受信する。リード５１３上に出力され、構成マルチプレクサ（configur ing multiplexer）５１４によってレジスタバンク５０１ａ〜５０１ｈへとルー ティングされるこのイネーブル信号によって、Ｉ／Ｏセル５０５ａ〜５０５ｐに 関連するＩ／Ｏピン上に受信されたデータは、選択されたレジスタにパラレルに ロードされる。ＡＳＢ５００がシフトレジスタモードでシリアル入力用に構成さ れている場合、Ｉ／Ｏセル５０４は、関連するＩ／Ｏピンに於いてシリアル入力 信号を受信する。リード５１２上に供給されるこのシリアル入力信号は、構成マ ルチプレクサ５１６によってレジスタバンク５０１ａ〜５０１ｈにルーティング される。ＡＳＢ５００に於いて、パラレルデータ入力及び／または出力とするた め、Ｉ／Ｏセル５０５ａ〜５０５ｐを用いて、関連するＩ／Ｏピンを、入力ピン 、出力ピンまたは双方向ピンとして構成することができる。Ｉ／Ｏセル５０５ａ 〜５０５ｐに関連するＩ／Ｏピンにて受信される入力信号は、内部データバス５ １１上に供給される。同様に、Ｉ／Ｏセル５０５ａ〜５０５ｐに関連するＩ／Ｏ ピン上に供給される出力信号は、内部データバス５０９から送られる。ＡＳＢ５ ００がシリアル出力を出力するように構成されている場合、Ｉ／Ｏセル５０６が 関連するＩ／Ｏセルに於いてシリアル出力信号を供給する。ＡＳＢ５００がカウ ンタまたはタイマバンクとして構成されている場合、Ｉ／Ｏセル５ ０７は４個までの“カウントキャリーアウト（count carry out）”または“タ ーミナルカウント（terminal count）”信号を供給する。カウンタモードの場合 、“カウントキャリーアウト”信号を用いて、複数のプログラマブル論理デバイ スＡＳＢをカスケード接続し、より大きなカウンタを形成することができる。タ イマモードの場合、タイマが予め定められたカウント値に達すると、ターミナル カウント信号がオン状態となる。レジスタバンク５０１ａ〜５０１ｈの出力信号 （詳述すると、シリアル出力信号５０８、パラレルデータ出力バス５０９及びカ ウントキャリーアウト信号５１０）は、ＩＩＢまたは“ｐｒｅｍｕｘ”５９０に 供給され、関連するＬＲＰへ送られる。 パラレル入力またはパラレル出力用に構成されている場合、相互接続ライング ループＡ０上に受信される３ビット信号の値に基づいて、デマルチプレクサ５１ ７によって、レジスタバンク５０１ａ〜５０１ｈの一つが選択される。相互接続 ライングループＡ０も、Ｉ／Ｏピンから受信されるパラレルロードイネーブル信 号５１２及びリード５１３上のシリアル入力信号の代わりに、マルチプレクサ５ １４及び５１６を適切に構成することによって選択可能なパラレルロードイネー ブル信号及びシリアル入力信号を供給する。更にグループＡ０は、（ａ）シリア ル入力または出力のためのリード５１８上の“シフトイネーブル”信号、（ｂ） カウンタまたはタイマモードに於けるカウンタのバラレルローディングのための バス５１９上の４つの“プリロード”信号、（ｃ）バス５２０上の４つの“キャ リーイン”または“カウントホールド”信号（カウンタモードでは“キャリーイ ン”信号、タイマモードでは“カウントホールド”制御信号）、及び（ｄ）リー ド５２１上の積項クロック信号（product term clock signal）も供給する。カ ウンタモードに於いて、各オン状態となった“キャリーイン”信号は、次のクロ ック周期に於いて関連するカウンタを増加または減少させる。タイマモードに於 いて、各“カウントホールド”信号は、次のクロック周期のあいだ関連するタイ マのカウント値が増加または減少するのを阻止する。 第５ａ図の実施例は、５つのクロック信号（３つのグローバルクロック信号の 任意の一つ、Ｉ／Ｏセルから受信されるクロック信号、内部ロジックによって生 成される積項クロック信号）の中の一つを使用するように構成することができる 。 第５ｂ（ｉ）〜第５ｂ（ｖｉ）図に、ＡＳＢ５００の様々な構成を示す。第５ ｂ（ｉ）図は、それぞれバス５２３及び５０９上のパラレルデータ入力、パラレ ルデータ出力用に構成されたＡＳＢ５００を示す。３ ビット選択ライン５２４によって、８つの１６ビットレジスタバンクの中からア ドレス指定されるレジスタバンクが選択される。リード５２５上のイネーブル信 号は、選択されたレジスタバンク内へのバス５２３上のデータの書込みをイネー ブルする。この実施例では、入力バス５２３は、真または補数論理フォーマット を供給するように構成することができる。補数フォーマットは、Ｉ／Ｏセル５０ ５ａ〜５０５ｐから受信される入力信号をマルチプレクサ５１５によって反転す ること或いはＡＮＤアレイ５７０の反転された出力信号を選択することによって 供給される。 リード５１８上のシフトイネーブル信号がオン状態になると、シリアルデータ入 力ライン５２３上のビットがシフトレジスタ内に最上位ビットとしてシフトされ る。パラレルデータ読込み及びデータ書込みは、第５ｂ（ｉ）図の構成について 上述したのと概ね同様にして実行される。この実施例では、第５ｂ（ｉｉ）図の 構成と同様に、リード５２５上のイネーブル信号がリード５１８上のシフトイネ ーブル信号に対し優先する。 第５ｂ（ｉｖ）図は、パラレル／シリアルデータ入力、パラレル／シリアルデ ータ出力用に構成されたＡＳＢ５００を示す。この構成では、２以上の隣接する レジスタバンクによって、２０乃至１２８ビットの範囲の任意のサイズのシフト レジスタを、４ビット刻みで構成することができる。シフトレジスタの最上位側 に位置するレジスタバンクは、４ビット、８ビット、１２ビットまたは１６ビッ トシフトレジスタスライスとして構成することができるが、このときシフトレジ スタの残りのレジスタバンクは各々１６ビット幅に設定される。一つのレジスタ バンクしか使用しない場合は、当然であるが、シフトレジスタは、４ビット、８ ビット、１２ビットまたは１６ビットとすることができる。リード５１８上のシ フトイネーブル信号がオン状態になると、リード５２３上のビットがシフトレジ スタ内に最上位ビットとしてシフトされるとともに、最下位ビットがシフトレジ スタからリード５０８上にシリアルデータ出力ビットとして出力される。この実 施例では、第５ｂ（ｉｉ）図の構成と同様に、リード５２５上のイネーブル信号 がリード５１８上のシフトイネーブル信号に対し優先する。 第５ｂ（ｖ）図は、カウンタ動作用に構成されたＡＳＢ５００を示す。この実 施例では、カウンタ機能はレジスタバンク１、３、５及び７にのみ具備される。 従って、ＡＳＢ５００は、４つの４、８、１２、または１６ビットカウンタにす ることができる。別の形態として、２以上の隣 接するレジスタバンクによって、２０乃至６４ビットの範囲の任意のサイズのよ り大きなアップ／ダウンカウンタを４ビット刻みで形成することもできる。その ような大きなカウンタでは、最上位側のレジスタバンクは４ビット、８ビット、 １２ビットまたは１６ビットカウンタとして構成され、より大きなカウンタの残 りのレジスタバンクは各々１６ビット幅に設定される。この構成では、リード５ ２５上のイネーブル信号がオン状態になったとき、選択されたレジスタバンクへ のパラレルロードが実行される。 別の方法では、リード５１９上のカウントプリロード信号がオン状態になったと き、選択されたカウンタは隣接するレジスタバンクの内容をロードする。例えば 、リード５１９上の信号がオン状態になったとき、レジスタバンク１のカウンタ は、レジスタバンク０の内容をパラレルにロードする。バス５２０上のカウント “キャリーイン”信号がオン状態になると、このカウント“キャリーイン”信号 に関連するカウンタは、アップカウンタにプログラムされているか或いはダウン カウンタにプログラムされているかに応じて、増加または減少する。また、バス ５１０上の“キャリーアウト”信号に対応して、カウンタがアップカウンタにプ ログラムされているか或いはダウンカウンタにプログラムされているかに応じて 、各カウンタに於けるオーバフローまたはアンダフロー状態が認識される。 第５ｂ（ｖｉ）図は、タイマ動作用に構成されたＡＳＢ５００を示す。タイマ は、ターミナルカウントに達したとき“巻き戻らない”カウンタである。この実 施例では、レジスタバンク１、３、５及び７のみがタイマ機能を具備し得る。第 ５ｂ（ｖ）図のカウンタ構成と同様に、ＡＳＢ５００内の隣接する２以上のタイ マを、２０乃至６４ビットの範囲の任意の幅のタイマが４ビット刻みで形成され るよう構成することができる。別の形態として、ＡＳＢ５００内の各タイマを、 ４、８、１２または１６ビットタイマとして個々に構成することもできる。この 実施例では、プログラム時に、各タイマに対しプリセット値（preset value）を 指定することができる。リード５１８上のスタート信号がロジックロードにセッ トされると、プリセット値か選択されたカウンタにロードされ、タイマ動作が開 始される。 第５ｃ図は、ＬＲＰからＡＳＢ５００へと信号をルーティングする相互接続ラ インの２つのグループＡ０及びＡ１を提供するＡＮＤアレイ５ ７０及び５７１を示す。グループＡ０及びＡ１に於ける相互接続ラインの割り当 ては、各ＡＮＤアレイの左側のコラム内に示されている。 第５ｄ図は、ＡＳＢ５００の出力信号をＬＲＰ内へとルーティングするインタ フェース相互接続ブロック（ＩＩＢ）５９０を示す。 第５ｄ図に示されているように、ＩＩＢ５９０への各入力信号は、４つのＬＲＰ ラインの一つにルーティングされ得る。 第６ａ図は、本実施例に於けるレジスタバンク０、２、４及び６の一つを実現 するのに適した回路６００を示す。第６ａ図に示されているように、１６個のＤ 型フリップフロップを含む１６ビットレジスタ６０１によって、レジスタバンク に記憶能力が与えられる。バス６０２上の１６個の出力信号は、レジスタバンク の共通出力リード（即ち第５ａ図のバス５０９）に供給されるとともに、次に上 位のレジスタバンクの入力リードにも供給され得る（即ち回路６００がレジスタ バンク０を具現している場合、回路６００の出力リードはレジスタバンク１の入 力リードに対し入力信号を供給する）。また、バス６０２は、シフト論理ブロッ ク６１０へも入力信号を供給する。シフト論理ブロック６１０は、“シリアルイ ン”ビットとして、（ａ）前のレジスタバンクからのリード６０３上の最下位ビ ットと、（ｂ）レジスタバンクの共通シリアル入力ピンであるリード５２３（第 ５ａ図）上の信号の内、一方を選択する。シフト動作に於いてシリアルインビッ トは、出力バス６０２上の値に、適当な４ビット境界に於いて挿入される。例え ば、レジスタバンクが１２ビットシフトレジスタとして構成されている場合、シ リアルビットはマルチプレクサ６０５ａによってバス６０２上の値のビット１１ に挿入され、結果としてシフトされた値がバス６０６上に出力される。バス６０ ６上の値の残りの１１ビット（即ちビット０〜１１）は、シフタ６０４ｂ、６０ ４ｃ、及び６０４ｄを用いるとともに、マルチプレクサ６０５ｂ及び６０５ｃを それぞれバス６０２のビット８及び４を受信するように設定することにより、バ ス６０２のビット０〜１１をシフトすることによって得られる。 レジスタ６０１への入力信号は、マルチプレクサ６０７によって３つ の供給源から選択される。３つの供給源とは、（ａ）バス６０２、（ｂ）バス６ ０６及び（Ｃ）バス５２２である。バス６０２の信号は、リード５１８上のシフ トイネーブル信号とリード５２５上のイネーブル信号が両方ともオン状態でない 場合に選択される。バス６０６の信号は、リード５１８上のシフトイネーブル信 号がオン状態のとき選択され、バス５２２上の信号はリード５２５上のイネーブ ル信号がオン状態のとき選択される。第６ａ図に示されているように、ゲート６ １１及び６１２によって、リード５２５上の信号がリード５１８上のシフトイネ ーブル信号に対し優先することが保証されている。 レジスタ６０１用のクロック信号は、マルチプレクサ６１３によって５つの供 給源から選択される。マルチプレクサ６１３によって選択されたクロック信号か ら、マルチプレクサ６１４は更に２つの位相のうち一方を選択する。リード６１ ５上に供給されるグローバルリセット信号は、レジスタ６０１をイニシャライズ する。 第６ｂ図は、本発明に於けるレジスタバンク１、３、５及び７の一つを実現す るのに適した回路６５０を示してしる。第６ａ図の回路６００と第６ｂ図の回路 ６５０の相互参照を容易にするため、回路６００と６５０内の同様の要素には同 じ参照符号を付す。従って、理解されるように、１６ビットレジスタ６０１、シ フト論理ブロック６１０、クロック信号選択用のマルチプレクサ６１３及び６１ ４は、回路６００と６５０の両方に於いて実質的に同一である。 回路６５０では、データバス５２２、バス６０２及びシフトバス６０６からの 入力信号の受信に加え、レジスタ６０１は、更に２つの入力信号供給源から、マ ルチプレクサ６５１を介して、データを受信することができる。これらの２つの 入力信号供給源とは、バス６５４上の“プリロードデータ（preload data）”と 、バス６５６上のネクストカウント信号（next count signal）である。バス６ ５６のネクストカウント信号は、カウンタロジック６７０からの出力信号である 。マルチプレクサ６６２は、プリロードデータバス６５４として、バス６０３上 に受信される前のレジスタバンクの出力信号の１６ビットデータか、或いはマル チプレクサ６５５を設定することによりプログラム時に構成されたプリセット値 の何れかを選択する。マルチプレクサ６５５は、１６個の２対１マルチプレクサ を含んでいる。これらのマルチプレクサは、１６ビットの値が出力されるように 、各々独立してプログラムされる。バス６５４上のデータは、リード５１９ａ上 の“プリロード”信号（第５ａ図のバ ス５１９上のピット）がオン状態のとき選択される。 バス６５６上の“ネクストカウント”信号は、回路６５０がカウンタまたはタ イマモードのとき選択される。マルチプレクサ６５７かバス６７５としてバス６ ０２上の信号を選択するか、あるいはそれらの補数信号を選択するかに依存して 、カウントロジック６７０はアップカウンタまたはダウンカウンタを具現する。 入力リード５２０ａ上のカウント“キャリーイン”信号（第５ａ図のバス５２０ のビット）がオン状態のとき、増分器（incrementer）６５８はマルチプレクサ ６５７からの出力値を増加し、バス６５６上にその出力値として１６ビットのネ クストカウント信号を出力する。回路６６１は適当なオーバフローまたはアンダ フロー状態（即ちバス６７５上のビットが全て１）を検出し、リード５１０ａ上 に“カウントキャリーアウト”信号（第５ａ図に於けるバス５１０のビット）を 出力する。回路６５０がタイマとして構成されている場合、カウント“キャリー アウト”信号は、“ターミナルカウント”信号となる。タイマモードの場合、タ ーミナルカウントに達すると、ゲート６６０は、マルチプレクサ６５９の出力信 号としてバス６０２上の信号を“ネクストカウント”信号として選択する。 上述した詳細な説明は本発明の特定の実施形態を例示するためになされたもの であり、本発明を限定することを意図したものではない。本発明の範囲を逸脱す ることなく様々な変形変更が可能である。本発明は以下の請求の範囲によって画 定される。請求の範囲 １．論理回路を構成するための汎用プログラマブル論理ゲートを有する汎用プロ グラマブル論理回路と、 予め定められた用途に対しカスタマイズされた複数の構成の中の一つに構成変 更可能な回路であるプログラマブル特定用途向け回路とを含むプログラマブル論 理集積回路。 ２．前記プログラマブル論理ブロックと前記特定用途向け回路とを相互接続する ためのプログラマブル相互接続リソースを更に含むことを特徴とする請求項１に 記載の集積回路。 ３．前記プログラマブル相互接続リソースが更に相互接続ラインのスイッチマト リクスを含んでおり、前記特定用途向け回路が複数の入力及び出力端子を含んで おり、前記集積回路が更に前記特定用途向け回路と前記プログラマブル相互接続 リソースとの間にプログラマブルインタフェース相互接続ブロックを含んでおり 、前記プログラマブル相互接続ブロックは前記特定用途向け回路の前記入力及び 出力端子を１または複数の前記相互接続ラインに割り当てることを特徴とする請 求項２に記載の集積回路。 ４．複数の入力及び出力端子と、 前記集積回路の前記入力端子を前記特定用途向け回路の前記入力端子に選択的 に接続し、前記特定用途向け回路に入力信号が供給されるようにするプログラマ ブル入力リソースとを更に含むことを特徴とする請求項１に記載の集積回路。 ５．前記特定用途向け回路か、該特定用途向け回路が複数の構成の中の一つに構 成されるのを可能とするコンフィギュレーション回路を含んでいることを特徴と する請求項１に記載の集積回路。 ６．前記集積回路がイン−システムプログラム可能であることを特徴と する請求項５に記載の集積回路。 ７．前記集積回路が不揮発性メモリ技術を用いて実現されていることを特徴とす る請求項５に記載の集積回路。 ８．前記集積回路が揮発性メモリ技術を用いて実現されていることを特徴とする 請求項５に記載の集積回路。 ９．前記特定用途向け回路がメモリアレイを含んでいることを特徴とする請求項 ５に記載の集積回路。 １０．前記集積回路がイン−システムプログラム可能であることを特徴とする請 求項１に記載の集積回路。 １１．前記集積回路が不揮発性メモリ技術を用いて実現されていることを特徴と する請求項１に記載の集積回路。 １２．前記集積回路が揮発性メモリ技術を用いて実現されていることを特徴とす る請求項１に記載の集積回路。 １３．前記特定用途向け回路がプログラム可能に構成変更可能なメモリアレイを 含んでいることを特徴とする請求項１に記載の集積回路。 １４．前記特定用途向け回路がプログラム可能に構成変更可能なメモリアレイを 含んでいることを特徴とする請求項２に記載の集積回路。 １５．前記特定用途向け回路がプログラム可能に構成変更可能なメモリアレイを 含んでいることを特徴とする請求項３に記載の集積回路。 １６．前記メモリアレイが複数のワードサイズから選択されたプログラム可能な ワードサイズを有していることを特徴とする請求項１３に記載の集積回路。 １７．前記メモリアレイが、更に１または複数のメモリアレイにプログラム可能 に分割可能であることを特徴とする請求項１３に記載の集積回路。 １８．前記メモリアレイがデュアルポートメモリアレイを含んでいるこ とを特徴とする請求項１３に記載の集積回路。 １９．前記デュアルポートメモリアレイ内のメモリワードに先入れ先出し式にア クセスするための制御回路を更に含むことを特徴とする請求項１８に記載の集積 回路。 ２０．前記メモリアレイ内の有効なデータの量を定性的に示すためのステータス 信号論理回路を更に含むことを特徴とする請求項１９に記載の集積回路。 ２１．前記制御回路が、前記デュアルポートメモリアレイにアクセスするための アドレスを生成する読出しカウンタ及び書込みカウンタを含んでいることを特徴 とする請求項２０に記載の集積回路。 ２２．前記特定用途向け回路がプログラム可能に構成変更可能なメモリアレイを 含んでいることを特徴とする請求項５に記載の集積回路。 ２３．前記メモリアレイが複数のワードサイズから選択されたプログラム可能な ワードサイズを有していることを特徴とする請求項２２に記載の集積回路。 ２４．前記メモリアレイが、更に１または複数のメモリアレイにプログラム可能 に分割可能であることを特徴とする請求項１３に記載の集積回路。 ２５．前記メモリアレイがデュアルポートメモリアレイを含んでいることを特徴 とする請求項２２に記載の集積回路。 ２６．前記デュアルポートメモリアレイ内のメモリワードに先入れ先出し式にア クセスするための制御回路を更に含むことを特徴とする請求項２２に記載の集積 回路。 ２７．前記メモリアレイ内の有効なデータの量を定性的に示すためのステータス 信号論理回路を更に含むことを特徴とする請求項２３に記載の集積回路。 ２８．前記制御回路が、前記デュアルポートメモリアレイにアクセスするための アドレスを生成する読出しカウンタ及び書込みカウンタを含んでいることを特徴 とする請求項２７に記載の集積回路。 ２９．前記特定用途向け回路が複数のレジスタを含んでいることを特徴とする請 求項１に記載の集積回路。 ３０．前記特定用途向け回路が、前記レジスタの一つをシフトレジスタに構成す るためのロジックコンフィギュレーション回路を更に含んでいることを特徴とす る請求項２９に記載の集積回路。 ３１．前記特定用途向け回路が、前記レジスタの一つをカウンタに構成するため のロジックコンフィギュレーション回路を更に含んでいることを特徴とする請求 項２９に記載の集積回路。 ３２．前記特定用途向け回路が、前記レジスタの一つをタイマに構成するための ロジックコンフィギュレーション回路を更に含んでいることを特徴とする請求項 ２９に記載の集積回路。 ３３．前記特定用途向け回路が複数のレジスタを含んでいることを特徴とする請 求項２に記載の集積回路。 ３４．前記特定用途向け回路が複数のレジスタを含んでいることを特徴とする請 求項３に記載の集積回路。 ３５．前記特定用途向け回路が複数のレジスタを含んでいることを特徴とする請 求項５に記載の集積回路。 ３６．前記特定用途向け回路が、前記レジスタの一つをシフトレジスタに構成す るためのロジックコンフィギュレーション回路を更に含んでいることを特徴とす る請求項３４に記載の集積回路。 ３７．前記特定用途向け回路が、前記レジスタの一つをカウンタに構成するため のロジックコンフィギュレーション回路を更に含んでいることを特徴とする請求 項３４に記載の集積回路。 ３８．前記特定用途向け回路が、前記レジスタの一つをタイマに構成するための ロジックコンフィギュレーション回路を更に含んでいることを特徴とする請求項 ３４に記載の集積回路。 ３９．前記前記特定用途向け回路が複数のカウンタを含んでいることを特徴とす る請求項１に記載の集積回路。 ４０．前記前記特定用途向け回路が複数のカウンタを含んでいることを特徴とす る請求項２に記載の集積回路。 ４１．前記前記特定用途向け回路が複数のカウンタを含んでいることを特徴とす る請求項３に記載の集積回路。 ４２．前記タイマが前記集積回路の外部の供給源から初期値を受け取るように接 続されていることを特徴とする請求項３８に記載の集積回路。 ４３．前記タイマが前記レジスタの中の別のレジスタから初期値を受け取るよう に接続されていることを特徴とする請求項３８に記載の集積回路。 ４４．前記タイマがプログラム可能なロード値を受け取るように接続されている ことを特徴とする請求項３８に記載の集積回路。 ４５．集積回路に於いて、 プログラマブル特定用途向け回路を設ける過程と、 前記特定用途向け回路が複数の構成の中の一つに構成されるのを可能とするコ ンフィギュレーション回路を設ける過程とを含むことを特徴とする方法。 ４６．複数のプログラマブル論理ブロックを設ける過程と、 前記プログラマブル論理ブロックと前記特定用途向け回路とを相互接続するた めのプログラマブル相互接続リソースを設ける過程とを更に含むことを特徴とす る請求項４５に記載の方法。 ４７．プログラマブル相互接続リソースを設ける前記過程によって相互 接続ラインのスイッチマトリクスが設けられ、前記特定用途向け回路には複数の 入力及び出力端子が設けられており、前記方法が更に前記特定用途向け回路と前 記プログラマブル相互接続リソースとの間にプログラマブルインタフェース相互 接続ブロックを設ける過程を含み、前記プログラマブル相互接続ブロックは前記 特定用途向け回路の前記入力及び出力端子を１または複数の前記相互接続ライン に割り当てることを特徴とする請求項４６に記載の方法。 ４８．前記集積回路に複数の入力及び出力端子を設ける過程と、 前記集積回路の前記入力端子を前記特定用途向け回路の前記入力端子に選択的 に接続し、前記特定用途向け回路に入力信号が供給されるようにするためのプロ グラマブル入力リソースを設ける過程とを更に含むことを特徴とする請求項４７ に記載の方法。 ４９．前記集積回路がイン−システムプログラム可能に提供されることを特徴と する請求項４５に記載の方法。 ５０．前記集積回路が不揮発性メモリ技術を用いて実現されることを特徴とする 請求項４５に記載の方法。 ５１．前記集積回路が揮発性メモリ技術を用いて実現されることを特徴とする請 求項４５に記載の方法。 ５２．特定用途向け回路を設ける前記過程によって、プログラム可能に構成変更 可能なメモリアレイが提供されることを特徴とする請求項４５に記載の方法。 ５３．特定用途向け回路を設ける前記過程によって、プログラム可能に構成変更 可能なメモリアレイが提供されることを特徴とする請求項４６に記載の方法。 ５４．前記メモリアレイが、複数のワードサイズから選択されたプログラム可能 なワードサイズを具備することを特徴とする請求項５２に記載 の方法。 ５５．プログラム可能に構成変更可能なメモリアレイを提供する前記過程によっ て、更に１または複数のメモリアレイにプログラム可能に分割可能なメモリアレ イが提供されることを特徴とする請求項５２に記載の方法。 ５６．プログラム可能に構成変更可能なメモリアレイを提供する前記過程によっ て、デュアルポートメモリアレイが提供されることを特徴とする請求項５２に記 載の方法。 ５７．前記デュアルポートメモリアレイのメモリワードに先入れ先出し式にアク セスするための制御回路を設ける過程を更に含むことを特徴とする請求項５６に 記載の方法。 ５８．前記メモリアレイ内の有効なデータの量を定性的に示すためのステータス 信号論理回路を設ける過程を更に含むことを特徴とする請求項５６に記載の方法 。 ５９．制御回路を設ける前記過程によって、前記デュアルポートメモリアレイに アクセスするためのアドレスを生成する読出しカウンタ及び書込みカウンタが提 供されることを特徴とする請求項５８に記載の方法。 ６０．特定用途向け回路を設ける前記過程によって、複数のレジスタが提供され ることを特徴とする請求項４５に記載の方法。 ６１．特定用途向け回路を設ける前記過程が、前記レジスタの一つをシフトレジ スタに構成するためのロジックコンフィギュレーション回路を設ける過程を更に 含むことを特徴とする請求項６０に記載の方法。 ６２．特定用途向け回路を設ける前記過程が、前記レジスタの一つをカウンタに 構成するためのロジックコンフィギュレーション回路を設ける過程を更に含むこ とを特徴とする請求項６０に記載の方法。 ６３．特定用途向け回路を設ける前記過程が、前記レジスタの一つをタ イマに構成するためのロジックコンフィギュレーション回路を設ける過程を更に 含むことを特徴とする請求項６０に記載の方法。 ６４．特定用途向け回路を設ける前記過程によって、複数のカウンタが提供され ることを特徴とする請求項４５に記載の方法。 ６５．前記タイマが前記集積回路の外部の供給源から初期値を受け取ることを特 徴とする請求項６３に記載の方法。 ６６．前記タイマが前記レジスタの中の別のレジスタから初期値を受け取ること を特徴とする請求項６３に記載の方法。 ６７．前記タイマがプログラム可能なロード値を受け取ることを特徴とする請求 項６３に記載の方法。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 チァン、アルバート・エル アメリカ合衆国カリフォルニア州94303・ パロアルト・バウティスタコート 930 【要約の続き】

Claims (1)

1. 【特許請求の範囲】 １．プログラマブル特定用途向け回路を含む集積回路。 ２．複数のプログラマブル論理ブロックと、 前記プログラマブル論理ブロックと前記特定用途向け回路とを相互接続するた めのプログラマブル相互接続リソースとを更に含むことを特徴とする請求項１に 記載の集積回路。 ３．前記プログラマブル相互接続リソースが更に相互接続ラインのスイッチマト リクスを含んでおり、前記特定用途向け回路が複数の入力及び出力端子を含んで おり、前記集積回路が更に前記特定用途向け回路と前記プログラマブル相互接続 リソースとの間にプログラマブルインタフェース相互接続ブロックを含んでおり 、前記プログラマブル相互接続ブロックは前記特定用途向け回路の前記入力及び 出力端子を１または複数の前記相互接続ラインに割り当てることを特徴とする請 求項２に記載の集積回路。 ４．複数の入力及び出力端子と、 前記集積回路の前記入力端子を前記特定用途向け回路の前記入力端子に選択的 に接続し、前記特定用途向け回路に入力信号が供給されるようにするプログラマ ブル入力リソースとを更に含むことを特徴とする請求項１に記載の集積回路。 ５．前記特定用途向け回路が、該特定用途向け回路が複数の構成の中の一つに構 成されるのを可能とするコンフィギュレーション回路を含んでいることを特徴と する請求項１に記載の集積回路。 ６．前記集積回路がイン−システムプログラム可能であることを特徴とする請求 項５に記載の集積回路。 ７．前記集積回路が不揮発性メモリ技術を用いて実現されていることを特徴とす る請求項５に記載の集積回路。 ８．前記集積回路が揮発性メモリ技術を用いて実現されていることを特徴とする 請求項５に記載の集積回路。 ９．前記特定用途向け回路がメモリアレイを含んでいることを特徴とする請求項 ５に記載の集積回路。 １０．前記集積回路がイン−システムプログラム可能であることを特徴とする請 求項１に記載の集積回路。 １１．前記集積回路が不揮発性メモリ技術を用いて実現されていることを特徴と する請求項１に記載の集積回路。 １２．前記集積回路が揮発性メモリ技術を用いて実現されていることを特徴とす る請求項１に記載の集積回路。 １３．前記特定用途向け回路がプログラム可能に構成変更可能なメモリアレイを 含んでいることを特徴とする請求項１に記載の集積回路。 １４．前記特定用途向け回路がプログラム可能に構成変更可能なメモリアレイを 含んでいることを特徴とする請求項２に記載の集積回路。 １５．前記特定用途向け回路がプログラム可能に構成変更可能なメモリアレイを 含んでいることを特徴とする請求項３に記載の集積回路。 １６．前記メモリアレイが複数のワードサイズから選択されたプログラム可能な ワードサイズを有していることを特徴とする請求項１３に記載の集積回路。 １７．前記メモリアレイが、更に１または複数のメモリアレイにプログラム可能 に分割可能であることを特徴とする請求項１３に記載の集積回路。 １８．前記メモリアレイがデュアルポートメモリアレイを含んでいることを特徴 とする請求項１３に記載の集積回路。 １９．前記デュアルポートメモリアレイ内のメモリワードに先入れ先出し式にア クセスするための制御回路を更に含むことを特徴とする請求項 １８に記載の集積回路。 ２０．前記メモリアレイ内の有効なデータの量を定性的に示すためのステータス 信号論理回路を更に含むことを特徴とする請求項１９に記載の集積回路。 ２１．前記制御回路が、前記デュアルポートメモリアレイにアクセスするための アドレスを生成する読出しカウンタ及び書込みカウンタを含んでいることを特徴 とする請求項２０に記載の集積回路。 ２２．前記特定用途向け回路がプログラム可能に構成変更可能なメモリアレイを 含んでいることを特徴とする請求項５に記載の集積回路。 ２３．前記メモリアレイが複数のワードサイズから選択されたプログラム可能な ワードサイズを有していることを特徴とする請求項２２に記載の集積回路。 ２４．前記メモリアレイが、更に１または複数のメモリアレイにプログラム可能 に分割可能であることを特徴とする請求項１３に記載の集積回路。 ２５．前記メモリアレイがデュアルポートメモリアレイを含んでいることを特徴 とする請求項２２に記載の集積回路。 ２６．前記デュアルポートメモリアレイ内のメモリワードに先入れ先出し式にア クセスするための制御回路を更に含むことを特徴とする請求項２２に記載の集積 回路。 ２７．前記メモリアレイ内の有効なデータの量を定性的に示すためのステータス 信号論理回路を更に含むことを特徴とする請求項２３に記載の集積回路。 ２８．前記制御回路が、前記デュアルポートメモリアレイにアクセスするための アドレスを生成する読出しカウンタ及び書込みカウンタを含んでいることを特徴 とする請求項２７に記載の集積回路。 ２９．前記特定用途向け回路が複数のレジスタを含んでいることを特徴とする請 求項１に記載の集積回路。 ３０．前記特定用途向け回路が、前記レジスタの一つをシフトレジスタに構成す るためのロジックコンフィギュレーション回路を更に含んでいることを特徴とす る請求項２９に記載の集積回路。 ３１．前記特定用途向け回路が、前記レジスタの一つをカウンタに構成するため のロジックコンフィギュレーション回路を更に含んでいることを特徴とする請求 項２９に記載の集積回路。 ３２．前記特定用途向け回路が、前記レジスタの一つをタイマに構成するための ロジッタコンフィギュレーション回路を更に含んでいることを特徴とする請求項 ２９に記載の集積回路。 ３３．前記特定用途向け回路が複数のレジスタを含んでいることを特徴とする請 求項２に記載の集積回路。 ３４．前記特定用途向け回路が複数のレジスタを含んでいることを特徴とする請 求項３に記載の集積回路。 ３５．前記特定用途向け回路が複数のレジスタを含んでいることを特徴とする請 求項５に記載の集積回路。 ３６．前記特定用途向け回路が、前記レジスタの一つをシフトレジスタに構成す るためのロジックコンフィギュレーション回路を更に含んでいることを特徴とす る請求項３４に記載の集積回路。 ３７．前記特定用途向け回路が、前記レジスタの一つをカウンタに構成するため のロジックコンフィギュレーション回路を更に含んでいることを特徴とする請求 項３４に記載の集積回路。 ３８．前記特定用途向け回路が、前記レジスタの一つをタイマに構成するための ロジックコンフィギュレーション回路を更に含んでいることを特徴とする請求項 ３４に記載の集積回路。 ３９．前記前記特定用途向け回路が複数のカウンタを含んでいることを特徴とす る請求項１に記載の集積回路。 ４０．前記前記特定用途向け回路が複数のカウンタを含んでいることを特徴とす る請求項２に記載の集積回路。 ４１．前記前記特定用途向け回路が複数のカウンタを含んでいることを特徴とす る請求項３に記載の集積回路。 ４２．前記タイマが前記集積回路の外部の供給源から初期値を受け取るように接 続されていることを特徴とする請求項３８に記載の集積回路。 ４３．前記タイマが前記レジスタの中の別のレジスタから初期値を受け取るよう に接続されていることを特徴とする請求項３８に記載の集積回路。 ４４．前記タイマがプログラム可能なロード値を受け取るように接続されている ことを特徴とする請求項３８に記載の集積回路。 ４５．集積回路に於いて、 プログラマブル特定用途向け回路を設ける過程と、 前記特定用途向け回路が複数の構成の中の一つに構成されるのを可能とするコ ンフィギュレーション回路を設ける過程とを含むことを特徴とする方法。 ４６．複数のプログラマブル論理ブロックを設ける過程と、 前記プログラマブル論理ブロックと前記特定用途向け回路とを相互接続するた めのプログラマブル相互接続リソースを設ける過程とを更に含むことを特徴とす る請求項４５に記載の方法。 ４７．プログラマブル相互接続リソースを設ける前記過程によって相互接続ライ ンのスイッチマトリクスが設けられ、前記特定用途向け回路には複数の入力及び 出力端子が設けられており、前記方法が更に前記特定用途向け回路と前記プログ ラマブル相互接続リソースとの間にプログラ マブルインタフェース相互接続ブロックを設ける過程を含み、前記プログラマブ ル相互接続ブロックは前記特定用途向け回路の前記入力及び出力端子を１または 複数の前記相互接続ラインに割り当てることを特徴とする請求項４５に記載の方 法。 ４８．前記集積回路に複数の入力及び出力端子を設ける過程と、 前記集積回路の前記入力端子を前記特定用途向け回路の前記入力端子に選択的 に接続し、前記特定用途向け回路に入力信号が供給されるようにするためのプロ グラマブル入力リソースを設ける過程とを更に含むことを特徴とする請求項４７ に記載の方法。 ４９．前記集積回路がイン−システムプログラム可能に提供されることを特徴と する請求項４５に記載の方法。 ５０．前記集積回路が不揮発性メモリ技術を用いて実現されることを特徴とする 請求項４５に記載の方法。 ５１．前記集積回路が揮発性メモリ技術を用いて実現されることを特徴とする請 求項４５に記載の方法。 ５２．特定用途向け回路を設ける前記過程によって、プログラム可能に構成変更 可能なメモリアレイが提供されることを特徴とする請求項４５に記載の方法。 ５３．特定用途向け回路を設ける前記過程によって、プログラム可能に構成変更 可能なメモリアレイが提供されることを特徴とする請求項４６に記載の方法。 ５４．前記メモリアレイが、複数のワードサイズから選択されたプログラム可能 なワードサイズを具備することを特徴とする請求項５２に記載の方法。 ５５．プログラム可能に構成変更可能なメモリアレイを提供する前記過程によっ て、更に１または複数のメモリアレイにプログラム可能に分割 可能なメモリアレイが提供されることを特徴とする請求項５２に記載の方法。 ５６．プログラム可能に構成変更可能なメモリアレイを提供する前記過程によっ て、デュアルポートメモリアレイが提供されることを特徴とする請求項５２に記 載の方法。 ５７．前記デュアルポートメモリアレイのメモリワードに先入れ先出し式にアク セスするための制御回路を設ける過程を更に含むことを特徴とする請求項５６に 記載の方法。 ５８．前記メモリアレイ内の有効なデータの量を定性的に示すためのステータス 信号論理回路を設ける過程を更に含むことを特徴とする請求項５６に記載の方法 。 ５９．制御回路を設ける前記過程によって、前記デュアルポートメモリアレイに アクセスするためのアドレスを生成する読出しカウンタ及び書込みカウンタが提 供されることを特徴とする請求項５８に記載の方法。 ６０．特定用途向け回路を設ける前記過程によって、複数のレジスタが提供され ることを特徴とする請求項４５に記載の方法。 ６１．特定用途向け回路を設ける前記過程が、前記レジスタの一つをシフトレジ スタに構成するためのロジックコンフィギュレーション回路を設ける過程を更に 含むことを特徴とする請求項６０に記載の方法。 ６２．特定用途向け回路を設ける前記過程が、前記レジスタの一つをカウンタに 構成するためのロジックコンフィギュレーション回路を設ける過程を更に含むこ とを特徴とする請求項６０に記載の方法。 ６３．特定用途向け回路を設ける前記過程が、前記レジスタの一つをタイマに構 成するためのロジックコンフィギュレーション回路を設ける過程を更に含むこと を特徴とする請求項６０に記載の方法。 ６４．特定用途向け回路を設ける前記過程によって、複数のカウンタが 提供されることを特徴とする請求項４５に記載の方法。 ６５．前記タイマが前記集積回路の外部の供給源から初期値を受け取ることを特 徴とする請求項６３に記載の方法。 ６６．前記タイマが前記レジスタの中の別のレジスタから初期値を受け取ること を特徴とする請求項６３に記載の方法。 ６７．前記タイマがプログラム可能なロード値を受け取ることを特徴とする請求 項６３に記載の方法。