JPH06112497A - Ｄｍｏｓ電界効果トランジスタの製造方法 - Google Patents

Ｄｍｏｓ電界効果トランジスタの製造方法

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JPH06112497A
JPH06112497A JP5215154A JP21515493A JPH06112497A JP H06112497 A JPH06112497 A JP H06112497A JP 5215154 A JP5215154 A JP 5215154A JP 21515493 A JP21515493 A JP 21515493A JP H06112497 A JPH06112497 A JP H06112497A
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シゼ−ホン・クワン
Fwu-Iuan Hshieh
フ−イァン・シィエ
Mike F Chang
マイク・エフ・チャング
Yueh-Se Ho
イェ−シ・ホー
King Owyang
キング・オウヤング
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Formation Of Insulating Films (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 トランジスタ製造工程のマスキング過程を
減らして整合誤差を減らし、歩留まりを向上させる。 【構成】 第１導電型の半導体基板１００の主面上にマ
スク層を形成し、これによって露出された基板の一部に
第２導電型の半導体領域をドープし、トランジスタの深
いボディ領域を形成し、基板によって露出された主面の
一部の上に酸化層を形成し、溝１２６は多結晶シリコン
が満たされ電気的にフロートした状態である。溝１２４
にもまた多結晶シリコンが満たされ溝１２０、及び１２
２を満たす多結晶シリコンと接続されているゲートフィ
ンガが電極に電気的に接続されている。ドレイン電極
は、基板の裏側面に形成されている。溝１２２のすぐ右
側の領域は、ノンアクティブ（ソースまたはボディ）領
域であって終端構造に隣接するダミーセルとして働く。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、狭いトレンチと、浅い
拡散層とを有し、かつ比較的少ない工程によって形成さ
れるトランジスタを製造するための、６ステップのマス
キング過程を用いるトレンチを形成されたＤＭＯＳトラ
ンジスタの製造方法に関する。
【０００２】
【従来の技術】ＤＭＯＳトランジスタは、電力用トラン
ジスタとして用いられる、トランジスタ領域を形成する
ために拡散を用いたＭＯＳＦＥＴ（金属酸化膜電界効果
トランジスタ）の一種として知られている。このトラン
ジスタは、自動車用電気システム、電源用、及び電磁石
用など広い用途に用いられている。
【０００３】何年にも亘って、電力用ＭＯＳＦＥＴを製
造するために、多くの異なったプロセスが用いられてき
た。これらのプロセスは、ほとんど深い拡散プロセスで
ある。基板にトレンチを有するトランジスタを形成する
ことは公知であって、そのトレンチには薄い酸化層が内
張され、導電性の多結晶シリコンが満たされ、トランジ
スタのゲートが形成される。
【０００４】従来技術のトレンチを有するＤＭＯＳトラ
ンジスタは、各々が分離した拡散層である、アクティブ
トランジスタ領域が形成される槽状部、トランジスタの
ボディ領域、トランジスタのソース領域、及びボディコ
ンタクト領域と、ターミネーション構造即ちフィールド
プレートとフィールドリングを含む、種々のトランジス
タの領域を画定するために、多数の（８または９ステッ
プの）マスキング過程を必要とするという短所があっ
た。更なるマスキング過程が、酸化層及び多結晶シリコ
ン部分を画定するために用いられる。これらの更なるマ
スキング過程は、各々マスク整合を必要とするので、整
合誤差の生じる可能性があり、歩留りを低下させる原因
となる。更に、加熱サイクルを含む多くのプロセス過程
は、注入されたイオンが予想外に拡散し、種々の拡散さ
れた領域の横方向の長さ及びまたは深さを変える傾向が
ある。
【０００５】従って、比較的少ないマスクを用いるトラ
ンジスタの製造過程が必要となる。
【０００６】多結晶シリコンストリンガを防止するよう
なトランジスタの製造方法が望まれている。多結晶シリ
コンストリンガは段差構造を有する酸化層の上に、多結
晶シリコンが配置されたときに形成される。多結晶シリ
コン層は、その段差構造に沿った部分の厚みが最も大き
いので、それに続く多結晶シリコン層のエッチングによ
って、その段差構造に隣接して多結晶シリコンの一部が
残る。この“ストリンガ”部分は、製造されたトランジ
スタの性能に関する大きな問題点の原因となる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、トラ
ンジスタ製造過程のマスキング過程を減らすことによっ
て、整合誤差の生じる可能性を減らし、歩留まりを向上
させることである。
【０００８】
【課題を解決するための手段】上述の目的は、ＤＭＯＳ
電界効果トランジスタの製造方法であって、主面を有す
る第１導電型の半導体基板を提供する過程と、前記主面
上にパターンを施されたマスク層を形成する過程と、前
記マスク層によって露出された前記基板の一部に第２導
電型の半導体領域をドープし、前記トランジスタの深い
ボディ領域を形成する過程と、前記基板によって露出さ
れた前記主面の一部の上に酸化層を形成する過程と、前
記トレンチの中に前記トランジスタのゲートとなる導電
性材料層を形成し、かつ前記酸化層の少なくとも一部の
上に前記導電性材料層を形成する過程と、前記主面のマ
スクされていない部分から前記基板内に延在する前記第
２導電型のドープされた第１の領域を前記トランジスタ
のボディ領域として前記基板内に形成する過程と、前記
主面の前記マスクされていない部分から前記基板内に延
在する、前記第１導電型のドープされた第２の領域を前
記トランジスタのソース領域として形成する過程と、前
記主面と前記導電性材料層とを覆うパターンを施された
絶縁層を形成する過程と、前記主面及び前記パターンを
施された絶縁層を覆うパターンを施された接続層を形成
し、前記深いボディ領域、前記ボディ領域、及び前記ソ
ース領域を、前記ゲート電極と接続する過程とを有する
ことを特徴とするＤＭＯＳ電界効果トランジスタの製造
方法を提供することによって達成される。
【０００９】
【作用】本発明に基づけば、比較的狭くかつ比較的浅い
トレンチを有するＤＭＯＳトランジスタが形成される。
そのトランジスタのアクティブ領域は、比較的浅い拡散
を有する。トランジスタの深いボディ領域とアクティブ
領域の両方を画定するため、即ち、槽状部の位置を決
め、かつトランジスタのフィールド酸化層部分を画定す
るローカル酸化層が配置される場所を決定するために、
１つのマスクが用いられるので、６ステップのマスキン
グ過程のみが必要とされる。即ち、槽状部領域を画定す
るために用いられる従来技術の第１のマスクと、フィー
ルド酸化層領域を画定するために用いられる従来技術の
第２のマスクとが結合されて、１つのシリコンローカル
酸化層（ＬＯＣＯＳ）マスキング過程となる。
【００１０】更に、トランジスタのボディ領域とソース
領域とを画定するための専用のフォトレジストマスキン
グ過程を省くことによって、製造プロセスが簡略化され
る。そのかわりに、ボディ領域とソース領域とを画定す
るようにパターンを施されたアクティブ領域マスクと、
そして、ゲートのトレンチを形成した後に即ちゲートの
トレンチの側壁の一部をソース領域とボディ領域との横
方向の広がりを画定するために用いた後に、ボディ領域
とソース領域を注入し、かつ拡散することによってこれ
ら２つの領域を画定する。
【００１１】本発明はこの点に於て、ボディ領域とソー
ス領域との両方を画定するためのフォトレジストマスク
層を用いた従来技術とは異なる。トレンチを形成した後
に、ボディ領域とソース領域とを注入することで、完成
したトランジスタのチャネル長をより良く制御すること
ができる。製造プロセスの内の比較的遅い時期に、ボデ
ィ領域を形成することによって、ボディ領域が製造中に
より少ない加熱サイクルにさらされることになり、ボデ
ィ領域の拡散の深さをより正確に決めることができる。
更に、ボディ領域を形成する前にトレンチを形成するこ
とによって、エッチングによるトレンチの側壁の損傷を
補修することが容易になる。
【００１２】
【実施例】本発明は、同一出願人による３つの係属中の
特許出願の開示内容を参考にして容易に理解される。こ
れらの３つの特許出願はここで言及したことによって本
出願の一部とされたい。第１の出願は、Hamza Yilmazら
による、１９９２年５月１２日に出願された米国特許出
願第０７／８８１，５８９号“Low On-ResistancePower
MOS Technology”であって、５つのマスキング過程を
用いた、ＤＭＯＳトランジスタの製造方法が記載されて
いる。第２の特許出願はSze-Hon Kwanらによる“Trench
ed DMOS Transistor Process Using Seven Masks”であ
る。第３の特許出願はIzak Bencuyaによる１９９３年７
月２３日に出願された代理人整理番号４３９３の“高電
圧トランジスタ構造及びその形成方法”である。この第
３の特許出願には、本出願に記載されたプロセスによっ
て製造されたトランジスタ構造についての記載がなされ
ている。本出願に記載された製造プロセスが、第３の係
属中の出願に開示された（本出願のトランジスタ構造と
等しい）トランジスタ構造の製造プロセスの制限を意図
するものではなく、第３の特許出願に開示されている特
定のターミネーション構造とは関係なしに、トランジス
タの製造に対してより広く適用できることが理解され
る。
【００１３】本発明に基づく構造と方法によって、従来
技術のプロセスで必要とされたマスキング工程を省略す
ることができ、厚いゲート酸化層の形成をも省くことが
でき、更にある実施例では、トランジスタのアクティブ
セルトランジスタ部分のブレークダウンよりも高いブレ
ークダウン電圧が実現される。このような特徴は、高い
ブレークダウン電圧が要求され、そして高いセル密度に
基づいて浅い接合が要求されるときに、とりわけ有益で
ある。アクティブトランジスタセルは、四角形または任
意の都合の良い形をしている。
【００１４】６ステップのマスキング過程を用いた本発
明に基づくプロセスが、以下に説明される。
【００１５】図１には、抵抗率０．００１〜０．００５
ΩcmのＮ＋にドープされたシリコン基板上に形成され
た、厚さ５〜１０μｍ、抵抗率０．８５〜１ΩｍのＮ−
にドープされたエピタキシャル層１００を用いた、本発
明に基づくＮチャネルプロセスが示されている。基板は
厚さ約５００μｍである。エピタキシャル層１００の主
面の上には、厚さ３００Åから５００Åの薄いシリコン
酸化層１０２が熱成長させられ、窒化シリコンのマスク
層１０４がその上に配置されている。マスク層１０４が
従来通りにパターンを施されて、そしてエッチングされ
る。次に窒化ホウ素プロセスによって、またはイオン加
速電圧４０〜６０ｋｅＶでドーズ量２×１０13のホウ素
をマスク層１０４を通して注入することによって、ホウ
素をプリデポジションし、そしてドライブインし、約２
〜３μｍの深さと、主面での最終的な濃度が１×１０16
〜２×１０19／cm3であるドープされたＰ＋ボディ領域
１０６、及び１０８が形成され、またＰ＋フィールドリ
ング（ターミネーション構造）１１０、１１２、及び１
１４も同様に形成される。
【００１６】次にマスク層１０４を取り除いた後に、図
２に示す厚さ５０００〜８０００Åのシリコンからなる
ローカル酸化層（ＬＯＣＯＳ）１１８が形成され、アク
ティブトランジスタセル及びトランジスタのターミネー
ション部分を画定する。（図１から図１０では、トラン
ジスタのターミネーション領域は図の右側に配置され、
トランジスタの中心のアクティブセル部分は図の左側に
配置されている。また、プロセス過程は模式的に示され
ていて、その寸法比は実際のものとは異なる。）
【００１７】次に図３では、ＬＴＯ（低い温度で形成さ
れた酸化層）第２マスク層（図示されていない）が従来
通りに堆積され、そしてパターンを施され、異方性の反
応性イオンエッチングによって、深さ１．５〜３μｍ、
幅１〜２μｍのトレンチ１２０、１２２、１２４及び１
２６が形成される。トレンチ１２０、１２２、及び１２
４は、ゲート電極用のトレンチとして働き、トレンチ１
２４、及び１２６は、各フィールドリングを分離してい
る。トレンチの壁と両隅が、等方性プラズマラウンドホ
ールエッチング（Isotropic plasma round hole etchin
g）と犠牲的な酸化層の成長とによって滑らかにされ、
続いてその犠牲的な酸化層を取り除いた後に、ゲート酸
化層１３０が従来通りに、厚さ４００〜８００Åで、ト
レンチ１２０、１２２、１２４、及び１２６の側壁に成
長させられる。
【００１８】次に図４に示すように、少なくとも各トレ
ンチの幅と同程度の厚さを有する多結晶シリコン層１３
２を堆積することによって、トレンチがプレーナ化（pl
anarized）される。この比較的厚い多結晶シリコン層１
３２は、マスクをされていない部分が、ドライエッチン
グによって取り除かれ、他の部分が厚さ０．５μｍで残
される。フォトレジスト（図示されていない）によって
主面をプロテクトし、基板の裏側の多結晶シリコン及び
酸化層が、ウエットケミカルエッチングによって取り除
かれる。残された多結晶シリコン層１３２は、続いて２
Ω／cm2未満にドープされる。次に多結晶シリコン層１
３２をマスクし、第２の多結晶シリコンのエッチングが
実施され、図４に示すような、後続の処理のための窓を
画定する構造が形成される。ＬＯＣＯＳ酸化プロセスを
用いることによって、酸化層の段差高さが減少され、従
来技術の“多結晶シリコンストリンガー”問題が解決さ
れる。
【００１９】次に図５に示すように、イオン加速電圧約
６０ｋｅＶ及びドーズ量３×１０13〜４×１０13／cm2
で、ホウ素を注入し拡散することによって、最終的な表
面の不純物濃度が約２×１０17／cm3のドープされたＰ
−ボディ領域１３４、１３６、及び１３８が形成され
る。
【００２０】次に、イオン加速電圧６０〜１２０ｋｅＶ
及びドーズ量１×１０15〜１×１０16／cm2で、砒素の
注入及び拡散が実施され、図６に示すように、最終的な
表面の不純物濃度が５×１０19／cm3のＮ＋ソース領域
１４０、及び１４２が形成される。Ｎ＋ソース領域１４
０、及び１４２の深さは約０．５μｍである。
【００２１】次に図７に示すようにホウリンケイ酸ガラ
ス（ＢＰＳＧ）層１４６が、従来通りにトランジスタ構
造の全体の上に厚さ約１．３５μｍで堆積される。次に
図８に示すように、ＢＰＳＧ層１４６がマスクされそし
てパターンされて、トランジスタ構造に、電気的な接続
開口部１５０、１５２、１５４、及び１５６を画定す
る。次にＢＰＳＧ層１４６は従来通りにリィフロー（re
flow）され、隅を滑らかにされる。
【００２２】次に図９に示すようにトランジスタ構造全
体をスパッタし、そして従来通りのパターンを施された
金属マスク層を用いてエッチングすることによって、金
属層１６０ａ及び１６０ｂ（例えばアルミニウムまたは
１％のシリコンが加えられたアルミニウム）が堆積され
る。エッジターミネーション領域にある多結晶シリコン
１３２ａもまた、この過程でエッチングによって取り除
かれる。このウェット金属エッチング及び残留シリコン
除去エッチング過程では、金属層１６０が、ターミネー
ション領域でエッチングによって取り除かれ、このター
ミネーション領域の多結晶シリコン層の不必要な部分１
３２ａもまたエッチングによって取り除かれる。従っ
て、この過程では不必要な多結晶シリコン１３２ａを取
り除くための分離マスク層が必要ではない。
【００２３】次に図１０に示すように、ＰＳＧまたはプ
ラズマニトリドの様な表面処理層１６２が、従来通りに
堆積され、そしてマスク過程によってゲート領域とソー
ス領域とを接続するためのボンディングパッドホール
（図示されていない）が形成される。
【００２４】本発明の、図１から図１０に示された製造
工程の実施例では、６ステップのマスキング過程が利用
されることが分かる。これらの６ステップのマスキング
過程は次の通りである。
【００２５】（１）図１に示すようなＰ＋領域がドープ
され、かつＬＯＣＯＳ１１８を成長させる開口部をシリ
コン層１０２に形成する、深いＰ＋ボディ領域及びＬＯ
ＣＯＳマスキング過程。
【００２６】（２）フォトレジストの一部を形成し、図
３に示すようなトレンチ１２０、１２２、１２４、及び
１２６を画定する、トレンチマスキング過程。
【００２７】（３）フォトレジストの一部が用いられ、
図４に示すような多結晶シリコン層１３２の一部を形成
する、多結晶シリコンマスキング過程。
【００２８】（４）ＢＰＳＧ層１４６の一部が取り除か
れ、図８に示すようなＰ＋領域との接続部と、トレンチ
１２４内の多結晶シリコンとの接続部を形成する、コン
タクトホールマスキング過程。
【００２９】（５）金属層１６０の一部が除去され、図
１０に示すように、金属ソース電極１６０ａ、金属ゲー
トフィンガ１６０ｂが形成される、金属マスキング過
程。
【００３０】（６）表面処理層１６２の一部を除去し、
ゲートボンディングパッド及びソースボンディングパッ
ドの部分を露出する、パッドマスキング過程。
【００３１】これまで説明されたプロセスは、図示され
たＮチャネル垂直ＤＭＯＳトランジスタを製造するため
のプロセスである。各部分の導電型を相異なる導電型に
変えることによって、Ｐチャネル垂直ＤＭＯＳトランジ
スタを形成することができる。
【００３２】また図１０の構造に示されるように、フィ
ールドリング１１２、及び１１４は絶縁されたトレンチ
１２６によって分離されているので、フィールドリング
を互いに接近して配置することが可能となり、チップ表
面の面積を節約することができる。より多くのフィール
ドリングを同様の方法によって形成することもできる。
トレンチ１２６は多結晶シリコンが満たされており、電
気的にフロートした状態である。トレンチ１２４にもま
た多結晶シリコンが満たされており、そしてトレンチ１
２０、及び１２２を満たす多結晶シリコンと（９図以外
の平面で）接続されているゲートフィンガ電極に電気的
に接続されている。ドレイン電極は、従来通りに基板の
裏側面（図示されていない）に形成されている。トレン
チ１２２のすぐ右側の領域は、ノンアクティブ（ソース
またはボディ）領域であって、ターミネーション構造に
隣接するダミーセルとして働く。このダミーセルはある
実施例では省略することができる。また、これまで説明
されたプロセスは、ここで説明された以外のターミネー
ションを有するトランジスタに於ても実施することがで
きる。
【００３３】これまでの説明は単なる例示であって制限
を意図するものではない。これまでの説明及び添付の請
求項の技術的範囲内に於て、種々の変形変更が可能なこ
とは当業者には明らかである。
【００３４】
【発明の効果】本発明によれば、トランジスタ製造過程
のマスキング過程を減らすことによって、整合誤差の生
じる可能性を減らし、歩留まりを向上させることができ
る。
【図面の簡単な説明】
【図１】本発明に基づくＤＭＯＳトランジスタの製造過
程を表す断面図。
【図２】本発明に基づくＤＭＯＳトランジスタの製造過
程を表す断面図。
【図３】本発明に基づくＤＭＯＳトランジスタの製造過
程を表す断面図。
【図４】本発明に基づくＤＭＯＳトランジスタの製造過
程を表す断面図。
【図５】本発明に基づくＤＭＯＳトランジスタの製造過
程を表す断面図。
【図６】本発明に基づくＤＭＯＳトランジスタの製造過
程を表す断面図。
【図７】本発明に基づくＤＭＯＳトランジスタの製造過
程を表す断面図。
【図８】本発明に基づくＤＭＯＳトランジスタの製造過
程を表す断面図。
【図９】本発明に基づくＤＭＯＳトランジスタの製造過
程を表す断面図。
【図１０】本発明に基づくＤＭＯＳトランジスタの製造
過程を表す断面図。
【符号の説明】
１００ 基板 １０２ シリコン酸化 １０４ 窒化シリコンのマスク層 １０６、１０８ Ｐ＋ボディ領域 １１０、１１２、１１４ Ｐ＋フィールドリング １１８ 酸化層 １２０、１２２、１２４、１２６ トレンチ １３０ ゲート酸化層 １３２ 多結晶シリコン層 １３４、１３６、１３８ Ｐ−ボディ領域 １４０、１４２ Ｎ＋ソース領域 １４６ ＢＰＳＧ層 １５０、１５２、１５４、１５６ 開口部 １６０ａ、１６０ｂ 金属層 １６２ 表面処理層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/76 Ｌ 9169−4Ｍ 21/316 9274−4Ｍ Ｈ０１Ｌ 21/94 Ａ (72)発明者 フ−イァン・シィエ アメリカ合衆国カリフォルニア州95129・ サンノゼ・メイフラワーコート 5983 (72)発明者 マイク・エフ・チャング アメリカ合衆国カリフォルニア州95014・ クーペルティーノ・エスブラニーアベニュ ー 10343 (72)発明者 イェ−シ・ホー アメリカ合衆国カリフォルニア州94086・ サニーベール・アイリスアベニュー 735 (72)発明者 キング・オウヤング アメリカ合衆国カリフォルニア州94026・ アサートン・インシーナアベニュー 66

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 ＤＭＯＳ電界効果トランジスタの製造
    方法であって、 主面を有する第１導電型の半導体基板を提供する過程
    と、 前記主面上にパターンを施されたマスク層を形成する過
    程と、 前記マスク層によって露出された前記基板の一部に第２
    導電型の半導体領域をドープし、前記トランジスタの深
    いボディ領域を形成する過程と、 前記基板によって露出された前記主面の一部の上に酸化
    層を形成する過程と、 前記トレンチの中に前記トランジスタのゲートとなる導
    電性材料層を形成し、 かつ前記酸化層の少なくとも一部の上に前記導電性材料
    層を形成する過程と、 前記主面のマスクされていない部分から前記基板内に延
    在する前記第２導電型のドープされた第１の領域を前記
    トランジスタのボディ領域として前記基板内に形成する
    過程と、 前記主面の前記マスクされていない部分から前記基板内
    に延在する、前記第１導電型のドープされた第２の領域
    を前記トランジスタのソース領域として形成する過程
    と、 前記主面と前記導電性材料層とを覆うパターンを施され
    た絶縁層を形成する過程と、 前記主面及び前記パターンを施された絶縁層を覆うパタ
    ーンを施された接続層を形成し、前記深いボディ領域、
    前記ボディ領域、及び前記ソース領域を、前記ゲート電
    極と接続する過程とを有することを特徴とするＤＭＯＳ
    電界効果トランジスタの製造方法。
  2. 【請求項２】 前記酸化層を形成する過程が、前記主
    面の前記露出した部分を酸化し、約５０００Å（オング
    ストローム）から約８０００Åの範囲の厚さを有する層
    を形成する過程を有することを特徴とする請求項１に記
    載の製造方法。
  3. 【請求項３】 前記複数のトレンチを形成する過程
    が、 複数のＵ字型のトレンチを異方性エッチングする過程
    と、 等方性プラズマドライエッチングによって前記トレンチ
    の壁を滑らかにし、前記トレンチの隅を丸める過程と、 犠牲的な酸化層を前記トレンチの前記側壁に形成する過
    程と、 前記犠牲的な酸化層の少なくとも一部を除去する過程と
    を有することを特徴とする請求項１に記載の製造方法。
  4. 【請求項４】 前記ドープされた第１の領域を形成す
    る過程が、前記複数のトレンチを形成する過程の後に実
    施されることを特徴とする請求項３に記載の製造方法。
  5. 【請求項５】 前記トレンチの前記深さが約１．５μ
    ｍから約３μｍの範囲内にあることを特徴とする請求項
    ４に記載の製造方法。
  6. 【請求項６】 前記導電性材料層を形成する過程が、 前記トレンチ内に、及び前記主面を覆うように前記導電
    性材料層を堆積する過程と、 前記堆積された層の一部をエッチングして除去する過程
    と、 前記堆積された層の残りの部分をドープする過程と、 前記堆積された層の前記ドープされた部分の上にパター
    ンを施されたマスク層を形成する過程と、 前記パターンを施されたマスク層によって露出された前
    記堆積された層の前記ドープされた部分をエッチングし
    て除去する過程とを有し、 前記トレンチが前記堆積された層の前記ドープされた部
    分で満たされ、前記堆積された層の前記ドープされた部
    分が前記トランジスタのターミネーション領域内だけの
    酸化層の上にあることを特徴とする請求項１に記載の製
    造方法。
  7. 【請求項７】 前記パターンを施された接続層を形成
    する過程が、 前記主面及び前記パターンを施された絶縁層を覆う金属
    層を堆積する過程と、 前記金属層の上にパターンを施されたマスク層を形成す
    る過程と、 前記パターンを施されたマスク層によって露出された前
    記金属層の部分をエッチングによって除去し、更に前記
    パターンを施された絶縁層によって覆われていない、前
    記ターミネーション領域内の前記堆積された層の前記ド
    ープされた部分をエッチングによって除去する過程とを
    有することを特徴とする請求項６に記載の製造方法。
  8. 【請求項８】 ＤＭＯＳ電界効果トランジスタの製造
    方法であって、 主面を有する第１導電型の半導体基板を提供する過程
    と、 前記主面上にパターンを施されたマスク層を形成する過
    程と、 前記パターンを施されたマスク層によって露出された、
    前記主面の前記部分の下の前記基板の一部に前記トラン
    ジスタの第２導電型のドープされた深いボディ領域を形
    成する過程と、 前記パターンを施されたマスク層によって露出された、
    前記主面の部分に局部的に酸化層を形成する過程と、 前記パターンを施されたマスク層を取り除き、前記主面
    の新たな部分を露出させる過程と、 前記主面の前記新たに露出された部分の下にある前記基
    板の一部に、前記トランジスタのドープされたボディ領
    域、ドープされたソース領域、及びゲート領域を形成す
    る過程とを有することを特徴とするＤＭＯＳ電界効果ト
    ランジスタの製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4878865A (en) * 1987-04-16 1989-11-07 Nissan Motor Co., Ltd. Outboard propulsion unit supporting system for boat
US4889507A (en) * 1987-10-13 1989-12-26 Nissan Motor Co., Ltd. Outboard propulsion unit supporting system
JP2007042954A (ja) * 2005-08-04 2007-02-15 Nec Electronics Corp 半導体装置
JP2007281515A (ja) * 1994-08-15 2007-10-25 Siliconix Inc 比較的少ない数のマスキング工程で製造され、末端領域に厚い酸化層を有するトレンチ型ｄｍｏｓトランジスタとその製造方法

Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5430324A (en) * 1992-07-23 1995-07-04 Siliconix, Incorporated High voltage transistor having edge termination utilizing trench technology
US6110833A (en) 1998-03-03 2000-08-29 Advanced Micro Devices, Inc. Elimination of oxynitride (ONO) etch residue and polysilicon stringers through isolation of floating gates on adjacent bitlines by polysilicon oxidation
JP3396553B2 (ja) 1994-02-04 2003-04-14 三菱電機株式会社 半導体装置の製造方法及び半導体装置
JP3481287B2 (ja) * 1994-02-24 2003-12-22 三菱電機株式会社 半導体装置の製造方法
US5780324A (en) * 1994-03-30 1998-07-14 Denso Corporation Method of manufacturing a vertical semiconductor device
EP0675529A3 (en) * 1994-03-30 1998-06-03 Denso Corporation Process for manufacturing vertical MOS transistors
KR100246975B1 (ko) * 1994-03-31 2000-03-15 오카메 히로무 반도체 장치의 제조방법
US5597765A (en) * 1995-01-10 1997-01-28 Siliconix Incorporated Method for making termination structure for power MOSFET
EP0726603B1 (en) * 1995-02-10 1999-04-21 SILICONIX Incorporated Trenched field effect transistor with PN depletion barrier
US5592005A (en) * 1995-03-31 1997-01-07 Siliconix Incorporated Punch-through field effect transistor
JP3412332B2 (ja) * 1995-04-26 2003-06-03 株式会社デンソー 半導体装置
US5567634A (en) * 1995-05-01 1996-10-22 National Semiconductor Corporation Method of fabricating self-aligned contact trench DMOS transistors
US5689128A (en) * 1995-08-21 1997-11-18 Siliconix Incorporated High density trenched DMOS transistor
US5684319A (en) * 1995-08-24 1997-11-04 National Semiconductor Corporation Self-aligned source and body contact structure for high performance DMOS transistors and method of fabricating same
KR0172262B1 (ko) * 1995-12-30 1999-02-01 김주용 반도체 소자의 제조방법
US5821583A (en) * 1996-03-06 1998-10-13 Siliconix Incorporated Trenched DMOS transistor with lightly doped tub
JP3217690B2 (ja) * 1996-03-22 2001-10-09 株式会社東芝 半導体装置の製造方法
US6090716A (en) * 1996-12-17 2000-07-18 Siliconix Incorporated Method of fabricating a field effect transistor
EP1009035B1 (en) * 1997-08-29 2004-07-21 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device and method for manufacturing the same
US6103635A (en) * 1997-10-28 2000-08-15 Fairchild Semiconductor Corp. Trench forming process and integrated circuit device including a trench
US6429481B1 (en) 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
US5939750A (en) 1998-01-21 1999-08-17 Advanced Micro Devices Use of implanted ions to reduce oxide-nitride-oxide (ONO) etch residue and polystringers
US6043120A (en) * 1998-03-03 2000-03-28 Advanced Micro Devices, Inc. Elimination of oxynitride (ONO) etch residue and polysilicon stringers through isolation of floating gates on adjacent bitlines by polysilicon oxidation
US6030868A (en) * 1998-03-03 2000-02-29 Advanced Micro Devices, Inc. Elimination of oxynitride (ONO) etch residue and polysilicon stringers through isolation of floating gates on adjacent bitlines by polysilicon oxidation
US6051451A (en) * 1998-04-21 2000-04-18 Advanced Micro Devices, Inc. Heavy ion implant process to eliminate polystringers in high density type flash memory devices
JP3514178B2 (ja) 1998-09-16 2004-03-31 株式会社デンソー 半導体装置の製造方法
US6621121B2 (en) 1998-10-26 2003-09-16 Silicon Semiconductor Corporation Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes
US5998833A (en) 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
JP3851776B2 (ja) * 1999-01-11 2006-11-29 フラウンホーファー−ゲゼルシャフト・ツール・フェルデルング・デル・アンゲヴァンテン・フォルシュング・アインゲトラーゲネル・フェライン パワーｍｏｓ素子及びｍｏｓ素子の製造方法
US6238981B1 (en) * 1999-05-10 2001-05-29 Intersil Corporation Process for forming MOS-gated devices having self-aligned trenches
US7229872B2 (en) * 2000-04-04 2007-06-12 International Rectifier Corporation Low voltage power MOSFET device and process for its manufacture
TW523816B (en) * 2000-06-16 2003-03-11 Gen Semiconductor Inc Semiconductor trench device with enhanced gate oxide integrity structure
JP4614522B2 (ja) * 2000-10-25 2011-01-19 富士通セミコンダクター株式会社 半導体装置及びその製造方法
GB0122121D0 (en) * 2001-09-13 2001-10-31 Koninkl Philips Electronics Nv Edge termination in a trench-gate mosfet
JP3701227B2 (ja) * 2001-10-30 2005-09-28 三菱電機株式会社 半導体装置及びその製造方法
US7078296B2 (en) 2002-01-16 2006-07-18 Fairchild Semiconductor Corporation Self-aligned trench MOSFETs and methods for making the same
TW584935B (en) * 2003-03-11 2004-04-21 Mosel Vitelic Inc Termination structure of DMOS device
US6992352B2 (en) 2003-05-15 2006-01-31 Analog Power Limited Trenched DMOS devices and methods and processes for making same
JP5050329B2 (ja) * 2005-08-26 2012-10-17 サンケン電気株式会社 トレンチ構造半導体装置及びその製造方法
US8501561B2 (en) 2006-03-07 2013-08-06 Infineon Technologies Ag Method for producing a semiconductor component arrangement comprising a trench transistor
US8779506B2 (en) 2006-03-07 2014-07-15 Infineon Technologies Ag Semiconductor component arrangement comprising a trench transistor
DE102007063728B4 (de) * 2006-03-07 2018-12-13 Infineon Technologies Ag Halbleiterbauelementanordnung mit einem Trench-Transistor
DE102007010884B4 (de) * 2006-03-07 2010-10-07 Infineon Technologies Ag Verfahren zur Herstellung einer Halbleiterbauelementanordnung mit einem Trench-Transistor und Halbleiterbauelementanordnung mit einem Trench-Transistor
US7816729B2 (en) * 2006-08-08 2010-10-19 Fwu-Iuan Hshieh Trenched MOSFET device with trenched contacts
US20080206944A1 (en) * 2007-02-23 2008-08-28 Pan-Jit International Inc. Method for fabricating trench DMOS transistors and schottky elements
US9484451B2 (en) * 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
CN101604670B (zh) * 2008-06-13 2012-12-05 北大方正集团有限公司 防止芯片压焊时金属层脱落的栅极焊点结构及其形成方法
US8698232B2 (en) * 2010-01-04 2014-04-15 International Rectifier Corporation Semiconductor device including a voltage controlled termination structure and method for fabricating same
CN102117751B (zh) * 2010-01-06 2012-12-12 上海华虹Nec电子有限公司 小线宽沟槽dmos的实现方法
TWI453831B (zh) 2010-09-09 2014-09-21 台灣捷康綜合有限公司 半導體封裝結構及其製造方法
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US8785997B2 (en) 2012-05-16 2014-07-22 Infineon Technologies Ag Semiconductor device including a silicate glass structure and method of manufacturing a semiconductor device
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US9589929B2 (en) 2013-03-14 2017-03-07 Vishay-Siliconix Method for fabricating stack die package
US9966330B2 (en) 2013-03-14 2018-05-08 Vishay-Siliconix Stack die package
DE102013108518B4 (de) * 2013-08-07 2016-11-24 Infineon Technologies Ag Halbleitervorrichtung und verfahren zum herstellen derselben
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
KR102098996B1 (ko) 2014-08-19 2020-04-08 비쉐이-실리코닉스 초접합 금속 산화물 반도체 전계 효과 트랜지스터
CN106298538B (zh) * 2015-06-26 2019-12-24 北大方正集团有限公司 Vdmos分压环的制造方法
US10424646B2 (en) 2017-09-26 2019-09-24 Nxp Usa, Inc. Field-effect transistor and method therefor
US10600911B2 (en) 2017-09-26 2020-03-24 Nxp Usa, Inc. Field-effect transistor and method therefor
US10522677B2 (en) 2017-09-26 2019-12-31 Nxp Usa, Inc. Field-effect transistor and method therefor
US10600879B2 (en) * 2018-03-12 2020-03-24 Nxp Usa, Inc. Transistor trench structure with field plate structures
US10833174B2 (en) 2018-10-26 2020-11-10 Nxp Usa, Inc. Transistor devices with extended drain regions located in trench sidewalls
US10749023B2 (en) 2018-10-30 2020-08-18 Nxp Usa, Inc. Vertical transistor with extended drain region
US10749028B2 (en) 2018-11-30 2020-08-18 Nxp Usa, Inc. Transistor with gate/field plate structure
DE102019122453A1 (de) * 2019-08-21 2021-02-25 Infineon Technologies Austria Ag Graben-Elektrodenstrukturen enthaltende Halbleitervorrichtung
US11387348B2 (en) 2019-11-22 2022-07-12 Nxp Usa, Inc. Transistor formed with spacer
US11329156B2 (en) 2019-12-16 2022-05-10 Nxp Usa, Inc. Transistor with extended drain region
US11217675B2 (en) 2020-03-31 2022-01-04 Nxp Usa, Inc. Trench with different transverse cross-sectional widths
US11075110B1 (en) 2020-03-31 2021-07-27 Nxp Usa, Inc. Transistor trench with field plate structure
TWM628743U (zh) 2022-02-24 2022-06-21 杰力科技股份有限公司 溝渠式功率半導體裝置
CN116995097B (zh) * 2023-08-07 2025-09-23 湖北九峰山实验室 一种沟道双向耗尽集成二极管的misfet及其制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01198076A (ja) * 1988-02-02 1989-08-09 Mitsubishi Electric Corp 半導体装置
JPH0783118B2 (ja) * 1988-06-08 1995-09-06 三菱電機株式会社 半導体装置およびその製造方法
US5019526A (en) * 1988-09-26 1991-05-28 Nippondenso Co., Ltd. Method of manufacturing a semiconductor device having a plurality of elements
JPH0291976A (ja) * 1988-09-29 1990-03-30 Oki Electric Ind Co Ltd 縦型溝型ｍｏｓ　ｆｅｔの製造方法
JPH0294477A (ja) * 1988-09-30 1990-04-05 Toshiba Corp 半導体装置及びその製造方法
JP2689606B2 (ja) * 1989-05-24 1997-12-10 富士電機株式会社 絶縁ゲート電界効果型トランジスタの製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4878865A (en) * 1987-04-16 1989-11-07 Nissan Motor Co., Ltd. Outboard propulsion unit supporting system for boat
US4889507A (en) * 1987-10-13 1989-12-26 Nissan Motor Co., Ltd. Outboard propulsion unit supporting system
JP2007281515A (ja) * 1994-08-15 2007-10-25 Siliconix Inc 比較的少ない数のマスキング工程で製造され、末端領域に厚い酸化層を有するトレンチ型ｄｍｏｓトランジスタとその製造方法
JP2007042954A (ja) * 2005-08-04 2007-02-15 Nec Electronics Corp 半導体装置

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