JPH06112709A - 電圧制御発振器 - Google Patents
電圧制御発振器Info
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- JPH06112709A JPH06112709A JP4256623A JP25662392A JPH06112709A JP H06112709 A JPH06112709 A JP H06112709A JP 4256623 A JP4256623 A JP 4256623A JP 25662392 A JP25662392 A JP 25662392A JP H06112709 A JPH06112709 A JP H06112709A
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- Japan
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- pll
- controlled oscillator
- vco
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- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 複数の出力を有する電圧制御発振器であっ
て、別の整合回路を付加しないでも出力インピーダンス
がずれることなく、また出力系統間でノイズ干渉のな
い、小型で安価な電圧制御発振器を提供する。 【構成】 発振回路１１で発生した高周波信号は、バッ
ファ回路１２、方向性結合器を構成する１次側ストリッ
プライン１３ａ、及びコンデンサＣ2を介して端子ＰMIX
に導かれ、ミキサ回路に供給される。１次側ストリップ
ライン１３ａに結合された２次側ストリップライン１３
ｂの一端からも高周波信号出力を取り出すことができ、
該出力は端子ＰPLLからＰＬＬシンセサイザＩＣに供給
される。方向性結合器を用いているので、インピーダン
ス整合がとれて出力損失がなくなると共に、アイソレー
ションが取れてノイズ干渉が少ない。１次側及び２次側
ストリップラインを多層基板内に対向配置するので、小
型化できると共に安価に生産できる。
て、別の整合回路を付加しないでも出力インピーダンス
がずれることなく、また出力系統間でノイズ干渉のな
い、小型で安価な電圧制御発振器を提供する。 【構成】 発振回路１１で発生した高周波信号は、バッ
ファ回路１２、方向性結合器を構成する１次側ストリッ
プライン１３ａ、及びコンデンサＣ2を介して端子ＰMIX
に導かれ、ミキサ回路に供給される。１次側ストリップ
ライン１３ａに結合された２次側ストリップライン１３
ｂの一端からも高周波信号出力を取り出すことができ、
該出力は端子ＰPLLからＰＬＬシンセサイザＩＣに供給
される。方向性結合器を用いているので、インピーダン
ス整合がとれて出力損失がなくなると共に、アイソレー
ションが取れてノイズ干渉が少ない。１次側及び２次側
ストリップラインを多層基板内に対向配置するので、小
型化できると共に安価に生産できる。
Description
【０００１】
【産業上の利用分野】本発明は、電圧制御発振器に関
し、特に、自動車電話、携帯電話、コードレス電話等の
無線通信機器用において局部発振器として用いられる電
圧制御発振器に関する。
し、特に、自動車電話、携帯電話、コードレス電話等の
無線通信機器用において局部発振器として用いられる電
圧制御発振器に関する。
【０００２】
【従来の技術】近年、自動車電話、携帯電話、コードレ
ス電話等の普及に伴い、これら無線通信機器の小型化、
高品質化を図るため、高周波回路を構成する発振器及び
その周辺機器の小型化、高品質化に関する研究が進めら
れている。
ス電話等の普及に伴い、これら無線通信機器の小型化、
高品質化を図るため、高周波回路を構成する発振器及び
その周辺機器の小型化、高品質化に関する研究が進めら
れている。
【０００３】無線通信の技術分野では、通常、局部発振
周波数の安定を図ると共に多チャンネル化を図るため
に、局部発振器はＰＬＬ方式を用いている。図４は、こ
のようなＰＬＬ方式を用いた一般的な受信側のＰＬＬシ
ンセサイザＩＣ（以下、ＰＬＬ-ＩＣ）及びその周辺の
ブロック図を示している。該ブロック図について説明す
ると、１は電圧制御発振器（ＶＣＯ）であり、該ＶＣＯ
で発生された高周波信号は、バンドパスフィルタ（ＢＰ
Ｆ）２を介してミキサ回路（ＭＩＸ）３に入力され、Ｒ
Ｆ信号との差がとられてＩＦ信号が取り出される。それ
と共に、高周波信号の一部が分岐されてＰＬＬ-ＩＣ４
に入力され、該ＩＣ内のプリスケーラ（ＰＳ）４ａ及び
プログラマブルデバイダ（ＰＣ）４ｂで低い周波数に分
周され、位相比較器（ＣＰ）４ｃで水晶発振器５からの
安定した発振周波数と比較される。差が生じた場合は、
ＶＣＯ１の制御端子に供給している電圧をローパスフィ
ルタ（ＬＰＦ）６を介して変化させ、これによりＶＣＯ
１の発振周波数を安定化している。
周波数の安定を図ると共に多チャンネル化を図るため
に、局部発振器はＰＬＬ方式を用いている。図４は、こ
のようなＰＬＬ方式を用いた一般的な受信側のＰＬＬシ
ンセサイザＩＣ（以下、ＰＬＬ-ＩＣ）及びその周辺の
ブロック図を示している。該ブロック図について説明す
ると、１は電圧制御発振器（ＶＣＯ）であり、該ＶＣＯ
で発生された高周波信号は、バンドパスフィルタ（ＢＰ
Ｆ）２を介してミキサ回路（ＭＩＸ）３に入力され、Ｒ
Ｆ信号との差がとられてＩＦ信号が取り出される。それ
と共に、高周波信号の一部が分岐されてＰＬＬ-ＩＣ４
に入力され、該ＩＣ内のプリスケーラ（ＰＳ）４ａ及び
プログラマブルデバイダ（ＰＣ）４ｂで低い周波数に分
周され、位相比較器（ＣＰ）４ｃで水晶発振器５からの
安定した発振周波数と比較される。差が生じた場合は、
ＶＣＯ１の制御端子に供給している電圧をローパスフィ
ルタ（ＬＰＦ）６を介して変化させ、これによりＶＣＯ
１の発振周波数を安定化している。
【０００４】上記図に示したように、ＶＣＯ１の出力は
２系統に分岐されてミキサ回路側及びＰＬＬ-ＩＣ側に
供給されるが、従来の出力分岐の方法は、図５に示すよ
うに構成されている。すなわち、ＶＣＯ１の出力は端子
ＰMIXを介してミキサ回路側に供給され、その供給ライ
ンの途中から、コンデンサＣ1及び抵抗Ｒ1を介すること
により減衰されて、端子ＰPLLからＰＬＬ-ＩＣ側に供給
されている。このように従来の方法では、ＶＣＯ１の出
力は、ミキサ回路側とＰＬＬ-ＩＣ側とに単純に分岐さ
れ入力されている。
２系統に分岐されてミキサ回路側及びＰＬＬ-ＩＣ側に
供給されるが、従来の出力分岐の方法は、図５に示すよ
うに構成されている。すなわち、ＶＣＯ１の出力は端子
ＰMIXを介してミキサ回路側に供給され、その供給ライ
ンの途中から、コンデンサＣ1及び抵抗Ｒ1を介すること
により減衰されて、端子ＰPLLからＰＬＬ-ＩＣ側に供給
されている。このように従来の方法では、ＶＣＯ１の出
力は、ミキサ回路側とＰＬＬ-ＩＣ側とに単純に分岐さ
れ入力されている。
【０００５】
【発明が解決しようとする課題】従来例は上記のよう
に、ＶＣＯの出力信号をミキサ回路側に接続し、その接
続ラインの途中からコンデンサ、抵抗を介してＰＬＬ-
ＩＣに接続しているので、コンデンサ、抵抗を介した後
のＶＣＯの出力インピーダンス（ＰＬＬ-ＩＣへの）
は、ＰＬＬ-ＩＣの入力インピーダンス（５０Ω）に比
べてハイインピーダンスとなる。また、ミキサ回路側へ
の出力インピーダンスに関しても、途中にコンデンサ及
び抵抗を用いた分岐が存在しているので、ＶＣＯ内で整
合をとったとしても、ミキサ回路側への出力インピーダ
ンスが変化してしまう。
に、ＶＣＯの出力信号をミキサ回路側に接続し、その接
続ラインの途中からコンデンサ、抵抗を介してＰＬＬ-
ＩＣに接続しているので、コンデンサ、抵抗を介した後
のＶＣＯの出力インピーダンス（ＰＬＬ-ＩＣへの）
は、ＰＬＬ-ＩＣの入力インピーダンス（５０Ω）に比
べてハイインピーダンスとなる。また、ミキサ回路側へ
の出力インピーダンスに関しても、途中にコンデンサ及
び抵抗を用いた分岐が存在しているので、ＶＣＯ内で整
合をとったとしても、ミキサ回路側への出力インピーダ
ンスが変化してしまう。
【０００６】したがって、ミキサ回路側、ＰＬＬ-ＩＣ
側のいずれも、ＶＣＯとの間でインピーダンス整合がと
れておらず、ＶＣＯの出力損失が生じてしまう。特に、
ＰＬＬ-ＩＣ側は、その入力インピーダンスがＩＣのロ
ットによってバラツキが大きく、ＶＣＯとの間でインピ
ーダンス整合がとれていない場合は、ＰＬＬ-ＩＣの電
圧制御入力レベルの変動が大きくなってしまう。その結
果、ＩＣの設計が非常に困難になるばかりでなく、ＰＬ
Ｌ-ＩＣの入力レベル規格を外れるものも生じてしま
う。さらに、ＶＣＯの出力を単純に分岐してミキサ回路
側とＰＬＬ-ＩＣ側とに供給しているので、これら双方
間に十分なアイソレーションがとれず、ミキサ回路側か
らＰＬＬ-ＩＣ側へノイズ干渉が生じてしまう恐れがあ
る。これらの問題は、周波数が高くなれば（例えば、凖
マイクロ波帯）、より顕著となるものである。
側のいずれも、ＶＣＯとの間でインピーダンス整合がと
れておらず、ＶＣＯの出力損失が生じてしまう。特に、
ＰＬＬ-ＩＣ側は、その入力インピーダンスがＩＣのロ
ットによってバラツキが大きく、ＶＣＯとの間でインピ
ーダンス整合がとれていない場合は、ＰＬＬ-ＩＣの電
圧制御入力レベルの変動が大きくなってしまう。その結
果、ＩＣの設計が非常に困難になるばかりでなく、ＰＬ
Ｌ-ＩＣの入力レベル規格を外れるものも生じてしま
う。さらに、ＶＣＯの出力を単純に分岐してミキサ回路
側とＰＬＬ-ＩＣ側とに供給しているので、これら双方
間に十分なアイソレーションがとれず、ミキサ回路側か
らＰＬＬ-ＩＣ側へノイズ干渉が生じてしまう恐れがあ
る。これらの問題は、周波数が高くなれば（例えば、凖
マイクロ波帯）、より顕著となるものである。
【０００７】これらの問題を解決するためには、ＶＣＯ
の外部に整合回路を新たに追加したり、トランジスタ回
路等により整合のとれた分岐回路を採用することが考え
られるが、このようにすると、コストがかかるだけでな
く小型化が実現できないという問題点があった。したが
って本発明の目的は、別の整合回路等を付加しないでも
出力インピーダンスがずれることなく、また出力系統間
でノイズ干渉のない、小型で安価な電圧制御発振器を提
供することである。
の外部に整合回路を新たに追加したり、トランジスタ回
路等により整合のとれた分岐回路を採用することが考え
られるが、このようにすると、コストがかかるだけでな
く小型化が実現できないという問題点があった。したが
って本発明の目的は、別の整合回路等を付加しないでも
出力インピーダンスがずれることなく、また出力系統間
でノイズ干渉のない、小型で安価な電圧制御発振器を提
供することである。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、電圧制御発振器を構成する電子部品を実
装する多層基板、及びその多層基板内に誘電体層を介し
て対向配設された複数のストリップラインからなる方向
性結合器を含み、これらストリップラインから複数系統
の出力を分離して取り出すことを特徴としており、これ
により、出力インピーダンスがずれることなく、出力系
統間でノイズ干渉のない、小型の電圧制御発振器が構成
される。
め、本発明は、電圧制御発振器を構成する電子部品を実
装する多層基板、及びその多層基板内に誘電体層を介し
て対向配設された複数のストリップラインからなる方向
性結合器を含み、これらストリップラインから複数系統
の出力を分離して取り出すことを特徴としており、これ
により、出力インピーダンスがずれることなく、出力系
統間でノイズ干渉のない、小型の電圧制御発振器が構成
される。
【０００９】
【作用】ＶＣＯの出力部に、１次側、２次側ストリップ
ラインを含む方向性結合器を用い、ミキサ回路側及びＰ
ＬＬ-ＩＣ側それぞれへの入力インピーダンスに、該方
向性結合器の特性インピーダンス及び終端抵抗が加わる
ようにすることにより、ミキサ回路側及びＰＬＬ-ＩＣ
側共にＶＣＯとのインピーダンス整合が可能となってＶ
ＣＯの出力損失がなくなるため、ＶＣＯは最小限の消費
電力で駆動させることが可能となる。また、ロット変動
によりＰＬＬ-ＩＣの入力インピーダンスにばらつきが
あっても、整合がとれているので入力レベル変動が少な
く、歩留りが改善される。また、方向性結合器の介在に
よりミキサ回路側とＰＬＬ-ＩＣ側とのアイソレーショ
ンがとれることになるので、ＰＬＬ-ＩＣ側、ミキサ回
路側相互のへノイズ干渉がない。
ラインを含む方向性結合器を用い、ミキサ回路側及びＰ
ＬＬ-ＩＣ側それぞれへの入力インピーダンスに、該方
向性結合器の特性インピーダンス及び終端抵抗が加わる
ようにすることにより、ミキサ回路側及びＰＬＬ-ＩＣ
側共にＶＣＯとのインピーダンス整合が可能となってＶ
ＣＯの出力損失がなくなるため、ＶＣＯは最小限の消費
電力で駆動させることが可能となる。また、ロット変動
によりＰＬＬ-ＩＣの入力インピーダンスにばらつきが
あっても、整合がとれているので入力レベル変動が少な
く、歩留りが改善される。また、方向性結合器の介在に
よりミキサ回路側とＰＬＬ-ＩＣ側とのアイソレーショ
ンがとれることになるので、ＰＬＬ-ＩＣ側、ミキサ回
路側相互のへノイズ干渉がない。
【００１０】更には、ＶＣＯの多層基板の誘電体層を介
して１次側及び２次側ストリップラインを対向配置して
いるので、ストリップライン間のギャップは誘電体層の
厚さに依存して管理することが可能となり、該ギャップ
を均一化できる。これにより、ラインの滲みやかすれに
よって結合度が変化することが少なく、製造コストの高
い薄膜を用いてストリップラインを形成しなくとも安価
な厚膜で印刷成型できる。したがって、ＶＣＯの基板を
製造する際に、該基板の表面層、内層のすべてを厚膜形
成の単一工程で作成可能となる。また、ストリップライ
ンの対向する位置が積層ズレ、印刷ズレ等によって少々
ズレた場合でも、２つのストリップラインの結合度の変
化は、比較的少なくてすむ。
して１次側及び２次側ストリップラインを対向配置して
いるので、ストリップライン間のギャップは誘電体層の
厚さに依存して管理することが可能となり、該ギャップ
を均一化できる。これにより、ラインの滲みやかすれに
よって結合度が変化することが少なく、製造コストの高
い薄膜を用いてストリップラインを形成しなくとも安価
な厚膜で印刷成型できる。したがって、ＶＣＯの基板を
製造する際に、該基板の表面層、内層のすべてを厚膜形
成の単一工程で作成可能となる。また、ストリップライ
ンの対向する位置が積層ズレ、印刷ズレ等によって少々
ズレた場合でも、２つのストリップラインの結合度の変
化は、比較的少なくてすむ。
【００１１】
【実施例】図１は、本発明の一実施例の電圧制御発振器
（ＶＣＯ）の主要回路を示したブロック図である。図１
において、１１は発振回路（ＯＳ）、１２はバッファ回
路（ＢＳ）であり、これら２つの回路によって電圧制御
発振部が構成されている。発振回路１１は、コルピッツ
型発振回路で、発振周波数を変化させるためのチューニ
ング端子ＶTを有している。また１３は方向性結合器で
あり、１次側ストリップライン（ＭＳ1）１３ａ、２次
側ストリップライン（ＭＳ2）１３ｂを含み、これらス
トリップラインは後に説明するように誘電体層である基
板層を介して対向配置されている。発振回路１１で発生
した高周波信号は、バッファ回路１２、１次側ストリッ
プライン１３ａ、及びコンデンサＣ2を介して、ミキサ
回路に結合される端子ＰMIXに導かれるが、該ストリッ
プライン１３ａに結合された２次側ストリップライン１
３ｂの一端（終端抵抗Ｒ2の接続点と反対側）からも高
周波信号出力を取り出すことができ、該出力は端子Ｐ
PLLからＰＬＬ-ＩＣに供給される。
（ＶＣＯ）の主要回路を示したブロック図である。図１
において、１１は発振回路（ＯＳ）、１２はバッファ回
路（ＢＳ）であり、これら２つの回路によって電圧制御
発振部が構成されている。発振回路１１は、コルピッツ
型発振回路で、発振周波数を変化させるためのチューニ
ング端子ＶTを有している。また１３は方向性結合器で
あり、１次側ストリップライン（ＭＳ1）１３ａ、２次
側ストリップライン（ＭＳ2）１３ｂを含み、これらス
トリップラインは後に説明するように誘電体層である基
板層を介して対向配置されている。発振回路１１で発生
した高周波信号は、バッファ回路１２、１次側ストリッ
プライン１３ａ、及びコンデンサＣ2を介して、ミキサ
回路に結合される端子ＰMIXに導かれるが、該ストリッ
プライン１３ａに結合された２次側ストリップライン１
３ｂの一端（終端抵抗Ｒ2の接続点と反対側）からも高
周波信号出力を取り出すことができ、該出力は端子Ｐ
PLLからＰＬＬ-ＩＣに供給される。
【００１２】上記図１で示したのＶＣＯの実装構造を、
図２に基づいて説明する。積層状態の４つの誘電体層１
４ａ〜１４ｄにより、各種の電子部品を実装する多層基
板が構成され、最下位の誘電体層１４ａの下面には、端
子電極及びベタ状グランド電極が印刷形成され、その上
面には、方向性結合器を構成する２次側ストリップライ
ン及び終端抵抗が印刷形成されている。次の誘電体層１
４ｂの上面には、方向性結合器を形成する１次側ストリ
ップライン、及びλ／４フィルタ等の分布定数線路が印
刷形成され、誘電体層１４ｃの上面には、ベタ状グラン
ド電極が形成されている。最上位の誘電体層１４ｄの上
面には、ＶＣＯを構成する各種電子部品１５の実装ラン
ド１６及びそれらを接続する配線等が形成されている。
各層間の電気的接続はスルーホール方式でなされてい
る。このような構造の多層基板の実装ランド１６に各種
の電子部品１５を実装してシールドケース１７で覆うこ
とにより、ＶＣＯが構成されている。
図２に基づいて説明する。積層状態の４つの誘電体層１
４ａ〜１４ｄにより、各種の電子部品を実装する多層基
板が構成され、最下位の誘電体層１４ａの下面には、端
子電極及びベタ状グランド電極が印刷形成され、その上
面には、方向性結合器を構成する２次側ストリップライ
ン及び終端抵抗が印刷形成されている。次の誘電体層１
４ｂの上面には、方向性結合器を形成する１次側ストリ
ップライン、及びλ／４フィルタ等の分布定数線路が印
刷形成され、誘電体層１４ｃの上面には、ベタ状グラン
ド電極が形成されている。最上位の誘電体層１４ｄの上
面には、ＶＣＯを構成する各種電子部品１５の実装ラン
ド１６及びそれらを接続する配線等が形成されている。
各層間の電気的接続はスルーホール方式でなされてい
る。このような構造の多層基板の実装ランド１６に各種
の電子部品１５を実装してシールドケース１７で覆うこ
とにより、ＶＣＯが構成されている。
【００１３】誘電体層１４ａ、１４ｂの上面に形成され
た方向性結合器のストリップラインのパターン構造につ
いて、図３を参照して詳述する。誘電体層１４ｂに形成
される１次側ストリップライン１３ａは、λ／４以上の
長さを有し、折り曲げられて配線される。このとき、ス
トリップライン内で反射が生じないように、折り曲げら
れた部分はラウンド状になっている。ストリップライン
１３ａの一端にはミキサ回路側への出力端子ＰMIXが形
成され、他端にはバッファ回路１２との接続端子が形成
される。誘電体層１４ａに形成される２次側ストリップ
ライン１３ｂは、同様にλ／４以上の長さを有し、この
長さの内、λ／４の長さは図示のように１次側ストリッ
プラインに対向して配置される。ストリップライン１３
ｂの一端には終端抵抗Ｒ2が接続形成され、他端にはＰ
ＬＬ-ＩＣへの出力端子ＰPLLが形成される。
た方向性結合器のストリップラインのパターン構造につ
いて、図３を参照して詳述する。誘電体層１４ｂに形成
される１次側ストリップライン１３ａは、λ／４以上の
長さを有し、折り曲げられて配線される。このとき、ス
トリップライン内で反射が生じないように、折り曲げら
れた部分はラウンド状になっている。ストリップライン
１３ａの一端にはミキサ回路側への出力端子ＰMIXが形
成され、他端にはバッファ回路１２との接続端子が形成
される。誘電体層１４ａに形成される２次側ストリップ
ライン１３ｂは、同様にλ／４以上の長さを有し、この
長さの内、λ／４の長さは図示のように１次側ストリッ
プラインに対向して配置される。ストリップライン１３
ｂの一端には終端抵抗Ｒ2が接続形成され、他端にはＰ
ＬＬ-ＩＣへの出力端子ＰPLLが形成される。
【００１４】このように構成されたＶＣＯは、出力を２
系統持ち、端子ＰMIXからの高周波出力はバンドパスフ
ィルタ（ＢＰＦ）を介してミキサ回路へ、また端子Ｐ
PLLからの高周波出力は直接ＰＬＬ-ＩＣに供給される。
上記実施例ではＶＣＯ単体について説明したが、ＶＣＯ
の基板にミキサ回路及びＰＬＬ-ＩＣを構成する回路部
品、並びにＢＰＦ、ＲＦパワーアンプ等を構成する回路
部品をも実装させて構成した複合モジュールについて
も、本発明の技術思想を適用できることは当然である。
また、ストリップラインの実装構造も、上記のものに限
定されずに種々の変形が可能であることは勿論である。
系統持ち、端子ＰMIXからの高周波出力はバンドパスフ
ィルタ（ＢＰＦ）を介してミキサ回路へ、また端子Ｐ
PLLからの高周波出力は直接ＰＬＬ-ＩＣに供給される。
上記実施例ではＶＣＯ単体について説明したが、ＶＣＯ
の基板にミキサ回路及びＰＬＬ-ＩＣを構成する回路部
品、並びにＢＰＦ、ＲＦパワーアンプ等を構成する回路
部品をも実装させて構成した複合モジュールについて
も、本発明の技術思想を適用できることは当然である。
また、ストリップラインの実装構造も、上記のものに限
定されずに種々の変形が可能であることは勿論である。
【００１５】
【発明の効果】本発明は以上のように構成されているの
で、以下のような効果を奏することができる。ＶＣＯの
出力を方向性結合器を介して２系統に取り出しているの
で、インピーダンス整合がとれ、したがってＶＣＯの出
力損失がなくなって消費電力が少なくなると共に、ＰＬ
Ｌ-ＩＣの入力インピーダンスがロットバラツキにより
変化してもＰＬＬ-ＩＣの入力レベルが変動することが
ない。また、ミキサ回路とＰＬＬ-ＩＣとの間のアイソ
レーションが十分なため、ＰＬＬ-ＩＣからミキサ回路
へのノイズ干渉がなくなり、ミキサ回路の前段に挿入す
るＢＰＦとしてノイズ除去効果の低い安価なものを採用
することができる。
で、以下のような効果を奏することができる。ＶＣＯの
出力を方向性結合器を介して２系統に取り出しているの
で、インピーダンス整合がとれ、したがってＶＣＯの出
力損失がなくなって消費電力が少なくなると共に、ＰＬ
Ｌ-ＩＣの入力インピーダンスがロットバラツキにより
変化してもＰＬＬ-ＩＣの入力レベルが変動することが
ない。また、ミキサ回路とＰＬＬ-ＩＣとの間のアイソ
レーションが十分なため、ＰＬＬ-ＩＣからミキサ回路
へのノイズ干渉がなくなり、ミキサ回路の前段に挿入す
るＢＰＦとしてノイズ除去効果の低い安価なものを採用
することができる。
【００１６】更に、方向性結合器を構成する１次側及び
２次側ストリップラインはＶＣＯの多層基板内に内蔵さ
れているので、ＶＣＯ全体としての大きさは殆ど変わら
ず、しかも、これらストリップライン間のギャップは、
該間に介在された誘電体層の厚みで決まるのでバラツキ
が大幅に少なくなる。例えば、ストリップライン間ギャ
ップが７５μｍである場合、同一平面に２本のストリッ
プラインを厚膜で配線した場合のギャップ間の偏差は±
２０％であるのに対して、本発明のように誘電体層を介
して対向配線した場合の偏差は±７％となり、偏差が小
さくなる。そして偏差が小さくなると、ＶＣＯ出力のロ
ット間バラツキが小さくなり、これにより、価格の高い
薄膜を用いてストリップラインを形成しなくても安価な
厚膜を採用でき、しかも多層基板の表層も内層も同一の
厚膜印刷工程で成型することができる。
２次側ストリップラインはＶＣＯの多層基板内に内蔵さ
れているので、ＶＣＯ全体としての大きさは殆ど変わら
ず、しかも、これらストリップライン間のギャップは、
該間に介在された誘電体層の厚みで決まるのでバラツキ
が大幅に少なくなる。例えば、ストリップライン間ギャ
ップが７５μｍである場合、同一平面に２本のストリッ
プラインを厚膜で配線した場合のギャップ間の偏差は±
２０％であるのに対して、本発明のように誘電体層を介
して対向配線した場合の偏差は±７％となり、偏差が小
さくなる。そして偏差が小さくなると、ＶＣＯ出力のロ
ット間バラツキが小さくなり、これにより、価格の高い
薄膜を用いてストリップラインを形成しなくても安価な
厚膜を採用でき、しかも多層基板の表層も内層も同一の
厚膜印刷工程で成型することができる。
【００１７】また、誘電体層を介して対向配置された２
つのストリップラインが、積層ズレ、印刷ズレ等で多少
ずれることがあっても、これらストリップラインの結合
度の偏差は小さく、特性上の問題が少なくなり歩留りが
向上する。
つのストリップラインが、積層ズレ、印刷ズレ等で多少
ずれることがあっても、これらストリップラインの結合
度の偏差は小さく、特性上の問題が少なくなり歩留りが
向上する。
【図面の簡単な説明】
【図１】本発明の電圧制御発振器の主要回路ブロック図
である。
である。
【図２】本発明の電圧制御発振器の実装構造の一例を示
す構造図である。
す構造図である。
【図３】本発明の電圧制御発振器に用いられるストリッ
プラインのパターンの一例を示すパターン図である。
プラインのパターンの一例を示すパターン図である。
【図４】従来の一般的な、ＰＬＬ-ＩＣ及びその周辺を
示すブロック図である。
示すブロック図である。
【図５】従来例の、電圧制御発振器からミキサ回路及び
ＰＬＬ-ＩＣへの接続状態を示すブロック図である。
ＰＬＬ-ＩＣへの接続状態を示すブロック図である。
１１ 発振回路 １４ａ〜１４ｄ
誘電体層 １２ バッファ回路 １５
電子部品 １３ 方向性結合器 １６
実装ランド
誘電体層 １２ バッファ回路 １５
電子部品 １３ 方向性結合器 １６
実装ランド
Claims (1)
- 【請求項１】 電圧制御発振器を構成する電子部品を実
装する多層基板、及び上記多層基板内に誘電体層を介し
て対向配設された複数のストリップラインからなる方向
性結合器を含み、上記複数のストリップラインから複数
系統の出力を分離してとりだすことができるようにした
ことを特徴とする電圧制御発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4256623A JPH06112709A (ja) | 1992-09-25 | 1992-09-25 | 電圧制御発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4256623A JPH06112709A (ja) | 1992-09-25 | 1992-09-25 | 電圧制御発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112709A true JPH06112709A (ja) | 1994-04-22 |
Family
ID=17295190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4256623A Pending JPH06112709A (ja) | 1992-09-25 | 1992-09-25 | 電圧制御発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112709A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51869A (en) * | 1974-06-21 | 1976-01-07 | Hitachi Ltd | Gaasfet hatsushinki |
| JPH01106524A (ja) * | 1987-10-19 | 1989-04-24 | Fujitsu Ltd | 位相同期発振器 |
-
1992
- 1992-09-25 JP JP4256623A patent/JPH06112709A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51869A (en) * | 1974-06-21 | 1976-01-07 | Hitachi Ltd | Gaasfet hatsushinki |
| JPH01106524A (ja) * | 1987-10-19 | 1989-04-24 | Fujitsu Ltd | 位相同期発振器 |
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