JPH06112785A - ジッタ発生装置 - Google Patents
ジッタ発生装置Info
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- JPH06112785A JPH06112785A JP4258501A JP25850192A JPH06112785A JP H06112785 A JPH06112785 A JP H06112785A JP 4258501 A JP4258501 A JP 4258501A JP 25850192 A JP25850192 A JP 25850192A JP H06112785 A JPH06112785 A JP H06112785A
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Abstract
(57)【要約】
【目的】 ジッタ周波数の可変範囲を広くする。
【構成】 クロック信号Ｓａを可変遅延素子７のランプ
電圧発生器１１に入力し、その立上りに同期して立上る
ランプ電圧Ｓｂを得、比較器１２でＤ／Ａコンバータ８
の比較電圧Ｖｃと比較する。比較電圧Ｖｃとして、直流
電圧Ｅｒに交流電圧Ｖｍ（周波数ｆm ）が重畳される。
比較器１２の出力ＳｃはクロックＳａの立上りから遅延
時間τだけ遅れて立上る。τは交流電圧Ｖｍの大きさに
応じて変化される。比較器出力Ｓｃは波形整形回路１３
で継続時間Ｔｋが一定の矩形波Ｓｏに整形される。Ｄ／
Ａコンバータ８には、遅延データ発生器９より周期Ｔご
とに更新される遅延データＤが供給される。遅延素子７
は必要に応じｎ段縦続接続する。その場合各段の可変遅
延素子に与える遅延データをＴ／ｎずつ順次遅延させる
ことにより、各段の可変遅延素子の遅延量のステップ状
の変化をＴ／ｎずつずらせて、全遅延量の変化をなめら
かにすることができる。
電圧発生器１１に入力し、その立上りに同期して立上る
ランプ電圧Ｓｂを得、比較器１２でＤ／Ａコンバータ８
の比較電圧Ｖｃと比較する。比較電圧Ｖｃとして、直流
電圧Ｅｒに交流電圧Ｖｍ（周波数ｆm ）が重畳される。
比較器１２の出力ＳｃはクロックＳａの立上りから遅延
時間τだけ遅れて立上る。τは交流電圧Ｖｍの大きさに
応じて変化される。比較器出力Ｓｃは波形整形回路１３
で継続時間Ｔｋが一定の矩形波Ｓｏに整形される。Ｄ／
Ａコンバータ８には、遅延データ発生器９より周期Ｔご
とに更新される遅延データＤが供給される。遅延素子７
は必要に応じｎ段縦続接続する。その場合各段の可変遅
延素子に与える遅延データをＴ／ｎずつ順次遅延させる
ことにより、各段の可変遅延素子の遅延量のステップ状
の変化をＴ／ｎずつずらせて、全遅延量の変化をなめら
かにすることができる。
Description
【０００１】
【産業上の利用分野】この発明はクロック信号の位相
（立上り及び立下り時間）が正弦波状にゆらぐジッタ発
生装置に関し、特にそのジッタの周波数（ゆらぐ周波
数）を任意に設定できるようにしたものである。
（立上り及び立下り時間）が正弦波状にゆらぐジッタ発
生装置に関し、特にそのジッタの周波数（ゆらぐ周波
数）を任意に設定できるようにしたものである。
【０００２】
【従来の技術】従来の代表的なジッタ発生装置の１つ
は、図５Ａに示すように、周波数ｆi の矩形波の基準入
力信号（クロック信号）ＳｉをＰＬＬ（Phase Locked L
oop)に入力して、出力信号Ｓｏの周波数ｆ0 を入力信号
周波数ｆi のＮ倍にすると共に、ＰＬＬ内のＶＣＯ４の
入力側に外部より正弦波状のオフセット電圧Ｖｍ（周波
数をｆm とする）を重畳させ、出力信号Ｓｏがオフセッ
ト電圧Ｖｍで周波数変調されるようにしている。そのた
め、出力信号Ｓｏの正弦波の立上り及び立下り時間が変
動し、つまり、ジッタが発生する。
は、図５Ａに示すように、周波数ｆi の矩形波の基準入
力信号（クロック信号）ＳｉをＰＬＬ（Phase Locked L
oop)に入力して、出力信号Ｓｏの周波数ｆ0 を入力信号
周波数ｆi のＮ倍にすると共に、ＰＬＬ内のＶＣＯ４の
入力側に外部より正弦波状のオフセット電圧Ｖｍ（周波
数をｆm とする）を重畳させ、出力信号Ｓｏがオフセッ
ト電圧Ｖｍで周波数変調されるようにしている。そのた
め、出力信号Ｓｏの正弦波の立上り及び立下り時間が変
動し、つまり、ジッタが発生する。
【０００３】オフセット電圧の周波数ｆm はループ・フ
ィルタ（ローパスフィルタで構成される）２のカットオ
フ周波数ｆc より大きい減衰帯域に選ばれる。何んとな
れば、もしｆm を通過帯域内に選べば、ループ制御がか
かって、出力信号周波数ｆ0は一定化されてしまい、ジ
ッタを発生できないからである。そこで、ループ帯域
（ｆc ）を小さくして、オフセット電圧の周波数ｆ
m （ｆ m ＞ｆc ）を下げ、そしてジッタの変動周波数を
下げると、こんどは分周器５の分周比を１／Ｎ1 から１
／Ｎ2 （Ｎ2 ＞Ｎ1 ）に切替えたとき、出力信号の周波
数（ジッタ分を除く）がＮ1 ｆi からＮ2 ｆi に変化す
るまでの時間が、図６Ａに点線で示すように長くなり、
つまりセットリング（収束時間）が遅くなり、測定器と
して使いにくくなるので、ループ帯域（ｆc ）を下げる
ことは禁止的であった。
ィルタ（ローパスフィルタで構成される）２のカットオ
フ周波数ｆc より大きい減衰帯域に選ばれる。何んとな
れば、もしｆm を通過帯域内に選べば、ループ制御がか
かって、出力信号周波数ｆ0は一定化されてしまい、ジ
ッタを発生できないからである。そこで、ループ帯域
（ｆc ）を小さくして、オフセット電圧の周波数ｆ
m （ｆ m ＞ｆc ）を下げ、そしてジッタの変動周波数を
下げると、こんどは分周器５の分周比を１／Ｎ1 から１
／Ｎ2 （Ｎ2 ＞Ｎ1 ）に切替えたとき、出力信号の周波
数（ジッタ分を除く）がＮ1 ｆi からＮ2 ｆi に変化す
るまでの時間が、図６Ａに点線で示すように長くなり、
つまりセットリング（収束時間）が遅くなり、測定器と
して使いにくくなるので、ループ帯域（ｆc ）を下げる
ことは禁止的であった。
【０００４】従来の代表的なジッタ発生装置の他の１つ
は、図５Ｂに示すように、オフセット電圧Ｖｍをループ
・フィルタ２の入力側に重畳されている。この場合には
オフセット電圧の周波数ｆm はループ・フィルタ２のカ
ットオフ周波数ｆc より小さい通過帯域内に選ばれる。
何んとなれば、もしｆm をｆc より大きい減衰帯域に選
べば、オフセット電圧Ｖｍはループ・フィルタ２を通ら
ないので、ＶＣＯ４の入力にオフセットを与えることが
できず、出力信号Ｓｏの周波数（位相）にジッタを発生
できないからである。オフセット電圧Ｖｍ（ｆm ＜
ｆc ）はループ・フィルタ２で積分されてＶＣＯ４に入
力され、出力信号Ｓｏはオフセット電圧Ｖｍで位相変調
された信号となる。従って出力信号Ｓｏの立上り及び立
下り時間にゆらぎ（ジッタ）が発生する。
は、図５Ｂに示すように、オフセット電圧Ｖｍをループ
・フィルタ２の入力側に重畳されている。この場合には
オフセット電圧の周波数ｆm はループ・フィルタ２のカ
ットオフ周波数ｆc より小さい通過帯域内に選ばれる。
何んとなれば、もしｆm をｆc より大きい減衰帯域に選
べば、オフセット電圧Ｖｍはループ・フィルタ２を通ら
ないので、ＶＣＯ４の入力にオフセットを与えることが
できず、出力信号Ｓｏの周波数（位相）にジッタを発生
できないからである。オフセット電圧Ｖｍ（ｆm ＜
ｆc ）はループ・フィルタ２で積分されてＶＣＯ４に入
力され、出力信号Ｓｏはオフセット電圧Ｖｍで位相変調
された信号となる。従って出力信号Ｓｏの立上り及び立
下り時間にゆらぎ（ジッタ）が発生する。
【０００５】ループ帯域（ｆc ）を大きくして、オフセ
ット電圧の周波数ｆm （ｆm ＜ｆc）を上げ、これによ
りジッタの変動周波数を上げようとすると、こんどは図
６Ｂに示すように出力信号Ｓｏの出力周波数（ジッタ分
を除く）ｆ0 ＝Ｎｆi 近傍のノイズ（位相ノイズと呼ば
れる）が大きくなるので、ループ帯域を広くすることは
禁止的であった。
ット電圧の周波数ｆm （ｆm ＜ｆc）を上げ、これによ
りジッタの変動周波数を上げようとすると、こんどは図
６Ｂに示すように出力信号Ｓｏの出力周波数（ジッタ分
を除く）ｆ0 ＝Ｎｆi 近傍のノイズ（位相ノイズと呼ば
れる）が大きくなるので、ループ帯域を広くすることは
禁止的であった。
【０００６】なお、ジッタ発生装置では、一般に装置の
仕様からジッタ周波数ｆm は出力信号Ｓｏの周波数（ジ
ッタ分を除く）ｆ0 よりかなり小さく設定される。
仕様からジッタ周波数ｆm は出力信号Ｓｏの周波数（ジ
ッタ分を除く）ｆ0 よりかなり小さく設定される。
【０００７】
【発明が解決しようとする課題】従来の図５Ａの装置で
は、オフセット電圧Ｖｍの周波数ｆm をＰＬＬのループ
帯域（ｆc ）より低くできないので、ループ帯域
（ｆc ）より低い変動周波数をもつジッタを発生できな
い不都合があった。一方、従来の図４Ｂの装置では、オ
フセット電圧Ｖｍの周波数ｆm をループ帯域（ｆc ）よ
り高くできないので、ループ帯域（ｆc ）より高い変動
周波数をもつジッタを発生できない不都合があった。
は、オフセット電圧Ｖｍの周波数ｆm をＰＬＬのループ
帯域（ｆc ）より低くできないので、ループ帯域
（ｆc ）より低い変動周波数をもつジッタを発生できな
い不都合があった。一方、従来の図４Ｂの装置では、オ
フセット電圧Ｖｍの周波数ｆm をループ帯域（ｆc ）よ
り高くできないので、ループ帯域（ｆc ）より高い変動
周波数をもつジッタを発生できない不都合があった。
【０００８】このように従来の装置ではジッタの変動周
波数がＰＬＬのループ帯域（ｆc ）で制限され、可変範
囲が狭い欠点があった。この発明の目的は、ジッタの変
動周波数の可変範囲を従来より広げようとするものであ
る。
波数がＰＬＬのループ帯域（ｆc ）で制限され、可変範
囲が狭い欠点があった。この発明の目的は、ジッタの変
動周波数の可変範囲を従来より広げようとするものであ
る。
【０００９】
【課題を解決するための手段】（１）請求項１のジッタ
発生装置では、クロック発生器と、遅延データ発生器
と、その遅延データ発生器から入力される遅延データに
応じて、前記クロック発生器より入力されるクロック信
号を遅延させる可変遅延素子とが設けられる。 （２）請求項２の発明では、前記（１）項に記載のジッ
タ発生装置において、前記可変遅延素子が、前記クロッ
ク信号に同期して、所定の傾斜で立上るランプ電圧を発
生するランプ波発生器と、前記遅延データ発生器より入
力される遅延データをＤ／Ａ変換して比較電圧を発生す
るＤ／Ａコンバータと、前記ランプ波発生器より入力さ
れるランプ電圧を前記Ｄ／Ａコンバータより入力される
比較電圧と比較する比較器と、その比較器の出力を波形
整形して、一定継続時間の矩形波を出力する波形整形回
路とにより構成される。
発生装置では、クロック発生器と、遅延データ発生器
と、その遅延データ発生器から入力される遅延データに
応じて、前記クロック発生器より入力されるクロック信
号を遅延させる可変遅延素子とが設けられる。 （２）請求項２の発明では、前記（１）項に記載のジッ
タ発生装置において、前記可変遅延素子が、前記クロッ
ク信号に同期して、所定の傾斜で立上るランプ電圧を発
生するランプ波発生器と、前記遅延データ発生器より入
力される遅延データをＤ／Ａ変換して比較電圧を発生す
るＤ／Ａコンバータと、前記ランプ波発生器より入力さ
れるランプ電圧を前記Ｄ／Ａコンバータより入力される
比較電圧と比較する比較器と、その比較器の出力を波形
整形して、一定継続時間の矩形波を出力する波形整形回
路とにより構成される。
【００１０】（３）請求項３の発明では、前記（１）ま
たは（２）項に記載のジッタ発生装置において、前記可
変遅延素子がｎ（ｎ≧２）個縦続接続されている。 （４）請求項４の発明では、前記（３）項に記載のジッ
タ発生装置において、前記遅延データ発生器の遅延デー
タを更新する周期をＴとするとき、前記遅延データを前
記ｎ個の内の最初の可変遅延素子に入力し、前記遅延デ
ータを第１遅延素子（遅延量Ｔ／ｎ）を通して２番目の
前記可変遅延素子に入力し、前記第１遅延素子の出力を
第２遅延素子（遅延量Ｔ／ｎ）を通して３番目の前記可
変遅延素子に入力し、以下同様にして、第（ｎ−２）遅
延素子（遅延量Ｔ／ｎ）の出力を第（ｎ−１）遅延素子
（遅延量Ｔ／ｎ）を通してｎ番目の前記可変遅延素子に
入力する。
たは（２）項に記載のジッタ発生装置において、前記可
変遅延素子がｎ（ｎ≧２）個縦続接続されている。 （４）請求項４の発明では、前記（３）項に記載のジッ
タ発生装置において、前記遅延データ発生器の遅延デー
タを更新する周期をＴとするとき、前記遅延データを前
記ｎ個の内の最初の可変遅延素子に入力し、前記遅延デ
ータを第１遅延素子（遅延量Ｔ／ｎ）を通して２番目の
前記可変遅延素子に入力し、前記第１遅延素子の出力を
第２遅延素子（遅延量Ｔ／ｎ）を通して３番目の前記可
変遅延素子に入力し、以下同様にして、第（ｎ−２）遅
延素子（遅延量Ｔ／ｎ）の出力を第（ｎ−１）遅延素子
（遅延量Ｔ／ｎ）を通してｎ番目の前記可変遅延素子に
入力する。
【００１１】（５）請求項５の発明では、前記（３）項
に記載のジッタ発生装置において、前記遅延データ発生
器の遅延データを更新する周期をＴとするとき、前記１
番目乃至ｎ番目の可変遅延素子に、前記遅延データを第
１乃至第ｎラッチ回路をそれぞれ通して入力し、前記周
期Ｔをもつタイミング信号を発生するタイミング発生器
を設け、その出力を前記第１ラッチ回路のラッチ用クロ
ック端子に入力し、前記タイミング発生器の出力を第１
遅延素子（遅延量Ｔ／ｎ）を通して前記第２ラッチ回路
のラッチ用クロック端子に入力し、前記第１遅延素子の
出力を第２遅延素子（遅延量Ｔ／ｎ）を通して前記第３
ラッチ回路のラッチ用クロック端子に入力し、以下同様
にして、前記第（ｎ−２）遅延素子（遅延量Ｔ／ｎ）の
出力を第（ｎ−１）遅延素子を通して前記第ｎラッチ回
路のラッチ用クロック端子に入力する。
に記載のジッタ発生装置において、前記遅延データ発生
器の遅延データを更新する周期をＴとするとき、前記１
番目乃至ｎ番目の可変遅延素子に、前記遅延データを第
１乃至第ｎラッチ回路をそれぞれ通して入力し、前記周
期Ｔをもつタイミング信号を発生するタイミング発生器
を設け、その出力を前記第１ラッチ回路のラッチ用クロ
ック端子に入力し、前記タイミング発生器の出力を第１
遅延素子（遅延量Ｔ／ｎ）を通して前記第２ラッチ回路
のラッチ用クロック端子に入力し、前記第１遅延素子の
出力を第２遅延素子（遅延量Ｔ／ｎ）を通して前記第３
ラッチ回路のラッチ用クロック端子に入力し、以下同様
にして、前記第（ｎ−２）遅延素子（遅延量Ｔ／ｎ）の
出力を第（ｎ−１）遅延素子を通して前記第ｎラッチ回
路のラッチ用クロック端子に入力する。
【００１２】
【実施例】一般にジッタ発生装置の出力信号Ｓｏは、 Ｓｏ（ｔ）＝Ａ sin｛２πｆ0ｔ＋Ｊ（ｔ）｝ …… （１） と表される。こゝでＪ（ｔ）はジッタ成分で、ジッタの
ない出力信号に対する位相を表し、 Ｊ（ｔ）＝θ sin（２πｆjｔ） …… （２） で与えられる。ｆ0 は出力信号Ｓｏの周波数（ジッタ成
分を除く）、θはジッタのピーク値、ｆj はジッタ周波
数である。ジッタをもつ出力信号Ｓｏが矩形波の場合の
波形図を図７に示す。図７Ａには横軸に位相角ω0 ｔを
とっている。横軸に時間ｔをとって示したのが図３Ｂで
ある。図３Ｂのｔj はジッタの時間変動のピーク値で、 ｔj ＝θ／ω0 ＝θ／２πｆ0 …… （３） で与えられる。
ない出力信号に対する位相を表し、 Ｊ（ｔ）＝θ sin（２πｆjｔ） …… （２） で与えられる。ｆ0 は出力信号Ｓｏの周波数（ジッタ成
分を除く）、θはジッタのピーク値、ｆj はジッタ周波
数である。ジッタをもつ出力信号Ｓｏが矩形波の場合の
波形図を図７に示す。図７Ａには横軸に位相角ω0 ｔを
とっている。横軸に時間ｔをとって示したのが図３Ｂで
ある。図３Ｂのｔj はジッタの時間変動のピーク値で、 ｔj ＝θ／ω0 ＝θ／２πｆ0 …… （３） で与えられる。
【００１３】図７Ｂによれば、ジッタ発生装置では周波
数ｆ0 ，デューティ比１／２の矩形波信号Ｓｏの立上り
及び立下り時間を共に最大でｔj 時間だけ正弦波状に増
減させればよいことが分かる。そこでこの発明では、図
１に示すように周波数ｆ0 のクロック信号発生器（従来
のようにＰＬＬを用いて入力信号ｆi をＮ逓倍してｆ 0
＝Ｎｆi とするものでもよい）６のクロック信号Ｓａを
可変遅延素子７に入力させて、遅延データ発生器９の遅
延データＤ（直流分に周波数ｆm の交流分が重畳され
る）に応じて、クロック信号Ｓａを遅延させる。
数ｆ0 ，デューティ比１／２の矩形波信号Ｓｏの立上り
及び立下り時間を共に最大でｔj 時間だけ正弦波状に増
減させればよいことが分かる。そこでこの発明では、図
１に示すように周波数ｆ0 のクロック信号発生器（従来
のようにＰＬＬを用いて入力信号ｆi をＮ逓倍してｆ 0
＝Ｎｆi とするものでもよい）６のクロック信号Ｓａを
可変遅延素子７に入力させて、遅延データ発生器９の遅
延データＤ（直流分に周波数ｆm の交流分が重畳され
る）に応じて、クロック信号Ｓａを遅延させる。
【００１４】可変遅延素子７として図１の場合には、ク
ロック信号Ｓａに同期して所定の傾斜で立上るランプ電
圧Ｓｂを発生するランプ波発生器１１と、遅延データＤ
をＤ／Ａ変換して比較電圧Ｖｃを出力するＤ／Ａコンバ
ータ８と、ランプ電圧Ｓｂを比較電圧Ｖｃと比較する比
較器１２と、その比較器の出力Ｓｃを波形整形して、一
定継続時間Ｔｋの矩形波を出力する波形整形回路１３と
で構成される。
ロック信号Ｓａに同期して所定の傾斜で立上るランプ電
圧Ｓｂを発生するランプ波発生器１１と、遅延データＤ
をＤ／Ａ変換して比較電圧Ｖｃを出力するＤ／Ａコンバ
ータ８と、ランプ電圧Ｓｂを比較電圧Ｖｃと比較する比
較器１２と、その比較器の出力Ｓｃを波形整形して、一
定継続時間Ｔｋの矩形波を出力する波形整形回路１３と
で構成される。
【００１５】図１の実施例ではＤ／Ａコンバータ８の出
力に、直流電圧Ｅｒに正弦波状に変化する交流分（オフ
セット電圧）Ｖｍ（周波数ｆm ）を重畳させた比較電圧
Ｖｃが得られ、比較器１２に印加される（図１Ｂｂ）。
可変遅延素子７では、クロック発生器６のクロック信号
Ｓａが入力されると、その立上りに同期して、ランプ波
発生器１１より一定傾斜のランプ波Ｓｂが発生され、比
較器１２の一方の入力端子に与えられる。比較器１２で
はランプ波Ｓｂが比較電圧Ｖｃ＝Ｖｍ＋Ｅｒと比較さ
れ、Ｓｂ＞Ｖｃの期間に高レベル（Ｈレベル）となる矩
形波出力Ｓｃが波形整形回路１３に入力される（図１Ｂ
ｃ）。
力に、直流電圧Ｅｒに正弦波状に変化する交流分（オフ
セット電圧）Ｖｍ（周波数ｆm ）を重畳させた比較電圧
Ｖｃが得られ、比較器１２に印加される（図１Ｂｂ）。
可変遅延素子７では、クロック発生器６のクロック信号
Ｓａが入力されると、その立上りに同期して、ランプ波
発生器１１より一定傾斜のランプ波Ｓｂが発生され、比
較器１２の一方の入力端子に与えられる。比較器１２で
はランプ波Ｓｂが比較電圧Ｖｃ＝Ｖｍ＋Ｅｒと比較さ
れ、Ｓｂ＞Ｖｃの期間に高レベル（Ｈレベル）となる矩
形波出力Ｓｃが波形整形回路１３に入力される（図１Ｂ
ｃ）。
【００１６】この矩形波出力Ｓｃの継続時間は比較電圧
Ｖｃが最大または最小のとき、それぞれ逆に最小または
最大となる。波形整形回路１３ではこの信号Ｓｃが入力
されると、継続時間Ｔｋが一定の矩形波となるように波
形を整形して出力信号Ｓｏ（周波数ｆ0 ）を外部に供給
する（図１Ｂｄ）。可変遅延素子７では、その入力Ｓａ
の立上り時点ｔa からの遅延時間τが時間の経過と共に
正弦波状に変化する矩形波、つまり矩形波の立上り及び
立下り時間が時間と共に正弦波状に変動するジッタをも
つ出力Ｓｏが外部に供給される。
Ｖｃが最大または最小のとき、それぞれ逆に最小または
最大となる。波形整形回路１３ではこの信号Ｓｃが入力
されると、継続時間Ｔｋが一定の矩形波となるように波
形を整形して出力信号Ｓｏ（周波数ｆ0 ）を外部に供給
する（図１Ｂｄ）。可変遅延素子７では、その入力Ｓａ
の立上り時点ｔa からの遅延時間τが時間の経過と共に
正弦波状に変化する矩形波、つまり矩形波の立上り及び
立下り時間が時間と共に正弦波状に変動するジッタをも
つ出力Ｓｏが外部に供給される。
【００１７】図１の可変遅延素子７は１段では遅延量が
小さいため、必要に応じ図２に示すようにｎ段縦続接続
して用いることができる。全遅延量ｎτは遅延データ発
生器９の遅延データＤの更新周期Ｔごとに階段状に変化
される。遅延データＤの更新周期Ｔを短くすればそれに
応じて遅延量の１ステップ当たりの変化を小さくするこ
とができる。しかし、その場合、可変遅延素子７ｉ（ｉ
＝１〜ｎ）内部のＤ／Ａコンバータ８として動作速度の
速いものが必要となり、一般に高価となる。そこで、遅
延データＤの更新周期Ｔを特に短くしないで、全遅延量
のステップ状の変化幅を小さくしたのが図３及び図４の
実施例である。
小さいため、必要に応じ図２に示すようにｎ段縦続接続
して用いることができる。全遅延量ｎτは遅延データ発
生器９の遅延データＤの更新周期Ｔごとに階段状に変化
される。遅延データＤの更新周期Ｔを短くすればそれに
応じて遅延量の１ステップ当たりの変化を小さくするこ
とができる。しかし、その場合、可変遅延素子７ｉ（ｉ
＝１〜ｎ）内部のＤ／Ａコンバータ８として動作速度の
速いものが必要となり、一般に高価となる。そこで、遅
延データＤの更新周期Ｔを特に短くしないで、全遅延量
のステップ状の変化幅を小さくしたのが図３及び図４の
実施例である。
【００１８】図３では、可変遅延素子７1 には、遅延デ
ータ発生器９の遅延データＤを直接入力し、可変遅延素
子７2 には、遅延データＤ1 を（Ｄ1 ＝Ｄ）を第１遅延
素子（遅延量Ｔ／ｎ）Ｆ1 で遅延させたデータＤ2 を入
力し、可変遅延素子７3 には、遅延データＤ2 を第２遅
延素子（遅延量Ｔ／ｎ）Ｆ2 で更に遅延させたデータＤ
3 を入力し、…以下同様にして、可変遅延素子７n に
は、遅延データＤn-1 を遅延素子（遅延量Ｔ／ｎ）Ｆ
n-1 で遅延させたデータＤn を入力する。
ータ発生器９の遅延データＤを直接入力し、可変遅延素
子７2 には、遅延データＤ1 を（Ｄ1 ＝Ｄ）を第１遅延
素子（遅延量Ｔ／ｎ）Ｆ1 で遅延させたデータＤ2 を入
力し、可変遅延素子７3 には、遅延データＤ2 を第２遅
延素子（遅延量Ｔ／ｎ）Ｆ2 で更に遅延させたデータＤ
3 を入力し、…以下同様にして、可変遅延素子７n に
は、遅延データＤn-1 を遅延素子（遅延量Ｔ／ｎ）Ｆ
n-1 で遅延させたデータＤn を入力する。
【００１９】このように可変遅延素子７1 〜７n に与え
る遅延データＤ1 〜Ｄn を順次Ｔ／ｎずつ遅らせること
によって図３Ｂｂに示すように可変遅延素子７1 〜７n
の各遅延量τ1 〜τn のステップ状の変化をＴ／ｎずつ
順次ずらすことができる。このためトータルの遅延量τ
1 ＋τ2 …＋τn は図３Ｂｃのように変化幅が図２の場
合のほぼ１／ｎに細分化される。
る遅延データＤ1 〜Ｄn を順次Ｔ／ｎずつ遅らせること
によって図３Ｂｂに示すように可変遅延素子７1 〜７n
の各遅延量τ1 〜τn のステップ状の変化をＴ／ｎずつ
順次ずらすことができる。このためトータルの遅延量τ
1 ＋τ2 …＋τn は図３Ｂｃのように変化幅が図２の場
合のほぼ１／ｎに細分化される。
【００２０】図４では、可変遅延素子７1 〜７n にそれ
ぞれ対応するラッチ回路Ｌ1 〜Ｌnを設けている。そし
て遅延データＤをラッチ回路Ｌ1 〜Ｌn のデータ入力端
子に供給し、ラッチ回路Ｌ1 〜Ｌn の出力データＤ1 〜
Ｄn を可変遅延素子７1 〜７ n にそれぞれ供給する。ま
た、タイミング発生器２１を設けて、遅延データＤの更
新周期Ｔと同じ周期をもつタイミング信号Ｓｄを発生さ
せる。ラッチ回路Ｌ1のラッチ用クロック端子ＣＬＫ
に、タイミング信号Ｓｄを直接入力し、ラッチ回路Ｌ2
のラッチ用クロック端子ＣＬＫに、タイミング信号Ｓｄ
を第１遅延素子（遅延量Ｔ／ｎ）Ｇ1 で遅延させた信号
を入力し、ラッチ回路Ｌ3 のラッチ用クロック端子ＣＬ
Ｋに、第１遅延素子Ｇ1 の出力を第２遅延素子（遅延量
Ｔ／ｎ）Ｇ 2 で更に遅延させた信号を入力し、…以下同
様にして、ラッチ回路Ｌn のラッチ用クロック端子ＣＬ
Ｋに、第（ｎ−２）遅延素子（遅延量Ｔ／ｎ）の出力を
第（ｎ−１）遅延素子（遅延量Ｔ／ｎ）で更に遅延させ
た信号を入力する。
ぞれ対応するラッチ回路Ｌ1 〜Ｌnを設けている。そし
て遅延データＤをラッチ回路Ｌ1 〜Ｌn のデータ入力端
子に供給し、ラッチ回路Ｌ1 〜Ｌn の出力データＤ1 〜
Ｄn を可変遅延素子７1 〜７ n にそれぞれ供給する。ま
た、タイミング発生器２１を設けて、遅延データＤの更
新周期Ｔと同じ周期をもつタイミング信号Ｓｄを発生さ
せる。ラッチ回路Ｌ1のラッチ用クロック端子ＣＬＫ
に、タイミング信号Ｓｄを直接入力し、ラッチ回路Ｌ2
のラッチ用クロック端子ＣＬＫに、タイミング信号Ｓｄ
を第１遅延素子（遅延量Ｔ／ｎ）Ｇ1 で遅延させた信号
を入力し、ラッチ回路Ｌ3 のラッチ用クロック端子ＣＬ
Ｋに、第１遅延素子Ｇ1 の出力を第２遅延素子（遅延量
Ｔ／ｎ）Ｇ 2 で更に遅延させた信号を入力し、…以下同
様にして、ラッチ回路Ｌn のラッチ用クロック端子ＣＬ
Ｋに、第（ｎ−２）遅延素子（遅延量Ｔ／ｎ）の出力を
第（ｎ−１）遅延素子（遅延量Ｔ／ｎ）で更に遅延させ
た信号を入力する。
【００２１】このようにラッチ回路Ｌ1 〜Ｌn のラッチ
用クロックのタイミングをＴ／ｎずつずらすことによ
り、図３の場合と同様のトータル遅延量が得られる。
用クロックのタイミングをＴ／ｎずつずらすことによ
り、図３の場合と同様のトータル遅延量が得られる。
【００２２】
【発明の効果】この発明ではクロック信号を可変遅延素
子で遅延させ、その遅延時間を遅延データ発生器の遅延
データＤに応じて可変させている。可変遅延素子には従
来のようなＰＬＬは含まれないので、遅延データＤの交
流分の周波数ｆm は従来のようにＰＬＬのループ帯域
（ｆc ）により制限されず、任意に設定することができ
る。従って、ジッタ周波数（ｆm ）の可変範囲を従来よ
り広くすることができる。
子で遅延させ、その遅延時間を遅延データ発生器の遅延
データＤに応じて可変させている。可変遅延素子には従
来のようなＰＬＬは含まれないので、遅延データＤの交
流分の周波数ｆm は従来のようにＰＬＬのループ帯域
（ｆc ）により制限されず、任意に設定することができ
る。従って、ジッタ周波数（ｆm ）の可変範囲を従来よ
り広くすることができる。
【図１】Ａは請求項１及び２の発明の実施例を示すブロ
ック図、Ｂは図Ａの要部の動作波形図。
ック図、Ｂは図Ａの要部の動作波形図。
【図２】Ａは請求項３の発明の実施例を示すブロック
図、Ｂは図Ａの要部の動作波形図。
図、Ｂは図Ａの要部の動作波形図。
【図３】Ａは請求項４の発明の実施例を示すブロック
図、Ｂは図Ａの要部の動作波形図。
図、Ｂは図Ａの要部の動作波形図。
【図４】請求項５の発明の実施例を示すブロック図。
【図５】従来のジッタ発生装置のブロック図。
【図６】Ａは図５Ａの装置で分周比を１／Ｎ1 より１／
Ｎ2 （Ｎ2 ＞Ｎ1 ）に切替えた場合の出力周波数ｆ0 の
時間に対する変化特性を示す図、Ｂは図５Ｂの装置の出
力信号Ｓｏの周波数の近傍に発生する位相ノイズを説明
するための図。
Ｎ2 （Ｎ2 ＞Ｎ1 ）に切替えた場合の出力周波数ｆ0 の
時間に対する変化特性を示す図、Ｂは図５Ｂの装置の出
力信号Ｓｏの周波数の近傍に発生する位相ノイズを説明
するための図。
【図７】信号の立上り時間及び立下り時間にジッタをも
つクロック信号の波形図。
つクロック信号の波形図。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年９月２９日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
Claims (5)
- 【請求項１】 クロック発生器と、 遅延データ発生器と、 その遅延データ発生器から入力される遅延データに応じ
て、前記クロック発生器より入力されるクロック信号を
遅延させる可変遅延素子とを具備することを特徴とす
る、 ジッタ発生装置。 - 【請求項２】 請求項１に記載のジッタ発生装置におい
て、前記可変遅延素子が、 前記クロック信号に同期して、所定の傾斜で立上るラン
プ電圧を発生するランプ波発生器と、 前記遅延データ発生器より入力される遅延データをＤ／
Ａ変換して比較電圧を発生するＤ／Ａコンバータと、 前記ランプ波発生器より入力されるランプ電圧を前記Ｄ
／Ａコンバータより入力される比較電圧と比較する比較
器と、 その比較器の出力を波形整形して、一定継続時間の矩形
波を出力する波形整形回路とを具備することを特徴とす
る。 - 【請求項３】 請求項１または２に記載のジッタ発生装
置において、前記可変遅延素子がｎ（ｎ≧２）個縦続接
続されていることを特徴とする。 - 【請求項４】 請求項３に記載のジッタ発生装置におい
て、前記遅延データ発生器の遅延データを更新する周期
をＴとするとき、 前記遅延データを前記ｎ個の内の最初の可変遅延素子に
入力し、 前記遅延データを第１遅延素子（遅延量Ｔ／ｎ）を通し
て２番目の前記可変遅延素子に入力し、 前記第１遅延素子の出力を第２遅延素子（遅延量Ｔ／
ｎ）を通して３番目の前記可変遅延素子に入力し、 以下同様にして、第（ｎ−２）遅延素子（遅延量Ｔ／
ｎ）の出力を第（ｎ−１）遅延素子（遅延量Ｔ／ｎ）を
通してｎ番目の前記可変遅延素子に入力することを特徴
とする。 - 【請求項５】 請求項３に記載のジッタ発生装置におい
て、前記遅延データ発生器の遅延データを更新する周期
をＴとするとき、 前記１番目乃至ｎ番目の可変遅延素子に、前記遅延デー
タを第１乃至第ｎラッチ回路をそれぞれ通して入力し、 前記周期Ｔをもつタイミング信号を発生するタイミング
発生器を設け、その出力を前記第１ラッチ回路のラッチ
用クロック端子に入力し、 前記タイミング発生器の出力を第１遅延素子（遅延量Ｔ
／ｎ）を通して前記第２ラッチ回路のラッチ用クロック
端子に入力し、 前記第１遅延素子の出力を第２遅延素子（遅延量Ｔ／
ｎ）を通して前記第３ラッチ回路のラッチ用クロック端
子に入力し、 以下同様にして、前記第（ｎ−２）遅延素子（遅延量Ｔ
／ｎ）の出力を第（ｎ−１）遅延素子を通して前記第ｎ
ラッチ回路のラッチ用クロック端子に入力することを特
徴とする。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258501A JPH06112785A (ja) | 1992-09-28 | 1992-09-28 | ジッタ発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258501A JPH06112785A (ja) | 1992-09-28 | 1992-09-28 | ジッタ発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112785A true JPH06112785A (ja) | 1994-04-22 |
Family
ID=17321087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4258501A Withdrawn JPH06112785A (ja) | 1992-09-28 | 1992-09-28 | ジッタ発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112785A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1050053A4 (en) * | 1998-01-30 | 2004-10-20 | Credence Systems Corp | EVENT PHASE MODULATOR FOR INTEGRATED CIRCUIT CONTROLLER |
| WO2006008908A1 (ja) * | 2004-07-22 | 2006-01-26 | Advantest Corporation | ジッタ印加回路、及び試験装置 |
| WO2007049365A1 (ja) * | 2005-10-28 | 2007-05-03 | Advantest Corporation | 試験装置、クロック発生装置、及び電子デバイス |
| WO2008038594A1 (fr) * | 2006-09-26 | 2008-04-03 | Advantest Corporation | Circuit à retard, circuit à gigue et testeur |
| WO2009025327A1 (ja) * | 2007-08-22 | 2009-02-26 | Osaka University | ゆらぎ発振器、ゆらぎ発振システム、観測装置、及び制御システム |
| CN1741427B (zh) | 2005-09-13 | 2011-06-22 | 威盛电子股份有限公司 | 可注入时域抖动的测试电路及相关测试方法 |
-
1992
- 1992-09-28 JP JP4258501A patent/JPH06112785A/ja not_active Withdrawn
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7287200B2 (en) | 2004-07-22 | 2007-10-23 | Advantest Corporation | Jitter applying circuit and test apparatus |
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| US7596173B2 (en) | 2005-10-28 | 2009-09-29 | Advantest Corporation | Test apparatus, clock generator and electronic device |
| WO2008038594A1 (fr) * | 2006-09-26 | 2008-04-03 | Advantest Corporation | Circuit à retard, circuit à gigue et testeur |
| JPWO2008038594A1 (ja) * | 2006-09-26 | 2010-01-28 | 株式会社アドバンテスト | 遅延回路、ジッタ印加回路、及び試験装置 |
| US7724811B2 (en) | 2006-09-26 | 2010-05-25 | Advantest Corporation | Delay circuit, jitter injection circuit, and test apparatus |
| JP5207971B2 (ja) * | 2006-09-26 | 2013-06-12 | 株式会社アドバンテスト | 遅延回路、ジッタ印加回路、及び試験装置 |
| WO2009025327A1 (ja) * | 2007-08-22 | 2009-02-26 | Osaka University | ゆらぎ発振器、ゆらぎ発振システム、観測装置、及び制御システム |
| US8089321B2 (en) | 2007-08-22 | 2012-01-03 | Osaka University | Fluctuation oscillator, fluctuation oscillating system, observation device and control system |
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Legal Events
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