JPH10200397A - クロック生成回路、ｐｌｌ及びこのｐｌｌを含む半導体集積回路 - Google Patents
クロック生成回路、ｐｌｌ及びこのｐｌｌを含む半導体集積回路Info
- Publication number
- JPH10200397A JPH10200397A JP9004901A JP490197A JPH10200397A JP H10200397 A JPH10200397 A JP H10200397A JP 9004901 A JP9004901 A JP 9004901A JP 490197 A JP490197 A JP 490197A JP H10200397 A JPH10200397 A JP H10200397A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- frequency
- output
- circuit
- generation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 消費電力を低く抑えることができ、かつ、ク
ロック生成回路の設置面積を格段に縮小することのでき
るクロック生成回路、ＰＬＬ及びこのＰＬＬを含む半導
体集積回路を提供する。 【解決手段】 クロック生成回路は、単位クロック発振
器(24)と、この単位クロック発振器のクロックを計数
し、計数値が設定値に到達する毎に単一のパルスを出力
し、かつ、設定値の変更が可能なデバイダ(25)と、ディ
ジタル情報に基づいてデバイダの設定値を増減させる制
御回路(26)とを備えたもので、ディジタルＰＬＬは、こ
のクロック生成回路(22)と、クロック生成回路から出力
されるクロックを入力し、このクロックが入力される毎
にレベルが反転した信号を出力する波形整形回路(23)
と、外部から与えられる基準クロックと波形整形回路か
ら出力されるクロックとを入力とし、基準クロックの周
波数に対して所望の倍率を有する高周波クロックを生成
するディジタル情報をクロック生成回路(22)に加える周
波数比較回路(21)とを備えたものである。
ロック生成回路の設置面積を格段に縮小することのでき
るクロック生成回路、ＰＬＬ及びこのＰＬＬを含む半導
体集積回路を提供する。 【解決手段】 クロック生成回路は、単位クロック発振
器(24)と、この単位クロック発振器のクロックを計数
し、計数値が設定値に到達する毎に単一のパルスを出力
し、かつ、設定値の変更が可能なデバイダ(25)と、ディ
ジタル情報に基づいてデバイダの設定値を増減させる制
御回路(26)とを備えたもので、ディジタルＰＬＬは、こ
のクロック生成回路(22)と、クロック生成回路から出力
されるクロックを入力し、このクロックが入力される毎
にレベルが反転した信号を出力する波形整形回路(23)
と、外部から与えられる基準クロックと波形整形回路か
ら出力されるクロックとを入力とし、基準クロックの周
波数に対して所望の倍率を有する高周波クロックを生成
するディジタル情報をクロック生成回路(22)に加える周
波数比較回路(21)とを備えたものである。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック生成回
路、ＰＬＬ及びこのＰＬＬを組込んだ半導体集積回路
（以下、単に集積回路と略称する）に関する。
路、ＰＬＬ及びこのＰＬＬを組込んだ半導体集積回路
（以下、単に集積回路と略称する）に関する。
【０００２】
【従来の技術】周波数の高いクロックを集積回路の入力
とすると、このクロックが他の集積回路又は回路要素に
対して悪影響を及ぼす、いわゆる、電磁波障害を引き起
こす。そこで、高周波クロックに基づいて信号を処理す
る集積回路にあっては、周波数の低い基準クロックを入
力として高周波クロックを生成するＰＬＬ（Phase Lock
ed Loop ）を備えるのが一般的である。
とすると、このクロックが他の集積回路又は回路要素に
対して悪影響を及ぼす、いわゆる、電磁波障害を引き起
こす。そこで、高周波クロックに基づいて信号を処理す
る集積回路にあっては、周波数の低い基準クロックを入
力として高周波クロックを生成するＰＬＬ（Phase Lock
ed Loop ）を備えるのが一般的である。
【０００３】ＰＬＬは、主にアナログＰＬＬとディジタ
ルＰＬＬとがある。前者は、比較的簡単に開発できる
が、プロセスが異なると特性が異なってしまうので、プ
ロセス毎に設計しなければならない。さらに、ローパス
・フィルタを内蔵した場合、面積がかなり大きくなって
しまう欠点がある。一方、後者は、ある程度発振周波数
帯域を広くとってあれば、プロセスが異なっても大きく
特性が変わることはない。また、ローパス・フィルタは
必要がないので面積が前者に比べて小さい。このような
理由により、近年ディジタルＰＬＬの要求が高まってき
ている。
ルＰＬＬとがある。前者は、比較的簡単に開発できる
が、プロセスが異なると特性が異なってしまうので、プ
ロセス毎に設計しなければならない。さらに、ローパス
・フィルタを内蔵した場合、面積がかなり大きくなって
しまう欠点がある。一方、後者は、ある程度発振周波数
帯域を広くとってあれば、プロセスが異なっても大きく
特性が変わることはない。また、ローパス・フィルタは
必要がないので面積が前者に比べて小さい。このような
理由により、近年ディジタルＰＬＬの要求が高まってき
ている。
【０００４】図７はこの種の半導体集積回路の概略構成
図である。同図において、半導体集積回路１はその入力
段にＰＬＬ２を備え、このＰＬＬ２は外部から与えられ
る基準クロックＣＬＫR に基づいて周波数の高い高周波
クロックＣＬＫH を生成して集積要素３，４等に加える
構成になっている。因みに、基準クロックＣＬＫR の周
波数は２０ＭＨｚで、高周波クロックＣＬＫH の周波数
は１００ＭＨｚであるものが実用化の段階にある。
図である。同図において、半導体集積回路１はその入力
段にＰＬＬ２を備え、このＰＬＬ２は外部から与えられ
る基準クロックＣＬＫR に基づいて周波数の高い高周波
クロックＣＬＫH を生成して集積要素３，４等に加える
構成になっている。因みに、基準クロックＣＬＫR の周
波数は２０ＭＨｚで、高周波クロックＣＬＫH の周波数
は１００ＭＨｚであるものが実用化の段階にある。
【０００５】図８はＰＬＬ２の詳細な構成を示すブロッ
ク図である。これは周波数比較回路５、制御回路９及び
クロック生成回路１０によって構成されている。このう
ち、クロック生成回路１０は制御信号によって周波数が
可変の高周波クロックＣＬＫH を出力するものである。
周波数比較回路５は、基準クロックＣＬＫR を入力し、
所定の周波数に逓降する分周器６と、クロック生成回路
１０から出力される高周波クロックＣＬＫH を入力し、
所定の周波数に逓降する分周器７と、これら二つの分周
器６，７の出力を比較して高周波クロックＣＬＫH が所
望の周波数よりも高いか、低いかを示すディジタル情報
を出力する比較器８とを備えている。そこで、制御回路
９は比較器８の論理信号に基づいて、クロック生成回路
１０の出力周波数を制御する。この結果、基準クロック
ＣＬＫR に対して、周波数が所定の倍率を有する高周波
クロックＣＬＫH が生成される。
ク図である。これは周波数比較回路５、制御回路９及び
クロック生成回路１０によって構成されている。このう
ち、クロック生成回路１０は制御信号によって周波数が
可変の高周波クロックＣＬＫH を出力するものである。
周波数比較回路５は、基準クロックＣＬＫR を入力し、
所定の周波数に逓降する分周器６と、クロック生成回路
１０から出力される高周波クロックＣＬＫH を入力し、
所定の周波数に逓降する分周器７と、これら二つの分周
器６，７の出力を比較して高周波クロックＣＬＫH が所
望の周波数よりも高いか、低いかを示すディジタル情報
を出力する比較器８とを備えている。そこで、制御回路
９は比較器８の論理信号に基づいて、クロック生成回路
１０の出力周波数を制御する。この結果、基準クロック
ＣＬＫR に対して、周波数が所定の倍率を有する高周波
クロックＣＬＫH が生成される。
【０００６】分周器６で基準クロックＣＬＫR をＭ分周
し、分周器７で高周波クロックＣＬＫH をＮ分周した場
合、ロック状態では、ＰＬＬはＣＬＫH ＝（Ｎ＋１）／
（Ｍ＋１）［Ｈz ］で安定した発振動作を行う。
し、分周器７で高周波クロックＣＬＫH をＮ分周した場
合、ロック状態では、ＰＬＬはＣＬＫH ＝（Ｎ＋１）／
（Ｍ＋１）［Ｈz ］で安定した発振動作を行う。
【０００７】図９はクロック生成回路１０の詳細な構成
を示す回路図である。このクロック生成回路１０は、遅
延要素として多数のインバータ１１a 〜１１n を直列に
接続し、このうち、奇数段のインバータの出力をそれぞ
れマルチプレクサ１２の入力端子に接続し、さらに、マ
ルチプレクサ１２の出力端子を初段のインバータ１１a
の入力端子に接続した構成になっている。しかして、図
８に示した制御回路９がマルチプレクサ１２の入力を選
択出力することによって、すなわち、インバータ１１a
〜１１n の接続段数を変更することによって、所望の周
波数を持った高周波クロックＣＬＫH を生成することが
できる。
を示す回路図である。このクロック生成回路１０は、遅
延要素として多数のインバータ１１a 〜１１n を直列に
接続し、このうち、奇数段のインバータの出力をそれぞ
れマルチプレクサ１２の入力端子に接続し、さらに、マ
ルチプレクサ１２の出力端子を初段のインバータ１１a
の入力端子に接続した構成になっている。しかして、図
８に示した制御回路９がマルチプレクサ１２の入力を選
択出力することによって、すなわち、インバータ１１a
〜１１n の接続段数を変更することによって、所望の周
波数を持った高周波クロックＣＬＫH を生成することが
できる。
【０００８】
【発明が解決しようとする課題】上述した従来のＰＬＬ
はクロック生成回路１０の構成要素として、例えば、百
数十個にも及ぶ多数のインバータ１１a 〜１１n が用い
られていた。これらのインバータ１１a 〜１１n は同時
にスイッチングを行うため、消費電力が大きく、また、
集積回路の基板面に占める面積が広いために集積度を高
め難いという、解決しなければならない課題を有してい
た。
はクロック生成回路１０の構成要素として、例えば、百
数十個にも及ぶ多数のインバータ１１a 〜１１n が用い
られていた。これらのインバータ１１a 〜１１n は同時
にスイッチングを行うため、消費電力が大きく、また、
集積回路の基板面に占める面積が広いために集積度を高
め難いという、解決しなければならない課題を有してい
た。
【０００９】本発明は、上記の課題を解決するためにな
されたもので、消費電力を低く抑えることができ、か
つ、クロック生成回路の設置面積を格段に縮小すること
のできるクロック生成回路、ＰＬＬ及びこのＰＬＬを含
む半導体集積回路を提供することを目的とする。
されたもので、消費電力を低く抑えることができ、か
つ、クロック生成回路の設置面積を格段に縮小すること
のできるクロック生成回路、ＰＬＬ及びこのＰＬＬを含
む半導体集積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】請求項１に記載のクロッ
ク生成回路は、周期が一定のクロックを連続的に発生す
る単位クロック発振器と、この単位クロック発振器のク
ロックを計数し、計数値が設定値に到達する毎に単一の
パルスを出力し、かつ、設定値の変更が可能なデバイダ
と、周波数が高いことを示すディジタル情報が加えられ
たときデバイダの設定値を所定値だけ増大させ、周波数
が低いことを示すディジタル情報が加えられたときデバ
イダの設定値を所定値だけ減少させる制御回路とを備え
たもので、これによって、従来のクロック生成回路のよ
うに多数のインバータを用いないで済むことになり、こ
の結果、消費電力を低く抑えることができ、かつ、クロ
ック生成回路の設置面積を格段に縮小することができ
る。
ク生成回路は、周期が一定のクロックを連続的に発生す
る単位クロック発振器と、この単位クロック発振器のク
ロックを計数し、計数値が設定値に到達する毎に単一の
パルスを出力し、かつ、設定値の変更が可能なデバイダ
と、周波数が高いことを示すディジタル情報が加えられ
たときデバイダの設定値を所定値だけ増大させ、周波数
が低いことを示すディジタル情報が加えられたときデバ
イダの設定値を所定値だけ減少させる制御回路とを備え
たもので、これによって、従来のクロック生成回路のよ
うに多数のインバータを用いないで済むことになり、こ
の結果、消費電力を低く抑えることができ、かつ、クロ
ック生成回路の設置面積を格段に縮小することができ
る。
【００１１】請求項２に記載の単位クロック発振器は、
ＮＡＮＤゲートと、このＮＡＮＤゲートの出力経路に直
列に接続された第１及び第２のインバータとを備え、Ｎ
ＡＮＤゲートの一方の入力端子にイネーブル信号を、Ｎ
ＡＮＤゲートの他方の入力端子に第２のインバータの出
力信号をそれぞれ加え、第２のインバータからクロック
を発生させるもので、発振源の構成要素は極めて僅かで
済む利点がある。
ＮＡＮＤゲートと、このＮＡＮＤゲートの出力経路に直
列に接続された第１及び第２のインバータとを備え、Ｎ
ＡＮＤゲートの一方の入力端子にイネーブル信号を、Ｎ
ＡＮＤゲートの他方の入力端子に第２のインバータの出
力信号をそれぞれ加え、第２のインバータからクロック
を発生させるもので、発振源の構成要素は極めて僅かで
済む利点がある。
【００１２】請求項３に記載のＰＬＬは、上述したクロ
ック生成回路と、クロック生成回路から出力されるクロ
ックを入力し、このクロックが入力される毎にレベルが
反転した信号を出力する波形整形回路と、外部から与え
られる基準クロックと波形整形回路から出力されるクロ
ックとを入力とし、波形整形回路から出力されたクロッ
クが、基準クロックの周波数に対して所望の倍率を有す
る周波数より高いか、低いかを比較し、高いときには周
波数が高いことを示すディジタル情報を、低いときには
周波数が低いことを示すディジタル情報をそれぞれクロ
ック生成回路に加える周波数比較回路とを備えたもの
で、これによって、従来装置のように非常に多数のイン
バータを用いないで済むことになり、この結果、消費電
力を低く抑えることができ、かつ、クロック生成回路の
設置面積を格段に縮小することができる。
ック生成回路と、クロック生成回路から出力されるクロ
ックを入力し、このクロックが入力される毎にレベルが
反転した信号を出力する波形整形回路と、外部から与え
られる基準クロックと波形整形回路から出力されるクロ
ックとを入力とし、波形整形回路から出力されたクロッ
クが、基準クロックの周波数に対して所望の倍率を有す
る周波数より高いか、低いかを比較し、高いときには周
波数が高いことを示すディジタル情報を、低いときには
周波数が低いことを示すディジタル情報をそれぞれクロ
ック生成回路に加える周波数比較回路とを備えたもの
で、これによって、従来装置のように非常に多数のイン
バータを用いないで済むことになり、この結果、消費電
力を低く抑えることができ、かつ、クロック生成回路の
設置面積を格段に縮小することができる。
【００１３】請求項４に記載のＰＬＬは、周波数が可変
のクロックを生成する手段をそれぞれ含み、周波数が高
いことを示すディジタル情報によって出力周波数を下降
させ、周波数が低いことを示すディジタル情報によって
出力周波数を上昇させ、周波数を固定させるディジタル
情報によって出力周波数を固定させる第１及び第２のク
ロック生成回路を有し、第１のクロック生成回路は周期
の長いクロックを生成し、第２のクロック生成回路は周
期の短いクロックを生成し、かつ、第１及び第２のクロ
ック生成回路は互いに他のクロック周期の終了時点をク
ロック周期の開始時点として動作し、第２のクロック生
成回路のクロックを最終的な出力とするクロック生成回
路部と、クロック生成回路部から出力されるクロックを
入力し、このクロックが入力される毎にレベルが反転し
た信号を出力する波形整形回路と、外部から与えられる
基準クロックと波形整形回路から出力されるクロックと
を入力とし、波形整形回路から出力されたクロックが、
基準クロックの周波数に対して所望の倍率を有する周波
数より高いか、低いかを比較し、高いときには周波数が
高いことを示すディジタル情報を、低いときには周波数
が低いことを示すディジタル情報をそれぞれ第１及び第
２のクロック生成回路に加えると共に、少なくとも第１
のクロック生成回路に対しては周波数が低い範囲の上限
部に固定するディジタル情報を出力する周波数比較回路
とを備えたので、請求項４に記載された効果に加えて、
クロック周波数の精度を高めることができる効果も得ら
れる。
のクロックを生成する手段をそれぞれ含み、周波数が高
いことを示すディジタル情報によって出力周波数を下降
させ、周波数が低いことを示すディジタル情報によって
出力周波数を上昇させ、周波数を固定させるディジタル
情報によって出力周波数を固定させる第１及び第２のク
ロック生成回路を有し、第１のクロック生成回路は周期
の長いクロックを生成し、第２のクロック生成回路は周
期の短いクロックを生成し、かつ、第１及び第２のクロ
ック生成回路は互いに他のクロック周期の終了時点をク
ロック周期の開始時点として動作し、第２のクロック生
成回路のクロックを最終的な出力とするクロック生成回
路部と、クロック生成回路部から出力されるクロックを
入力し、このクロックが入力される毎にレベルが反転し
た信号を出力する波形整形回路と、外部から与えられる
基準クロックと波形整形回路から出力されるクロックと
を入力とし、波形整形回路から出力されたクロックが、
基準クロックの周波数に対して所望の倍率を有する周波
数より高いか、低いかを比較し、高いときには周波数が
高いことを示すディジタル情報を、低いときには周波数
が低いことを示すディジタル情報をそれぞれ第１及び第
２のクロック生成回路に加えると共に、少なくとも第１
のクロック生成回路に対しては周波数が低い範囲の上限
部に固定するディジタル情報を出力する周波数比較回路
とを備えたので、請求項４に記載された効果に加えて、
クロック周波数の精度を高めることができる効果も得ら
れる。
【００１４】請求項５に記載のＰＬＬは、クロック生成
回路として、周期が一定のクロックを連続的に発生する
単位クロック発振器と、この単位クロック発振器の出力
クロックを計数し、計数値が設定値に到達する毎に単一
のパルスを出力し、かつ、設定値の変更が可能なデバイ
ダと、周波数比較回路から周波数が高いことを示すディ
ジタル情報が加えられたときデバイダの設定値を所定値
だけ増大させ、周波数比較回路から周波数が低いことを
示すディジタル情報が加えられたときデバイダの設定値
を所定値だけ減少させ、周波数を固定させるディジタル
情報によって出力周波数を固定させる制御回路とを備え
たもので、これによって、第１のクロック生成回路を周
波数が低い範囲の上限部に固定することが可能となる。
回路として、周期が一定のクロックを連続的に発生する
単位クロック発振器と、この単位クロック発振器の出力
クロックを計数し、計数値が設定値に到達する毎に単一
のパルスを出力し、かつ、設定値の変更が可能なデバイ
ダと、周波数比較回路から周波数が高いことを示すディ
ジタル情報が加えられたときデバイダの設定値を所定値
だけ増大させ、周波数比較回路から周波数が低いことを
示すディジタル情報が加えられたときデバイダの設定値
を所定値だけ減少させ、周波数を固定させるディジタル
情報によって出力周波数を固定させる制御回路とを備え
たもので、これによって、第１のクロック生成回路を周
波数が低い範囲の上限部に固定することが可能となる。
【００１５】請求項６に記載の半導体集積回路は、請求
項３乃至５のいずれかに記載のＰＬＬを組込んだもの
で、これによって、従来装置のように非常に多数のイン
バータを用いないで済むことになり、この結果、消費電
力を低く抑えることができ、かつ、クロック生成回路の
設置面積を格段に縮小することができる。
項３乃至５のいずれかに記載のＰＬＬを組込んだもの
で、これによって、従来装置のように非常に多数のイン
バータを用いないで済むことになり、この結果、消費電
力を低く抑えることができ、かつ、クロック生成回路の
設置面積を格段に縮小することができる。
【００１６】
【発明の実施の形態】以下、本発明を図面に示す好適な
実施形態に基づいて詳細に説明する。図１は本発明に係
るＰＬＬの第１の実施形態の構成を示すブロック図であ
る。ＰＬＬ２Ａは、周波数比較回路２１、クロック生成
回路２２及びＴフリップ・フロップ２３によって構成さ
れている。このうち、周波数比較回路２１は図８を用い
て説明した周波数比較回路と同様な構成を有し、一方の
入力端子に基準クロックＣＬＫR を加え、他方の入力端
子に高周波クロックＣＬＫH を加えることによって、高
周波クロックＣＬＫH が所望の周波数よりも高いか、低
いかを示すディジタル情報ＳCMP を出力してクロック生
成回路２２に加えるものである。クロック生成回路２２
は周期が一定のクロックを内部生成し、このクロックを
計数することによって高周波のクロックＣＬＫD を出力
するようになっており、周波数が高いことを示すディジ
タル情報が加えられたときクロックＣＬＫD の周波数を
低下させ、反対に、周波数が低いことを示すディジタル
情報が加えられたとき高周波クロックＣＬＫD の周波数
を増大させる。Ｔフリップ・フロップ２３は本発明の波
形整形回路に対応するもので、クロックＣＬＫD の立上
がりのエッジにて出力レベルを反転させてデューティ比
が５０％の高周波クロックＣＬＫH を出力するものであ
る。
実施形態に基づいて詳細に説明する。図１は本発明に係
るＰＬＬの第１の実施形態の構成を示すブロック図であ
る。ＰＬＬ２Ａは、周波数比較回路２１、クロック生成
回路２２及びＴフリップ・フロップ２３によって構成さ
れている。このうち、周波数比較回路２１は図８を用い
て説明した周波数比較回路と同様な構成を有し、一方の
入力端子に基準クロックＣＬＫR を加え、他方の入力端
子に高周波クロックＣＬＫH を加えることによって、高
周波クロックＣＬＫH が所望の周波数よりも高いか、低
いかを示すディジタル情報ＳCMP を出力してクロック生
成回路２２に加えるものである。クロック生成回路２２
は周期が一定のクロックを内部生成し、このクロックを
計数することによって高周波のクロックＣＬＫD を出力
するようになっており、周波数が高いことを示すディジ
タル情報が加えられたときクロックＣＬＫD の周波数を
低下させ、反対に、周波数が低いことを示すディジタル
情報が加えられたとき高周波クロックＣＬＫD の周波数
を増大させる。Ｔフリップ・フロップ２３は本発明の波
形整形回路に対応するもので、クロックＣＬＫD の立上
がりのエッジにて出力レベルを反転させてデューティ比
が５０％の高周波クロックＣＬＫH を出力するものであ
る。
【００１７】図２はクロック生成回路２２の詳細な構成
を示すブロック図である。このクロック生成回路２２は
単位クロック発振器２４、デバイダ２５及び制御回路２
６によって構成されている。単位クロック発振器２４は
制御回路２６からイネーブル信号が加えられたとき、周
期が一定の単位クロックＣＬＫU を連続的に生成してデ
バイダ２５に加える。デバイダ２５はクロックＣＬＫU
を計数し、その計数中は「Ｈ」レベルの信号を出力し続
け、計数値が設定値に到達したとき「Ｌ」レベルの信号
を出力する。制御回路２６は周波数が高いことを示すデ
ィジタル情報ＳCMP が加えられたときデバイダ２５の設
定値を一定値だけ増大させ、周波数が低いことを示すデ
ィジタル情報ＳCMP が加えられたときデバイダ２５の設
定値を一定値だけ減少させると共に、出力クロックＣＬ
ＫD が「Ｌ」レベルになったことを検知してデバイダ２
５を動作させる。
を示すブロック図である。このクロック生成回路２２は
単位クロック発振器２４、デバイダ２５及び制御回路２
６によって構成されている。単位クロック発振器２４は
制御回路２６からイネーブル信号が加えられたとき、周
期が一定の単位クロックＣＬＫU を連続的に生成してデ
バイダ２５に加える。デバイダ２５はクロックＣＬＫU
を計数し、その計数中は「Ｈ」レベルの信号を出力し続
け、計数値が設定値に到達したとき「Ｌ」レベルの信号
を出力する。制御回路２６は周波数が高いことを示すデ
ィジタル情報ＳCMP が加えられたときデバイダ２５の設
定値を一定値だけ増大させ、周波数が低いことを示すデ
ィジタル情報ＳCMP が加えられたときデバイダ２５の設
定値を一定値だけ減少させると共に、出力クロックＣＬ
ＫD が「Ｌ」レベルになったことを検知してデバイダ２
５を動作させる。
【００１８】図３は単位クロック発振器２４の詳細な構
成を示す回路図であり、一方の入力端子にイネーブル信
号が加えられるＮＡＮＤゲート２７の出力端にインバー
タ２８ａの入力端が接続され、このインバータ２８ａの
出力端にインバータ２８ｂの入力端が接続され、さら
に、このインバータ２８ｂの出力端がＮＡＮＤゲート２
７の他方の入力端子に接続されている。そして、インバ
ータ２８ｂから単位クロックＣＬＫU が生成される。
成を示す回路図であり、一方の入力端子にイネーブル信
号が加えられるＮＡＮＤゲート２７の出力端にインバー
タ２８ａの入力端が接続され、このインバータ２８ａの
出力端にインバータ２８ｂの入力端が接続され、さら
に、このインバータ２８ｂの出力端がＮＡＮＤゲート２
７の他方の入力端子に接続されている。そして、インバ
ータ２８ｂから単位クロックＣＬＫU が生成される。
【００１９】この場合、ＮＡＮＤゲートの持つ機能を、
ＡＮＤゲート、ＯＲゲート、ＮＯＲゲート等を組合わせ
た回路で実現することもできるが、本発明ではこれらを
総称してＮＡＮＤゲートと称している。さらに、インバ
ータ２８ａ及び２８ｂの持つ機能は、本来、偶数個のイ
ンバータを直列接続した回路で実現することもできる。
ただし、消費電力を低く抑えるという点では２個である
ことが好ましく、本発明ではこれら偶数個のインバータ
での構成例を含めて、第１及び第２のインバータと称す
ることとする。
ＡＮＤゲート、ＯＲゲート、ＮＯＲゲート等を組合わせ
た回路で実現することもできるが、本発明ではこれらを
総称してＮＡＮＤゲートと称している。さらに、インバ
ータ２８ａ及び２８ｂの持つ機能は、本来、偶数個のイ
ンバータを直列接続した回路で実現することもできる。
ただし、消費電力を低く抑えるという点では２個である
ことが好ましく、本発明ではこれら偶数個のインバータ
での構成例を含めて、第１及び第２のインバータと称す
ることとする。
【００２０】図４は上述したＰＬＬ２Ａ及びクロック生
成回路２２の動作を説明するためのタイムチャートであ
る。単位クロック発振器２４は同図（ａ）に示すように
単位クロックＣＬＫU を一定の周期にて出力する。デバ
イダ２５はこの単位クロックＣＬＫU を計数して、その
計数中は「Ｈ」レベルの信号を、計数値が設定値に到達
すると「Ｌ」レベルの信号をそれぞれ出力し、制御回路
２６がこのうちの「Ｌ」レベルの信号を検知して、デバ
イダ２５の計数動作を繰返して実行させる。このように
して、クロック生成回路２２の出力クロックＣＬＫD が
Ｔフリップ・フロップ２３に加えられ、このＴフリップ
・フロップ２３から同図（ｃ）に示す高周波クロックＣ
ＬＫH が出力される。
成回路２２の動作を説明するためのタイムチャートであ
る。単位クロック発振器２４は同図（ａ）に示すように
単位クロックＣＬＫU を一定の周期にて出力する。デバ
イダ２５はこの単位クロックＣＬＫU を計数して、その
計数中は「Ｈ」レベルの信号を、計数値が設定値に到達
すると「Ｌ」レベルの信号をそれぞれ出力し、制御回路
２６がこのうちの「Ｌ」レベルの信号を検知して、デバ
イダ２５の計数動作を繰返して実行させる。このように
して、クロック生成回路２２の出力クロックＣＬＫD が
Ｔフリップ・フロップ２３に加えられ、このＴフリップ
・フロップ２３から同図（ｃ）に示す高周波クロックＣ
ＬＫH が出力される。
【００２１】もし、高周波クロックＣＬＫH の周波数を
１００ＭＨｚとした場合、制御回路２６がデバイダ２５
の設定値を変更することにより、１サイクルが１０ｎｓ
で、デューテー比が５０％の高周波クロックＣＬＫH が
生成される。
１００ＭＨｚとした場合、制御回路２６がデバイダ２５
の設定値を変更することにより、１サイクルが１０ｎｓ
で、デューテー比が５０％の高周波クロックＣＬＫH が
生成される。
【００２２】この第１の実施形態によれば、単位クロッ
ク発振器２４とデバイダ２５によって、図９に示したイ
ンバータ１１a 〜１１n 及びマルチプレクサ１２の機能
を実現することができ、この結果、消費電力を低く抑え
ることができ、かつ、クロック生成回路の設置面積を格
段に縮小することのできるクロック生成回路、これを構
成要素とするＰＬＬ、及びこのＰＬＬを組込んだ集積回
路を実現することができる。
ク発振器２４とデバイダ２５によって、図９に示したイ
ンバータ１１a 〜１１n 及びマルチプレクサ１２の機能
を実現することができ、この結果、消費電力を低く抑え
ることができ、かつ、クロック生成回路の設置面積を格
段に縮小することのできるクロック生成回路、これを構
成要素とするＰＬＬ、及びこのＰＬＬを組込んだ集積回
路を実現することができる。
【００２３】図５は本発明の第２の実施形態の構成を示
す回路図である。この第２の実施形態は、クロック生成
回路部として、図２に示したクロック生成回路２２とは
内部構成が同一の第１のクロック生成回路３２及び第２
のクロック生成回路３３を備えている。これらのクロッ
ク生成回路３２，３３は前述した如く、周波数が可変の
クロックを生成する手段をそれぞれ含み、周波数が高い
ことを示すディジタル情報ＳCMP1，ＳCMP2によって出力
クロックＣＬＫD1，ＣＬＫD2の周波数を下降させ、周波
数が低いことを示すディジタル情報ＳCMP1，ＳCMP2によ
って出力クロックＣＬＫD1，ＣＬＫD2の周波数を上昇さ
せるほか、第１のクロック生成回路３２は周波数を固定
させるディジタル情報ＳCMP1によって出力クロックＣＬ
ＫD1の周波数を固定させるようになっている。また、第
１のクロック生成回路３２の出力を第２のクロック生成
回路３３の入力とし、さらに、第２のクロック生成回路
３３の出力を第１のクロック生成回路３２の入力とし
て、互いに他のクロック周期の終了時点をクロック周期
の開始時点として動作する。さらに、第２のクロック生
成回路３３の出力がクロック生成回路部の出力としてＴ
フリップ・フロップ３４に加えられる。
す回路図である。この第２の実施形態は、クロック生成
回路部として、図２に示したクロック生成回路２２とは
内部構成が同一の第１のクロック生成回路３２及び第２
のクロック生成回路３３を備えている。これらのクロッ
ク生成回路３２，３３は前述した如く、周波数が可変の
クロックを生成する手段をそれぞれ含み、周波数が高い
ことを示すディジタル情報ＳCMP1，ＳCMP2によって出力
クロックＣＬＫD1，ＣＬＫD2の周波数を下降させ、周波
数が低いことを示すディジタル情報ＳCMP1，ＳCMP2によ
って出力クロックＣＬＫD1，ＣＬＫD2の周波数を上昇さ
せるほか、第１のクロック生成回路３２は周波数を固定
させるディジタル情報ＳCMP1によって出力クロックＣＬ
ＫD1の周波数を固定させるようになっている。また、第
１のクロック生成回路３２の出力を第２のクロック生成
回路３３の入力とし、さらに、第２のクロック生成回路
３３の出力を第１のクロック生成回路３２の入力とし
て、互いに他のクロック周期の終了時点をクロック周期
の開始時点として動作する。さらに、第２のクロック生
成回路３３の出力がクロック生成回路部の出力としてＴ
フリップ・フロップ３４に加えられる。
【００２４】上記のように構成された第２の実施形態の
動作について、図６のタイムチャートをも参照して以下
に説明する。第１のクロック生成回路３２は図６（ａ）
に示すように周期の長い（周波数の低い）単位クロック
ＣＬＫU1を生成する単位クロック発振器を内蔵し、第２
のクロック生成回路３３は図６（ｃ）に示すように周期
の短い（周波数の高い）単位クロックＣＬＫU2を生成す
る単位クロック発振器を内蔵している。周波数比較回路
３１は高周波クロックＣＬＫH が所望の周波数より低い
ときには、周波数を低いことを、所望の周波数より高い
ときには、周波数が高いことを、周波数が低い範囲の上
限部に到達したときに、現在の出力状態を保持するディ
ジタル情報ＳCM P1をそれぞれ第１のクロック生成回路３
２に加える。続いて、周波数比較回路３１は高周波クロ
ックＣＬＫH が所望の周波数より低いときには、周波数
を低いことを、所望の周波数より高いときには、周波数
が高いことをそれぞれ示すデイジタル情報ＳCMP2を第２
のクロック生成回路３３に加える。
動作について、図６のタイムチャートをも参照して以下
に説明する。第１のクロック生成回路３２は図６（ａ）
に示すように周期の長い（周波数の低い）単位クロック
ＣＬＫU1を生成する単位クロック発振器を内蔵し、第２
のクロック生成回路３３は図６（ｃ）に示すように周期
の短い（周波数の高い）単位クロックＣＬＫU2を生成す
る単位クロック発振器を内蔵している。周波数比較回路
３１は高周波クロックＣＬＫH が所望の周波数より低い
ときには、周波数を低いことを、所望の周波数より高い
ときには、周波数が高いことを、周波数が低い範囲の上
限部に到達したときに、現在の出力状態を保持するディ
ジタル情報ＳCM P1をそれぞれ第１のクロック生成回路３
２に加える。続いて、周波数比較回路３１は高周波クロ
ックＣＬＫH が所望の周波数より低いときには、周波数
を低いことを、所望の周波数より高いときには、周波数
が高いことをそれぞれ示すデイジタル情報ＳCMP2を第２
のクロック生成回路３３に加える。
【００２５】一方、第２のクロック生成回路３３は第１
のクロック生成回路３２が計数動作を終了した時点から
計数動作を開始し、第１のクロック生成回路３２は第２
のクロック生成回路３３が計数動作を終了した時点から
計数動作を開始するようになっている。
のクロック生成回路３２が計数動作を終了した時点から
計数動作を開始し、第１のクロック生成回路３２は第２
のクロック生成回路３３が計数動作を終了した時点から
計数動作を開始するようになっている。
【００２６】ここで、周波数比較回路３１が出力状態を
保持するディジタル情報ＳCMP1を第１のクロック生成回
路３２に加えたことによって、第１のクロック生成回路
３２を構成するデバイダは、図６（ｂ）に示すように、
時刻ｔ1 から単位クロックＣＬＫU1の計数を開始し、時
刻ｔ2 にて設定値に到達したことによってその出力すな
わちＣＬＫD1を「Ｈ」レベルから「Ｌ」レベルに変化さ
せる。このクロックＣＬＫD1の立下がりエッジを第２の
クロック生成回路３３が検知し、時刻ｔ2 から単位クロ
ックＣＬＫU2の計数を開始し、時刻ｔ3 にて設定値に到
達したことによってその出力すなわちＣＬＫD2を「Ｈ」
レベルから「Ｌ」レベルに変化させる。これと同様な動
作を繰返して実行することによって、第２のクロック生
成回路３３は図６（ｄ）に示したパルスを出力する。こ
のとき、第１のクロック生成回路３２の計数時間をａと
し、第２のクロック生成回路３３の計数時間をｂとする
と、第２のクロック生成回路３３はａ＋ｂの周期を持っ
たクロックＣＬＫD2を発生してＴフリップ・フロップ３
４に加える。そこで、Ｔフリップ・フロップ３４は図６
（ｅ）に示すように、ａ＋ｂの時間が経過する毎に出力
レベルが反転する高周波クロックＣＬＫH を出力する。
若し、これら動作の実行中に高周波クロックＣＬＫH の
僅かな周波数変化が生じた場合には第２のクロック生成
回路３３に対するディジタル情報ＳCMP2により出力周波
数を調整する。
保持するディジタル情報ＳCMP1を第１のクロック生成回
路３２に加えたことによって、第１のクロック生成回路
３２を構成するデバイダは、図６（ｂ）に示すように、
時刻ｔ1 から単位クロックＣＬＫU1の計数を開始し、時
刻ｔ2 にて設定値に到達したことによってその出力すな
わちＣＬＫD1を「Ｈ」レベルから「Ｌ」レベルに変化さ
せる。このクロックＣＬＫD1の立下がりエッジを第２の
クロック生成回路３３が検知し、時刻ｔ2 から単位クロ
ックＣＬＫU2の計数を開始し、時刻ｔ3 にて設定値に到
達したことによってその出力すなわちＣＬＫD2を「Ｈ」
レベルから「Ｌ」レベルに変化させる。これと同様な動
作を繰返して実行することによって、第２のクロック生
成回路３３は図６（ｄ）に示したパルスを出力する。こ
のとき、第１のクロック生成回路３２の計数時間をａと
し、第２のクロック生成回路３３の計数時間をｂとする
と、第２のクロック生成回路３３はａ＋ｂの周期を持っ
たクロックＣＬＫD2を発生してＴフリップ・フロップ３
４に加える。そこで、Ｔフリップ・フロップ３４は図６
（ｅ）に示すように、ａ＋ｂの時間が経過する毎に出力
レベルが反転する高周波クロックＣＬＫH を出力する。
若し、これら動作の実行中に高周波クロックＣＬＫH の
僅かな周波数変化が生じた場合には第２のクロック生成
回路３３に対するディジタル情報ＳCMP2により出力周波
数を調整する。
【００２７】かくして、第２の実施形態によれば、周波
数の低いクロックを計数して動作する第１のクロック生
成回路３２と、周波数の高いクロックを計数して動作す
る第２のクロック生成回路３３とを備え、両者の計数時
間を加算して所望の周波数を持った高周波クロックＣＬ
ＫH を出力するようにしたので、第１の実施形態よりも
精度の高い高周波クロックＣＬＫH を生成するＰＬＬを
提供することができる。
数の低いクロックを計数して動作する第１のクロック生
成回路３２と、周波数の高いクロックを計数して動作す
る第２のクロック生成回路３３とを備え、両者の計数時
間を加算して所望の周波数を持った高周波クロックＣＬ
ＫH を出力するようにしたので、第１の実施形態よりも
精度の高い高周波クロックＣＬＫH を生成するＰＬＬを
提供することができる。
【００２８】また、第２の実施形態によるＰＬＬを集積
回路に組込むことにより、第１の実施形態と同様に、消
費電力を低く抑えることができ、かつ、クロック生成回
路の設置面積を格段に縮小することができ、さらに、周
波数精度の高い高周波クロックＣＬＫH を生成する回路
を内蔵する集積回路を提供することができる。
回路に組込むことにより、第１の実施形態と同様に、消
費電力を低く抑えることができ、かつ、クロック生成回
路の設置面積を格段に縮小することができ、さらに、周
波数精度の高い高周波クロックＣＬＫH を生成する回路
を内蔵する集積回路を提供することができる。
【００２９】
【発明の効果】以上の説明によって明らかなように、本
発明によれば、消費電力を低く抑えることができ、か
つ、クロック生成回路の設置面積を格段に縮小すること
のできるクロック生成回路、ＰＬＬ及びこのＰＬＬを含
む半導体集積回路を提供することができる。
発明によれば、消費電力を低く抑えることができ、か
つ、クロック生成回路の設置面積を格段に縮小すること
のできるクロック生成回路、ＰＬＬ及びこのＰＬＬを含
む半導体集積回路を提供することができる。
【図１】本発明に係るＰＬＬの第１の実施形態の構成を
示すブロック図。
示すブロック図。
【図２】図１に示したＰＬＬを構成するクロック生成回
路の詳細な構成を示すブロック図。
路の詳細な構成を示すブロック図。
【図３】図２に示したクロック生成回路を構成する単位
クロック発振器の詳細な構成を示す回路図。
クロック発振器の詳細な構成を示す回路図。
【図４】図１に示したＰＬＬの動作を説明するためのタ
イムチャート。
イムチャート。
【図５】本発明に係るＰＬＬの第２の実施形態の構成を
示すブロック図。
示すブロック図。
【図６】図５に示したＰＬＬの動作を説明するためのタ
イムチャート。
イムチャート。
【図７】デイジタルＰＬＬを組込んだ半導体集積回路の
概略構成図。
概略構成図。
【図８】従来のＰＬＬの概略構成を示すブロック図。
【図９】図８に示したＰＬＬを構成するクロック生成回
路の詳細な構成を示すブロック図。
路の詳細な構成を示すブロック図。
２Ａ ＰＬＬ ２１，３１ 周波数比較回路 ２２ クロック生成回路 ２３，３４ Ｔフリップ・フロップ ２４ 単位クロック発振器 ２５ デバイダ ２６ 制御回路 ２７ ＮＡＮＤゲート ２８ａ，２８ｂ インバータ ３２ 第１のクロック生成回路 ３３ 第２のクロック生成回路
Claims (6)
- 【請求項１】周期が一定のクロックを連続的に発生する
単位クロック発振器と、 この単位クロック発振器のクロックを計数し、計数値が
設定値に到達する毎に単一のパルスを出力し、かつ、設
定値の変更が可能なデバイダと、 周波数が高いことを示すディジタル情報が加えられたと
き前記デバイダの設定値を所定値だけ増大させ、周波数
が低いことを示すディジタル情報が加えられたとき前記
デバイダの設定値を所定値だけ減少させる制御回路と、 を備えたクロック生成回路。 - 【請求項２】前記単位クロック発振器は、ＮＡＮＤゲー
トと、このＮＡＮＤゲートの出力経路に直列に接続され
た第１及び第２のインバータとを備え、前記ＮＡＮＤゲ
ートの一方の入力端子にイネーブル信号を、前記ＮＡＮ
Ｄゲートの他方の入力端子に前記第２のインバータの出
力信号をそれぞれ加え、前記第２のインバータからクロ
ックを発生させる請求項１に記載のクロック生成回路。 - 【請求項３】請求項１又は２に記載のクロック生成回路
と、 前記クロック生成回路から出力されるクロックを入力
し、このクロックが入力される毎にレベルが反転した信
号を出力する波形整形回路と、 外部から与えられる基準クロックと前記波形整形回路か
ら出力されるクロックとを入力とし、前記波形整形回路
から出力されたクロックが、前記基準クロックの周波数
に対して所望の倍率を有する周波数より高いか、低いか
を比較し、高いときには周波数が高いことを示すディジ
タル情報を、低いときには周波数が低いことを示すディ
ジタル情報をそれぞれ前記クロック生成回路に加える周
波数比較回路と、 を備えたＰＬＬ。 - 【請求項４】周波数が可変のクロックを生成する手段を
それぞれ含み、周波数が高いことを示すディジタル情報
によって出力周波数を下降させ、周波数が低いことを示
すディジタル情報によって出力周波数を上昇させ、周波
数を固定させるディジタル情報によって出力周波数を固
定させる第１及び第２のクロック生成回路を有し、前記
第１のクロック生成回路は周期の長いクロックを生成
し、前記第２のクロック生成回路は周期の短いクロック
を生成し、かつ、前記第１及び第２のクロック生成回路
は互いに他のクロック周期の終了時点をクロック周期の
開始時点として動作し、前記第２のクロック生成回路の
クロックを最終的な出力とするクロック生成回路部と、 前記クロック生成回路部から出力されるクロックを入力
し、このクロックが入力される毎にレベルが反転した信
号を出力する波形整形回路と、 外部から与えられる基準クロックと前記波形整形回路か
ら出力されるクロックとを入力とし、前記波形整形回路
から出力されたクロックが、前記基準クロックの周波数
に対して所望の倍率を有する周波数より高いか、低いか
を比較し、高いときには周波数が高いことを示すディジ
タル情報を、低いときには周波数が低いことを示すディ
ジタル情報をそれぞれ前記第１及び第２のクロック生成
回路に加えると共に、少なくとも前記第１のクロック生
成回路に対しては周波数が低い範囲の上限部に固定する
ディジタル情報を出力する周波数比較回路と、 を備えたＰＬＬ。 - 【請求項５】前記クロック生成回路は、周期が一定のク
ロックを連続的に発生する単位クロック発振器と、この
単位クロック発振器の出力クロックを計数し、計数値が
設定値に到達する毎に単一のパルスを出力し、かつ、設
定値の変更が可能なデバイダと、前記周波数比較回路か
ら周波数が高いことを示すディジタル情報が加えられた
とき前記デバイダの設定値を所定値だけ増大させ、前記
周波数比較回路から周波数が低いことを示すディジタル
情報が加えられたとき前記デバイダの設定値を所定値だ
け減少させ、周波数を固定させるディジタル情報によっ
て出力周波数を固定させるる制御回路とを備えたことを
特徴とする請求項４に記載のＰＬＬ。 - 【請求項６】請求項３乃至５のいずれかに記載のＰＬＬ
を組込んでなる半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9004901A JPH10200397A (ja) | 1997-01-14 | 1997-01-14 | クロック生成回路、ｐｌｌ及びこのｐｌｌを含む半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9004901A JPH10200397A (ja) | 1997-01-14 | 1997-01-14 | クロック生成回路、ｐｌｌ及びこのｐｌｌを含む半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10200397A true JPH10200397A (ja) | 1998-07-31 |
Family
ID=11596576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9004901A Pending JPH10200397A (ja) | 1997-01-14 | 1997-01-14 | クロック生成回路、ｐｌｌ及びこのｐｌｌを含む半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10200397A (ja) |
-
1997
- 1997-01-14 JP JP9004901A patent/JPH10200397A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3098027B2 (ja) | 位相ロック回路及び該位相ロック回路より成る周波数逓倍器 | |
| US6882196B2 (en) | Duty cycle corrector | |
| TW200421712A (en) | Spread spectrum clock generation circuit, jitter generation circuit and semiconductor device | |
| JPH0974339A (ja) | クロック発生回路、ｐｌｌ回路及び半導体装置、並びにクロック発生回路の単位遅延素子接続段数算出方法 | |
| EP1293890A3 (en) | Clock control method, frequency dividing circuit and PLL circuit | |
| JPH07297642A (ja) | 周波数倍数回路 | |
| US7239189B2 (en) | Clock generating circuit | |
| CN117223223A (zh) | 具有分段延迟电路的延迟锁定环 | |
| JP2006507699A (ja) | ディジタル処理コンポーネントの給電レベルを調節するシステム及びこれを動作させる方法 | |
| US7496170B2 (en) | Digitally controlled oscillator having enhanced control resolution | |
| JPH11225072A (ja) | スプリアス抑制装置、スプリアス抑制方法およびフラクショナルｎシンセサイザ | |
| US20040027181A1 (en) | Clock multiplying PLL circuit | |
| US7061293B2 (en) | Spread spectrum clock generating circuit | |
| JP3523362B2 (ja) | クロック回路及びこれを用いたプロセッサ | |
| JP2006191372A (ja) | デュアルループｐｌｌおよび逓倍クロック発生装置 | |
| JP2018186505A (ja) | パルス幅変調信号周波数の生成 | |
| US6822497B1 (en) | Clock generator | |
| JPH11355107A (ja) | 高周波数クロック発生用回路 | |
| JP4103604B2 (ja) | 半導体集積回路 | |
| JPH06112785A (ja) | ジッタ発生装置 | |
| JPH0846497A (ja) | 周波数位相比較器 | |
| KR19980078445A (ko) | 주파수 발생장치 | |
| JP3446425B2 (ja) | 周波数同期回路 | |
| US10560053B2 (en) | Digital fractional frequency divider | |
| JP2003289248A (ja) | Ｐｌｌ回路 |