JPH06112832A - Ａｄ変換器及びそれを用いた信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】ＡＤ変換器に入力アナログ信号の音声の有無を
検出する機能（ＶＯＸ機能）をもたせる。 【構成】ＡＤ変換器内部の複数の電圧比較器１−ｎを用
いて音声入力電圧５を監視し、閾値判定回路２１によっ
て閾値電圧以下になった場合に無音であることを、閾値
電圧以上になった場合に有音であることを知らせる信号
７を発生し、無音のとき、動作不要の回路部の電源を抑
制制御する。 【効果】ＡＤ変換器を用いた移動無線通信端末に従来Ｖ
ＯＸの制御をマイクロプロセッサが行っていたが、それ
をＡＤ変換器が代行することによってマイクロプロセッ
サの負荷を軽減し、コスト及び消費電力を低減する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＡＤ変換器及びそれを用
いた信号処理装置、更に詳しく言えば、入力アナログ信
号のレベルによって、動作態様が変わるＡＤ変換器及び
それを用いた移動無線通信端末のような音声信号を処理
する装置に係る。

【０００２】

【従来の技術】移動無線通信システムは固定基地局と無
線通信を行う移動無線端末で構成される。使用者が携帯
する移動無線端末は携帯性を増すために、その電源とし
ては主に電池が用いられている。そのため、そのような
移動無線端末は他の電池使用機器と同様に、連続使用時
間はその電池の寿命に支配されている。そのため、移動
無線端末においては様々な消費電力低減の手段が採用さ
れており、その中にＶＯＸ（ボイス・オペレイテッド・
トランスミッタ Ｖｏｉｃｅ ＯｐｅｒａｔｅｄＴｒａ
ｎｓｍｉｔｔｅｒ）とよばれるものがある。これは無線
機において、送信すべき音声信号が無いときには送信機
を不動作状態にすることによって消費電力を低減するも
のである。

【０００３】一般にディジタル移動無線端末において
は、このＶＯＸの機能はディジタル信号プロセッサ（Ｄ
ＳＰと略称）が、音声入力系にあるＡＤ変換器から入力
されるディジタル値に変換された音声信号を基準値と比
較することによって有音か無音かを判断して送信機のＯ
Ｎ／ＯＦＦを制御している。この詳細については例えば
「ＧＳＭ ０６．３２規格書 Ｖｅｒｓｉｏｎ １．
５．０」に記されている。

【０００４】

【発明が解決しようとする課題】しかしＶＯＸの機能の
処理をディジタル信号プロセッサで行うと、その処理に
必要な時間が必然的に他の信号処理を圧迫し、ある定め
られた時間内に一定量の信号処理を行うためにはディジ
タル信号プロセッサの処理速度を上げる必要がある。処
理速度を上げることは、高電圧、高消費電力を必要と
し、省電力の目的と反し、また、高価なＤＳＰを使用し
なくてはならない。従って、本発明の目的はディジタル
信号プロセッサの負荷を軽減する無音検出の機能をもつ
回路手段を提供することである。本発明の他の目的は消
費電力が少なく、装置コストを低減した音声信号処理装
置を提供することである。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、本発明はＶＯＸの機能の処理ができるアナログ信号
をディジタル信号に変換するＡＤ変換器を実現した。す
なわち、本発明のＡＤ変換器は、アナログ信号を標本化
し保持するサンプルホールド回路と、上記サンプルホー
ルド回路の出力を量子化しコード信号に変える変換回路
と、上記サンプルホールド回路の出力を閾値と比較し、
閾値以下又は以上の連続数によって上記アナログ信号中
の音声の有無を検出する検出手段と、上記検出手段の出
力を外部に知らせる手段とを設けて構成した。また、上
記アナログ入力が無音のとき上記ＡＤ変換器自体の動作
を制限し電力の消費を低減する手段を設けた。

【０００６】また、音声信号をディジタル信号にするＡ
Ｄ変換器を持つ信号処理装置に、上記本発明のＡＤ変換
器を使用し、有音又は無音の判断基準となる値の参照電
圧とアナログ入力とを比較する手段を設け、無音と判断
するとき、上記ＡＤ変換器自体及び信号処理装置の他の
部分の電力消費部分を電力を制限する手段を設けて構成
する。上記ＡＤ変換器は特に限定されず、逐次比較型、
並列比較型あるいはパイプライン型ＡＤ変換器で構成で
きる。

【０００７】

【作用】本発明のＡＤ変換器によれば、ディジタル信号
プッロセッサに比べ構成の簡単なＡＤ変換器で、音声信
号の有無を検出することができ、音声信号の有無の検出
信号によって、ＡＤ変換器の動作を、音声信号が有ると
きのみ、ＡＤ変換させるようにＡＤ変換器の電源の開閉
動作を制御することにより、ＡＤ変換器の消費電力を低
減できる。さらに、本発明のＡＤ変換器を移動無線端末
のような音声信号処理部を持つ信号処理装置に使用し、
上記音声信号の有無の検出信号を、上記ＡＤ変換器及び
他の回路部の電源の開閉動作を制御するに用いることに
より、移動無線端末の省電力を行うことができ、移動無
線端末に使用されているＤＳＰのはＶＯＸの処理は軽減
され、そのための高速化を必要としないので、装置の低
コスト化をはかることができる。

【０００８】

【実施例】以下、本発明の実施例を図を用いて説明す
る。説明を簡単にするために各信号線がアクティブであ
る状態を「Ｈ」で、また、アクティブではない状態を
「Ｌ」で表す。図１は、本発明によるＡＤ変換器の第一
の実施例の構成を示すブロック図である。本実施例は、
逐次比較形ＡＤ変換器で構成したものである。なお、図
１では簡略化のためにクロック制御回路は省略してあ
る。また、図３は図１に示した実施例の動作を説明する
ための逐次比較形ＡＤ変換器のタイミングチャート図で
ある。

【０００９】各部の動作を説明する。入力アナログ信号
５はサンプルホールド回路４によってはサンプルされ、
一変換周期の間、記憶、保持される。電圧比較器１はサ
ンプルホールド回路４とＤＡ変換器３から与えられる電
圧を比較しその結果を逐次比較論理回路２に与える。こ
こである時間ｎにサンプルホールド回路４に記憶されて
いるアナログ信号の値をＶ_IN（ｎ）、ＤＡ変換器３の出
力の値をＶ_R（ｎ）とすると、電圧比較器１は Ｖ_IN（ｎ） ＞ Ｖ_R（ｎ） …（１） で出力が「Ｈ」になるとする。

【００１０】逐次比較論理回路２は電圧比較器１の出力
を記憶するとともに、その値に応じてＤＡ変換器３を制
御し、電圧比較器１に与える新たな参照電圧を作り出
す。このような一巡の動作を一変換動作とし、この変換
動作が変換ディジタル出力に必要なビット数分行われ
る。例えば最終的な分解能が８ビットで、この例のごと
く電圧比較器が一つの場合は、図３（ａ）のタイミング
チャートに示す様に８回の変換動作が一つの変換周期、
即ち１サンプル値をコード信号に変換するサンプル期間
を形成する。

【００１１】初期状態では逐次比較論理回路２は通常の
ＡＤ変換に必要な動作を行うと同時にＡＤ変換結果を監
視する。逐次比較論理回路２は変換結果Ｖ_IN（ｎ）と閾
値Ｖ_TH1とを比較し Ｖ_IN（ｎ） ＜ Ｖ_TH1 …（２） の条件が定められた複数のサンプル周期（Ｔ１）連続し
て成立したら閾値判定信号７を有意であることを意味す
る「Ｈ」にする。例えば、閾値Ｖ_TH1を小さな値に設定
しておくと、その時点でアナログ入力が途絶えているこ
とをＡＤ変換器自体が外部に知らせることができる。

【００１２】また、閾値判定信号７が「Ｈ」の間は、Ｄ
Ａ変換器３を制御し、ＤＡ変換器３の出力を閾値Ｖ_TH2
に固定する。閾値Ｖ_TH2に固定以降は各変換周期中の特
定の周期（例えば図３のＬＳＢ）の変換動作のみを行
い、他の部分、他の変換動作（ＭＳＢから７ｔｈまで）
を停止する。このように動作を停止することによって消
費電力は低減される。そして Ｖ_IN（ｎ＋ｋ） ＞ Ｖ_TH2 …（３） の条件が定められた複数のサンプル周期（Ｔ２）連続し
て成立すると、 元の状態、即ち図３（ａ）のタイミン
グチャートに示す通常の逐次比較形ＡＤ変換に復帰す
る。本実施例では各変換周期中ＬＳＢ（最下位ビット）
の変換動作時に変換結果と閾値との比較を行っている。
図３（ｂ）は式（２）の状態が発生したら即座に閾値判
定信号７を「Ｈ」とする場合の例である。図中（ｉ）の
変換動作でディジタル出力が決定し、式（２）の条件が
成立すると、閾値判定信号７を「Ｈ」にし、ＤＡ変換器
３の出力を閾値Ｖ_TH2に固定する。それ以降は各変換周
期のＬＳＢに相当する変換動作時に閾値Ｖ_TH2とアナロ
グ入力の比較を行う。図３（ｃ）は式（３）の状態が発
生した場合の例で、式（３）の状態が成立すると即座に
通常状態に復帰する場合を示す。

【００１３】図２は図１の逐次比較論理回路２の構成を
示すブロック図である。各部分の動作を説明する。シフ
トレジスタ８はＡＤ変換器の各変換動作ごとに電圧比較
器１の出力１５ａを取り込み記憶する。ディジタル出力
６が並列出力の場合、シフトレジスタ８は所定のビット
数を取り込むとそれをディジタル出力６として一度に出
力し、それをラッチ１２ｂに記憶する。その後シフトレ
ジスタ８は自らの内容を消去し、次の変換周期の取り込
みを開始する。ディジタル出力６が直列出力の場合は、
電圧比較器１の出力１５ａがシフトレジスタ８に記憶さ
れると同時にラッチ１２ｂに取り込まれ、それがディジ
タル出力６として出力される。このように各変換動作ご
とに１ビットずつ出力がなされる。

【００１４】一変換周期が終了すると、ディジタル比較
器９ａはシストレジスタ８に記憶されている値と記憶装
置１０ａに記憶されている値とを比較する。ここでシフ
トレジスタ８の出力は上記アナログ入力Ｖ_IN（ｎ）で、
記憶装置１０ａに記憶されている値は閾値Ｖ_TH1であ
る。ディジタル比較器９ａは式（２）の状態が発生した
場合に出力を「Ｈ」にする。計数器１１ａはディジタル
比較器９ａの出力が「Ｈ」の場合、値が一増加し、
「Ｌ」の場合は内容がクリアされる。つまりディジタル
比較器９ａの出力が何変換周期連続して「Ｈ」になった
回数を計数する。ディジタル比較器９ｂは計数器１１ａ
の出力と記憶装置１０ｂに記憶されている値とを比較
し、計数器１１ａの出力が記憶装置１０ｂの値を上回る
と出力を「Ｈ」にする。ここで記憶装置１０ｂに記憶さ
れている値は閾値Ｔ１である。式（２）の条件が成立
後、待ち時間の必要がない場合はこの部分は必要はな
い。もしくは記憶装置１０ｂの値Ｔ１を０にしてもよ
い。

【００１５】ディジタル比較器９ｂの出力はラッチ回路
１２ａに与えられる。ラッチ回路１２ａはディジタル比
較器９ｂの出力を記憶しておく。ラッチ回路１２ａの出
力は閾値判定信号７として出力される他、ＡＮＤ回路１
４ａに加えられる。ＡＮＤ回路１４ａのもう一方の入力
は電圧比較器１の出力１５ａが加えられる。ＡＮＤ回路
１４ａの出力は計数器１１ｂに入力されており、計数器
１１ｂは何変換周期連続してＡＮＤ回路１４ａの出力が
「Ｈ」になったかを計数する。ディジタル比較器９ｃに
は計数器１１ｂの出力と記憶装置１０ｃの出力が入力さ
れており記憶装置１０ｃの値よりも計数器１１ｂの出力
が大きくなった場合その出力が「Ｈ」になる。記憶装置
１０ｃの値はＴ２であり何周期式（３）の状態が連続し
た場合に入力が復帰したと判断するかの基準値である。

【００１６】ディジタル比較器９ｃの出力は計数器１１
ａ、１１ｂとラッチ回路１２ａのクリア端子に接続され
ており、この出力が「Ｈ」になると、それぞれの回路の
出力が「Ｌ」となる。従って閾値判定信号７も「Ｌ」と
なる。ＤＡ変換器制御回路１３は通常はシフトレジスタ
８の出力を受けて次の変換動作のための参照電圧Ｖ
_R（ｎ）を発生するのに必要な制御語を生成し、ＤＡ変
換器制御信号１６として出力する。しかしラッチ回路１
２ａの出力が「Ｈ」の場合にはＤＡ変換器３を制御して
常時 Ｖ_R（ｎ） ＝ Ｖ_T2 …（４） となるようにする。

【００１７】もしこの状態で Ｖ_IN（ｎ） ＜ Ｖ_T2 …（５） であれば、状態の変化はなく、 Ｖ_IN（ｎ） ＞ Ｖ_T2 …（６） となると、電圧比較器１の出力１５ａが「Ｈ」となり、
それを受けてＡＮＤ回路１４ａの出力も「Ｈ」となり、
上述したごとくその状態が記憶装置１０ｃに記憶されて
いる値Ｔ２分の変換周期の間連続すると閾値判定信号７
が「Ｌ」となる。

【００１８】第４図は本発明によるＡＤ変換器の第二の
実施例の構成を示すブロック図である。本実施例はＡＤ
変換器を並列比較形ＡＤ変換器で構成したものである。

【００１９】各部分の動作を説明する。参照電圧入力端
子１７ａ及び１７ｂに参照電圧を印加する。１７ａには
参照電圧Ｖ_RT、１７ｂには参照電圧Ｖ_RBが印加される。
両端子の参照電圧の電位差は抵抗器１８によって構成さ
れるラダー抵抗により分圧され、電圧比較器１の一方の
入力には上記分圧された参照電圧が供給される。ｉ番目
の電圧比較器に供給される参照電圧をＶ_Riとする。電圧
比較器１はその参照電圧Ｖ_Riとアナログ入力５から与え
られるＶ_INとを比較し Ｖ_Ri ＜ Ｖ_IN …（７） であれば、出力を「Ｈ」にする。従って、電圧比較器群
１−１〜１−６の出力は参照電圧Ｖ_Riの低い側は「Ｈ」
で参照電圧の高い側は「Ｌ」となる。複数のＥＸＯＲ回
路１９−１〜９−６は電圧比較器群１−１〜１−６の出
力が「Ｈ」から「Ｌ」に変化する点を検出し、その部分
のＥＸＯＲ回路の出力のみが「Ｈ」になる。エンコーダ
回路２０はそのＥＸＯＲ出力を受け、「Ｈ」になった出
力の位置番号をディジタル値に変換し、ディジタル出力
６として出力する。

【００２０】一方、図中の電圧比較器１−５の出力は、
電圧比較器の出力１５ｂとして閾値判定回路２１に与え
られる。電圧比較器１−５に供給される参照電圧は Ｖ_Ri ＝ Ｖ_T1 …（８） である。さらに、電圧比較器１−１の出力は電圧比較器
出力１５ｃとして閾値判定回路２１に与えられる。電圧
比較器１−１に供給される参照電圧は Ｖ_Rii ＝ Ｖ_T2 …（９） である。閾値判定回路２１は電圧比較器出力１５ｂがあ
る変換周期の間「Ｌ」であり続けた場合、つまり Ｖ_IN ＜ Ｖ_T1 …（１０） の状態がＴ１周期連続した場合、閾値判定信号７を
「Ｈ」にする。さらに閾値判定信号が「Ｈ」でＴ２変換
周期の間電圧比較器出力１５ｃが「Ｈ」であり続けた場
合、つまり Ｖ_IN ＞ Ｖ_T2 …（１１） の状態が続いた場合、閾値判別信号７を「Ｌ」にする。

【００２１】図５は図４の閾値判定回路２１の構成を示
すブロック図である。各部の動作を説明する。電圧比較
器１−５の出力１５ｂはＮＯＴ回路２４により反転され
てＡＮＤ回路１４ｂによりＡＤ変換器本体の変換動作に
同期したクロック信号２３とＡＮＤ論理を取られる。こ
の結果が「Ｈ」になった変換周期の数を計数器１１ｃは
計数する。すなわち電圧比較器出力１５ｂが「Ｌ」であ
る変換周期数を計数する。ディジタル比較器９ｄは計数
器１１ｃの出力と記憶装置１０ｄに記憶されている値Ｔ
１とを比較し、計数器１１ｃの出力が大きくなった場合
出力を「Ｈ」にする。ラッチ１２ｃはディジタル比較器
９ｄの出力をラッチする。その出力は閾値判定信号７と
して出力される。

【００２２】一方、電圧比較器１−２の出力１５ｃはＡ
ＮＤ回路１４ｃに入力される。ＡＮＤ回路１４ｃには他
にクロック信号２３、閾値判別信号７が入力される。Ａ
ＮＤ回路１４ｃの出力は計数器１１ｄに与えられる。つ
まり閾値判別信号７が「Ｈ」のとき、電圧比較器出力１
５ｃが「Ｈ」である周期数を計数する。ディジタル比較
器９ｅには計数器１１ｄの出力と記憶装置１０ｅの値が
与えられ、計数器１１ｄの出力が記憶装置１０ｅに記憶
されている値Ｔ２を上回った場合ディジタル比較器９ｅ
の出力は「Ｈ」になる。ディジタル比較器９ｅの出力は
リセット信号として自分自身、計数器１１ｃ、ラッチ回
路１２ｃに与えられる。これにより、閾値判定信号７も
クリアされる。また、閾値判定信号７が「Ｈ」となって
いる期間には、閾値判定回路２１及び図４中の電圧比較
器１−２以外の動作を停止させる。これは例えば回路へ
のクロックの供給を停止するなどの方法で実現すること
ができる。こうすることにより消費電力を低減できる。

【００２３】図６は、本発明によるＡＤ変換器の第三の
実施例の構成を示すブロック図である。本実施例はパイ
プライン形ＡＤ変換器で構成したものである。各部の動
作を説明する。第一のサブＡＤ変換器ブロック２９ａに
与えられた入力アナログ信号５はサンプルホールド回路
４に記憶される。サブＡＤ変換器２４ａはサンプルホー
ルド回路４の出力をＡＤ変換して、サブＡＤ変換器出力
２６ａとしてｍ（整数）ビットのディジタル値を出力す
る。サブＤＡ変換器２５ａはサブＡＤ変換器の出力２６
ａをＤＡ変換しアナログ信号を出力する。

【００２４】サンプルホールド回路４の出力、サブＤＡ
変換器２５ａの出力、サブＡＤ変換器の出力２６ａは第
二のサブＡＤ変換器ブロック２９ｂに与えられる。残差
増幅器２８ａはサンプルホールド回路４の出力とサブＤ
Ａ変換器２５ａの出力の差を取り記憶する。また、出力
論理回路２７ａはサブＡＤ変換器の出力２６ａを記憶す
る。このように第一のサブＡＤ変換器ブロック２９ａは
全ての出力が完了すると、また新たなアナログ入力５を
サンプルホールド回路４に取り込み次の変換動作に入
る。

【００２５】一方第二のサブＡＤ変換器ブロック２９ｂ
は残差増幅回路２８ａ出力をＡＤ変換する。サブＡＤ変
換器２４ｂが残差増幅回路２８ａの出力をＡＤ変換し、
ｎビットのサブＡＤ変換器出力２６ｂを出力する。それ
をサブＤＡ変換器２５ｂと出力論理回路２７ａが受け取
り、サブＤＡ変換器２５ｂはそれをＤＡ変換し再びアナ
ログ値に戻すとともに、出力論理回路２７ａは記憶して
あるサブＡＤ変換器ブロック２９ａの出力と合成する。
残差増幅回路２８ａの出力とサブＤＡ変換器２５ｂ出
力、出力論理回路２７ａ出力は第三のサブＡＤ変換器ブ
ロックに送られる。第三のサブＡＤ変換器ブロック２９
ｃがこれらの値を受け取ると、第二のサブＡＤ変換器ブ
ロック２９ｂは新たな値を第一のサブＡＤ変換器ブロッ
ク２９ａから受け取り次の変換動作に入る。

【００２６】残差増幅回路２８ｂは残差増幅回路２８ａ
の出力とサブＤＡ変換器２５ｂの出力との差を取り増幅
し、記憶する。サブＡＤ変換器２４ｃは残差増幅回路２
８ｂの出力をＡＤ変換しｐビットのサブＡＤ変換器出力
２６ｃを出力する。出力論理回路２７ｂは既に求められ
ているｍ＋ｎビットの出力とｐビットのサブＡＤ変換器
出力とを合成しｍ＋ｎ＋ｐビットのディジタル出力６と
して外部に出力する。

【００２７】図７は、図６のＡＤ変換器の動作を示すタ
イミングチャート図である。本実施例においては、サブ
ＡＤ変換器２４ａは第一又は第二の実施例のＡＤ変換器
が用いられており、設定された閾値に応じて閾値判定信
号７が出力され、また、第二、第三のサブＡＤ変換器ブ
ロックの動作を停止することによって消費電力の低減を
はかる。以上、本発明のＡＤ変換器の三つの実施例につ
いて説明を行ったが、他の回路構成、他の方式によって
も実現することができることはいうまでもない。またＶ
_RiとＶ_Riiの大小関係が逆でも問題はなく、また等しい
値でも実現は可能である。

【００２８】図８は、本発明による移動無線端末の一実
施例の構成例を示すブロック図である。図中３０はアン
テナ、３１は高周波信号処理部、３２は変調部、３３は
復調部、３４はベースバンド信号処理部、３５は同期ビ
ット付加回路、３６は同期検出部、３７はスクランブ
ラ、３８はデスクランブラ、３９は符号化器、４０は復
号化器、４１はＡＤ変換器、４２はＤＡ変換器、４３は
マイク、４４はスピーカ、４５は入力及び表示部、４６
はマイクロプロセッサである。

【００２９】本実施例において、ＡＤ変換器４１及び無
音検出信号４７の構成を除いては従来知られている移動
無線端末と同じであるが、各部の働きを簡単に説明す
る。マイク４３から入力された音声信号はベースバンド
信号処理部３４内のＡＤ変換器４１によりディジタル信
号に変換される。ディジタル信号は符号化器３９により
圧縮などの処理を受け、スクランブラ３７により暗号化
等の処理を受け、同期ビット付加回路３５でフレーム化
の処理を受け高周波信号処理部３１に送られる。高周波
信号処理部３１内では変調部３２を経由しアンテナ３０
から空中線電力として出力される。

【００３０】一方アンテナ３０に受信された空中線電力
は高周波信号処理部３１の復調部３３を経由し、ベース
バンド信号処理部３４の同期検出部３６に与えられる。
ここで同期をとられた受信信号はデスクランブラ３８で
暗号化解除などの処理を受け、復号化器４０で信号の展
開を受け、ＤＡ変換器４２でアナログ信号に変換されス
ピーカ４４より音声信号として出力される。マイクロプ
ロセッサ４６は各ディジタル処理において必要とされる
数値演算などを処理する。

【００３１】従来のディジタル移動無線端末ではＶＯＸ
処理は主にマイクロプロセッサ４６で行われていたが、
本実施例においては、ＡＤ変換器４１において処理が行
われる。ＡＤ変換器４１としては前記本発明の第一から
第三項記載のいずれかのＡＤ変換器を用いる。ここで閾
値Ｖ_T1を無音判定基準値に設定し、閾値Ｖ_T2を無音状態
から通常の状態に復帰したと判断する基準値に設定し、
時間Ｔ１、Ｔ２を適宜設定する。すると、マイク４３か
らの音声入力が途絶えると、ＡＤ変換器４１がそれを検
出して無音検出信号４７を「Ｈ」にする。逆に無音状態
から音声が再び入力された場合は無音検出信号４７が
「Ｌ」になりそれを知らせる。この無音検出信号４７が
「Ｈ」のとき、ＡＤ変換器４１の内部の一部の回路、変
調部３２、同期ビット付加回路３５、スクランブラ３７
及び符号化器３９の電力消費部が遮断される。上記実施
例はディジタル移動無線端末であるが、本発明は電池を
電源とし、音声をＡ／Ｄ変換して処理する信号処理回路
に適用できる。

【００３２】

【発明の効果】以上に述べたとおり、本発明によればＡ
Ｄ変換器に簡単な回路を付加することによって、ＡＤ変
換器自体が入力の有無を判断する機能を持つことがで
き、またこのＡＤ変換器をディジタル移動無線通信端末
等の信号処理装置に用いることにより、従来マイクロプ
ロセッサで行われていたＶＯＸ処理をＡＤ変換器が行う
ことができるようになり、マイクロプロセッサの負荷を
軽減し、マイクロプロセッサのコストを低減できる。

【図面の簡単な説明】

【図１】本発明による逐次比較形ＡＤ変換器の実施例の
構成を示すブロック図である。

【図２】図１の逐次比較論理回路２の構成を示すブロッ
ク図である。

【図３】図１の実施例の逐次比較形ＡＤ変換器のタイミ
ングチャートを示す図である。

【図４】本発明による第二の実施例の並列比較形ＡＤ変
換器の構成を示すブロック図である。

【図５】図４における閾値判定回路２１の構成を示すブ
ロック図である。

【図６】本発明による第三の実施例のパイプライン形Ａ
Ｄ変換器の構成を示すブロック図である。

【図７】図６の実施例のパイプライン形ＡＤ変換器のタ
イミングチャートを示す図である。

【図８】本発明による第四の実施例の無線通信端末の構
成を示すブロック図である。

【符号の説明】

１…電圧比較器、 ２…逐次比較論
理回路、３…ＤＣ変換器、 ４…サ
ンプルホールド回路、５…アナログ入力、
６…ディジタル出力、７…識閾値判定信号、
８…シフトレジスタ、９ａ〜９ｅ…ディジ
タル比較器、 １０ａ〜１０ｅ…記憶装置、１１ａ
〜１１ｄ…計数器、 １２ａ〜１２ｃ…ラッ
チ回路、１３…ＤＣ変換器制御回路、 １４ａ
〜１４ｃ…ＡＮＤ回路、１５ａ〜１５ｃ…電圧比較器出
力、 １６…ＤＣ変換器制御出力、１７ａ，１７ｂ…
参照電圧入力端子、 １８…抵抗器、１９…ＥＸＯＲ回
路、 ２０…エンコーダ回路、２１…識
閾値判定回路、 ２２…固定バイアス端
子、２３…クロック信号、 ２４ａ〜２
４ｃ…サブＡＤ変換器、２５ａ，２５ｂ…サブＤＣ変換
器、 ２６ａ〜２６ｃ…サブＡＤ変換器出力、２７
ａ，２７ｂ…出力論理回路、 ２８ａ，２８ｂ…残
差増幅回路、２９ａ〜２９ｃ…サブＡＤ変換器ブロッ
ク、３０…アンテナ、３１…高周波信号処理部、
３２…変調部、３３…復調部、
３４…ベースバンド信号処理部、３５…同期ビッ
ト付加回路、 ３６…同期検出部、３７…スク
ランブラ、 ３８…デスクランブラ、３
９…符号化器、 ４０…復号化器、
４１…ＡＤ変換器、 ４２…ＤＣ変換
器、４３…マイク、 ４４…スピ
ーカ、４５…入力及び表示部、 ４６…マ
イクロプロセッサ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 村上 康之 東京都国分寺市東恋ケ窪１丁目280番地株 式会社日立製作所中央研究所内 (72)発明者 堀田 正生 東京都国分寺市東恋ケ窪１丁目280番地株 式会社日立製作所中央研究所内

Claims (6)

【特許請求の範囲】
1. 【請求項１】アナログ信号をディジタル信号に変換する
   ＡＤ変換器において、上記アナログ信号を標本化し保持
   するサンプルホールド回路と、上記サンプルホールド回
   路の出力を量子化しコード信号に変える変換回路と、上
   記サンプルホールド回路の出力を閾値と比較し、閾値以
   下又は以上の連続数によって上記アナログ信号のレベル
   を検出する検出手段と、上記検出手段の出力を外部に知
   らせる手段とをもつＡＤ変換器。
2. 【請求項２】請求項１記載のＡＤ変換器において、上記
   検出手段の出力を外部に知らせる手段によって、上記ア
   ナログ信号のレベルが低いとき、上記変換回路の駆動を
   中止する手段を付加して構成されたＡＤ変換器。
3. 【請求項３】請求項１又は２記載のＡＤ変換器におい
   て、上記変換回路が上記サンプルホールド回路の出力と
   ＤＡ変換器の出力電圧とを比較する電圧比較器と、上記
   電圧比較器の出力を入力とする逐次比較論理回路と、上
   記逐次比較論理回路の出力を上記ＤＡ変換器の入力と
   し、上記検出手段が上記逐次比較論理回路の特定ビット
   の変換動作時の変換結果と上記閾値とを比較する回路で
   構成されたＡＤ変換器。
4. 【請求項４】請求項１又は２記載のＡＤ変換器におい
   て、上記変換回路が異なった参照電圧と上記サンプルホ
   ールド回路の出力を入力とする複数の電圧比較器と、上
   記複数の電圧比較器の入力から上記サンプルホールド回
   路の出力に近い参照電圧が加えられた電圧比較器を特定
   しコード化する論理回路から構成され、上記検出手段が
   上記複数の電圧比較器の中で上記閾値と等しい参照電圧
   が加えられた電圧比較器の出力を入力とし有意のサンプ
   ル数を係数する手段と、上記サンプル数と前もって定め
   られた数とを比較する手段とを有して構成された並列比
   較形ＡＤ変換器。
5. 【請求項５】請求項１又は２記載のＡＤ変換器におい
   て、上記ＡＤ変換回路がパイプライン形ＡＤ変換回路で
   構成され、上記パイプライン形ＡＤ変換回路内の要素Ａ
   Ｄ変換回路として上記第１又は第２項記載のＡＤ変換器
   を用いたＡＤ変換器。
6. 【請求項６】電源としての電池と、上記電池を電源と
   し、アナログ信号をディジタル信号に変換するＡＤ変換
   器と、上記電池を電源とし、上記ＡＤ変換器の出力を処
   理する処理回路とをもつ信号処理装置において、上記Ａ
   Ｄ変換器として請求項１ないし５記載のいずれかのＡＤ
   変換器を使用し、上記アナログ信号のレベルが低いこと
   を検出したとき、上記ＡＤ変換器の出力を処理する処理
   回路の駆動を停止する手段を持つ信号処理装置。