JPH08256060A - 比較型ａ／ｄ変換器 - Google Patents
比較型ａ／ｄ変換器Info
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- JPH08256060A JPH08256060A JP7086130A JP8613095A JPH08256060A JP H08256060 A JPH08256060 A JP H08256060A JP 7086130 A JP7086130 A JP 7086130A JP 8613095 A JP8613095 A JP 8613095A JP H08256060 A JPH08256060 A JP H08256060A
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- 238000005070 sampling Methods 0.000 claims description 3
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- 230000006870 function Effects 0.000 description 2
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- 230000000694 effects Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
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- H—ELECTRICITY
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
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- H03M1/48—Servo-type converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】追従及び逐次比較型A/D変換器の平均消費電力
を小さくする。 【構成】フレームメモリ７に蓄積された過去のデジタル
データから計算機８によって計算された期待値をアップ
・ダウンカウンタ５に初期値として与え、三値比較器３
はD/A変換器６によってアナログ信号に変換されたアッ
プ・ダウンカウンタ５のデジタルコードと入力アナログ
信号を比較し、デジタルコードのD/A変換結果がアナロ
グ入力信号より小さい場合アップ・ダウンカウンタ５の
デジタルコードを１ビット加算し、大きい場合１ビット
減算し、デジタルコードのD/A変換結果と入力アナログ
信号が一致した場合アップ・ダウンカウンタ５およびD/
A変換器の動作を次にリセット信号が入力されるまで停
止させ、デジタルコードを外部へ出力する。
を小さくする。 【構成】フレームメモリ７に蓄積された過去のデジタル
データから計算機８によって計算された期待値をアップ
・ダウンカウンタ５に初期値として与え、三値比較器３
はD/A変換器６によってアナログ信号に変換されたアッ
プ・ダウンカウンタ５のデジタルコードと入力アナログ
信号を比較し、デジタルコードのD/A変換結果がアナロ
グ入力信号より小さい場合アップ・ダウンカウンタ５の
デジタルコードを１ビット加算し、大きい場合１ビット
減算し、デジタルコードのD/A変換結果と入力アナログ
信号が一致した場合アップ・ダウンカウンタ５およびD/
A変換器の動作を次にリセット信号が入力されるまで停
止させ、デジタルコードを外部へ出力する。
Description
【０００１】
【産業上の利用分野】本発明はA/D変換器に関し、特に
低電力化に好適なA/D変換器に関する。
低電力化に好適なA/D変換器に関する。
【０００２】
【従来技術】従来の追従比較型A/D変換器の構成例を図
８に示す。図８を参照して、追従比較型A/D変換器は、
アナログ入力端子71に入力されたアナログ信号をA/D変
換期間中一定に保持するサンプル＆ホールド回路72と、
サンプル＆ホールド回路72に保持された入力値VshとD/A
変換器76の出力値Vdaとの大小を比較し、比較結果に従
って高電位または低電位を出力する比較器73と、比較器
73の出力によりデジタルコードが１ビットずつ増加また
は減少するアップ・ダウンカウンタ75と、アップ・ダウ
ンカウンタ75の計数値であるデジタルコードをアナログ
信号に変換するD/A変換器76とから構成される。
８に示す。図８を参照して、追従比較型A/D変換器は、
アナログ入力端子71に入力されたアナログ信号をA/D変
換期間中一定に保持するサンプル＆ホールド回路72と、
サンプル＆ホールド回路72に保持された入力値VshとD/A
変換器76の出力値Vdaとの大小を比較し、比較結果に従
って高電位または低電位を出力する比較器73と、比較器
73の出力によりデジタルコードが１ビットずつ増加また
は減少するアップ・ダウンカウンタ75と、アップ・ダウ
ンカウンタ75の計数値であるデジタルコードをアナログ
信号に変換するD/A変換器76とから構成される。
【０００３】この従来の追従比較型A/D変換器は、アッ
プ・ダウンカウンタ75が1LSB分ずつしか増減できないた
めアナログ入力端子71に入力されるアナログ入力信号
（従って比較器73の入力Vsh）が大きく変化した場合、
デジタル出力79が追従できない（図９（ａ）参照）。
プ・ダウンカウンタ75が1LSB分ずつしか増減できないた
めアナログ入力端子71に入力されるアナログ入力信号
（従って比較器73の入力Vsh）が大きく変化した場合、
デジタル出力79が追従できない（図９（ａ）参照）。
【０００４】また、比較器73が大小の２値しか判定でき
ないため、アップ・ダウンカウンタ75のデジタルコード
は安定状態においても収束することなく、1LSB毎の増加
・減少を常に繰り返すことになる（図９（ｂ）参照）。
そして、アップ・ダウンカウンタ75が常に動作すること
によりD/A変換器も常に動作し、電力を消費する。
ないため、アップ・ダウンカウンタ75のデジタルコード
は安定状態においても収束することなく、1LSB毎の増加
・減少を常に繰り返すことになる（図９（ｂ）参照）。
そして、アップ・ダウンカウンタ75が常に動作すること
によりD/A変換器も常に動作し、電力を消費する。
【０００５】次に、従来の逐次比較型A/D変換器の構成
例を図１０に示す。図１０を参照して、逐次比較型A/D
変換器は、アナログ入力端子91に入力されたアナログ入
力信号をA/D変換期間中一定に保持するサンプル＆ホー
ルド回路92と、サンプル＆ホールド回路92に保持された
入力値VshとD/A変換器96の出力値Vdaとの大小を比較
し、比較結果に基づき高電位または低電位を出力する比
較器93と、比較器93の出力に基づき制御回路94を介して
デジタルコードを最上位ビット(MSB)から順次書き換え
る逐次比較レジスタ（Successive Approximation Regis
ter）95と、逐次比較レジスタ95のデジタルコードをア
ナログ信号に変換するD/A変換器96とから構成される。
例を図１０に示す。図１０を参照して、逐次比較型A/D
変換器は、アナログ入力端子91に入力されたアナログ入
力信号をA/D変換期間中一定に保持するサンプル＆ホー
ルド回路92と、サンプル＆ホールド回路92に保持された
入力値VshとD/A変換器96の出力値Vdaとの大小を比較
し、比較結果に基づき高電位または低電位を出力する比
較器93と、比較器93の出力に基づき制御回路94を介して
デジタルコードを最上位ビット(MSB)から順次書き換え
る逐次比較レジスタ（Successive Approximation Regis
ter）95と、逐次比較レジスタ95のデジタルコードをア
ナログ信号に変換するD/A変換器96とから構成される。
【０００６】従来の逐次比較型A/D変換器は、A/D変換開
始時に逐次比較レジスタ95をリセットし、Ｎビットのデ
ジタルコードに変換するためには入力信号の大きさ（レ
ベル）に関わらず、D/A変換器96の出力とＮ回比較を行
わなければならない。図１１はデジタル出力99が６ビッ
ト構成の場合の逐次比較型A/D変換器の変換過程を説明
する図である。図１１を参照して、サンプル＆ホールド
回路92の出力Vsh（比較器93の入力）は破線レベルで示
され、時刻a0で逐次比較レジスタ95がリセットされデジ
タルコードは“000000”となる。そして、時刻a1で逐次
比較レジスタ95のMSBが“1”にセットされ、このコード
に対応するD/A変換器96の出力Vdaと比較され、出力Vsh
の方が小であるため、次に逐次比較レジスタ95のMSBが
“0”に、MSBの次のビットが“1”に書き換えられてD/A
変換器96に送出され、入力電位Vshはコード“010000”
に対応するD/A変換出力Vdaと比較される。このような
「レジスタデータ書き換え」→「D/A変換」→「比較」
からなるシーケンスを時刻a6まで繰り返し、時刻a7で最
終的なデジタルコード“000100”が確定する。
始時に逐次比較レジスタ95をリセットし、Ｎビットのデ
ジタルコードに変換するためには入力信号の大きさ（レ
ベル）に関わらず、D/A変換器96の出力とＮ回比較を行
わなければならない。図１１はデジタル出力99が６ビッ
ト構成の場合の逐次比較型A/D変換器の変換過程を説明
する図である。図１１を参照して、サンプル＆ホールド
回路92の出力Vsh（比較器93の入力）は破線レベルで示
され、時刻a0で逐次比較レジスタ95がリセットされデジ
タルコードは“000000”となる。そして、時刻a1で逐次
比較レジスタ95のMSBが“1”にセットされ、このコード
に対応するD/A変換器96の出力Vdaと比較され、出力Vsh
の方が小であるため、次に逐次比較レジスタ95のMSBが
“0”に、MSBの次のビットが“1”に書き換えられてD/A
変換器96に送出され、入力電位Vshはコード“010000”
に対応するD/A変換出力Vdaと比較される。このような
「レジスタデータ書き換え」→「D/A変換」→「比較」
からなるシーケンスを時刻a6まで繰り返し、時刻a7で最
終的なデジタルコード“000100”が確定する。
【０００７】また、従来の逐次比較型A/D変換器は、た
とえ入力信号が変化しなくても変換の度に逐次比較レジ
スタ95を毎回リセットするため逐次比較レジスタ95のデ
ジタルコードは常に書き換えられ、これに従ってD/A変
換器96も動作しなければならない。すなわち、図１１を
参照して、時刻b0以降においてアナログ入力信号の電位
は変化せずサンプル＆ホールド回路92の出力Vshは前回
の変換過程（時刻a0〜a7））と同一であるが、時刻b0に
おいて逐次比較レジスタ95がリセットされた後に、時刻
b1〜b6で逐次比較処理が行なわれている。
とえ入力信号が変化しなくても変換の度に逐次比較レジ
スタ95を毎回リセットするため逐次比較レジスタ95のデ
ジタルコードは常に書き換えられ、これに従ってD/A変
換器96も動作しなければならない。すなわち、図１１を
参照して、時刻b0以降においてアナログ入力信号の電位
は変化せずサンプル＆ホールド回路92の出力Vshは前回
の変換過程（時刻a0〜a7））と同一であるが、時刻b0に
おいて逐次比較レジスタ95がリセットされた後に、時刻
b1〜b6で逐次比較処理が行なわれている。
【０００８】
【発明が解決しようとする課題】このように、従来の追
従比較型A/D変換器は、入力信号がダイナミックに変化
した場合出力のデジタルコードが追従出来ないという問
題があった。また、安定状態においてもアップ・ダウン
カウンタが1LSBの増減を繰り返すため余計な電力を消費
するという問題点があった。
従比較型A/D変換器は、入力信号がダイナミックに変化
した場合出力のデジタルコードが追従出来ないという問
題があった。また、安定状態においてもアップ・ダウン
カウンタが1LSBの増減を繰り返すため余計な電力を消費
するという問題点があった。
【０００９】さらに、従来の逐次比較型A/D変換器は、
変換の度に逐次比較レジスタをリセットするため、Ｎビ
ットのデジタルコードを出力するためには入力信号が変
化しなくても１度の変換の度にＮ回のD/A変換、比較を
行いその分電力を消費するという問題点があった。
変換の度に逐次比較レジスタをリセットするため、Ｎビ
ットのデジタルコードを出力するためには入力信号が変
化しなくても１度の変換の度にＮ回のD/A変換、比較を
行いその分電力を消費するという問題点があった。
【００１０】本発明は、上記従来技術の問題点を解消
し、アップ・ダウンカウンタとD/A変換器の動作回数を
確率的に減らし、デジタルコードの追従が早く、かつ動
作時の平均消費電力が小さい追従比較型A/D変換器を提
供することを目的とする。
し、アップ・ダウンカウンタとD/A変換器の動作回数を
確率的に減らし、デジタルコードの追従が早く、かつ動
作時の平均消費電力が小さい追従比較型A/D変換器を提
供することを目的とする。
【００１１】また、本発明の目的は、逐次比較レジスタ
とD/A変換器と比較器の動作回数を確率的に減らすこと
により、動作時の平均消費電力が小さい逐次比較型A/D
変換器を提供することにある。
とD/A変換器と比較器の動作回数を確率的に減らすこと
により、動作時の平均消費電力が小さい逐次比較型A/D
変換器を提供することにある。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、アナログ入力値とD/A変換器の出力値と
を比較する比較手段を備え該比較手段の比較結果に基づ
き前記D/A変換器に入力するデジタルコードを可変させ
て前記アナログ入力値に対応する出力デジタルコードを
定めるように構成してなるA/D変換器において、前記A/D
変換器の出力デジタルコードを記憶する記憶手段と、前
記記憶手段に格納されている以前にサンプリングされた
１又は複数の前記出力デジタルコードに基づき次のサン
プリング時の出力デジタルコードを予測する演算手段
と、を備え、変換開始時に前記D/A変換器には前記演算
手段による予測値がデジタルコードとして入力されるこ
とを特徴とするA/D変換器を提供する。
に、本発明は、アナログ入力値とD/A変換器の出力値と
を比較する比較手段を備え該比較手段の比較結果に基づ
き前記D/A変換器に入力するデジタルコードを可変させ
て前記アナログ入力値に対応する出力デジタルコードを
定めるように構成してなるA/D変換器において、前記A/D
変換器の出力デジタルコードを記憶する記憶手段と、前
記記憶手段に格納されている以前にサンプリングされた
１又は複数の前記出力デジタルコードに基づき次のサン
プリング時の出力デジタルコードを予測する演算手段
と、を備え、変換開始時に前記D/A変換器には前記演算
手段による予測値がデジタルコードとして入力されるこ
とを特徴とするA/D変換器を提供する。
【００１３】また、本発明は、アナログ入力値とD/A変
換器の出力値とを比較する比較手段を備え該比較手段の
比較結果に基づき前記D/A変換器に入力するデジタルコ
ードを可変させて前記アナログ入力値に対応する出力デ
ジタルコードを定めるように構成してなるA/D変換器に
おいて、前記比較手段が、比較判定結果として、大、
小、及び一致からなる三値のいずれか一を出力する三値
比較回路から構成され、前記比較判定結果が一致を示す
際に、前記D/A変換器の出力レベルを保持状態とするこ
とを特徴とするA/D変換器を提供する。
換器の出力値とを比較する比較手段を備え該比較手段の
比較結果に基づき前記D/A変換器に入力するデジタルコ
ードを可変させて前記アナログ入力値に対応する出力デ
ジタルコードを定めるように構成してなるA/D変換器に
おいて、前記比較手段が、比較判定結果として、大、
小、及び一致からなる三値のいずれか一を出力する三値
比較回路から構成され、前記比較判定結果が一致を示す
際に、前記D/A変換器の出力レベルを保持状態とするこ
とを特徴とするA/D変換器を提供する。
【００１４】本発明においては、好ましくは、前記比較
手段が、比較判定結果として、大、小、及び一致からな
る三値のいずれか一を出力する三値比較回路から構成さ
れ、前記比較判定結果が一致を示す際に、前記D/A変換
器の出力レベルを保持状態とすることを特徴とする。
手段が、比較判定結果として、大、小、及び一致からな
る三値のいずれか一を出力する三値比較回路から構成さ
れ、前記比較判定結果が一致を示す際に、前記D/A変換
器の出力レベルを保持状態とすることを特徴とする。
【００１５】また、本発明においては、好ましくは、前
記比較手段の比較結果に基づき前記D/A変換器に入力す
るデジタルコードを可変させる手段がアップ・ダウンカ
ウンタを含み、前記アップ・ダウンカウンタの出力が前
記D/A変換器に入力され、変換開始時に前記アップ・ダ
ウンカウンタに前記演算手段による予測値が初期値とし
て入力されるように構成される。
記比較手段の比較結果に基づき前記D/A変換器に入力す
るデジタルコードを可変させる手段がアップ・ダウンカ
ウンタを含み、前記アップ・ダウンカウンタの出力が前
記D/A変換器に入力され、変換開始時に前記アップ・ダ
ウンカウンタに前記演算手段による予測値が初期値とし
て入力されるように構成される。
【００１６】さらに、本発明においては、好ましくは、
前記比較判定結果が一致を示す際に、前記アップ・ダウ
ンカウンタの計数値を保持状態とするように構成され
る。
前記比較判定結果が一致を示す際に、前記アップ・ダウ
ンカウンタの計数値を保持状態とするように構成され
る。
【００１７】そして、本発明においては、好ましくは、
前記比較手段の比較結果に基づき前記D/A変換器に入力
するデジタルコードを可変させる手段が逐次比較レジス
タを含み、前記逐次比較レジスタの出力が前記D/A変換
器に入力され、変換開始時に前記逐次比較レジスタに前
記演算手段による予測値が初期値として入力されるよう
に構成される。
前記比較手段の比較結果に基づき前記D/A変換器に入力
するデジタルコードを可変させる手段が逐次比較レジス
タを含み、前記逐次比較レジスタの出力が前記D/A変換
器に入力され、変換開始時に前記逐次比較レジスタに前
記演算手段による予測値が初期値として入力されるよう
に構成される。
【００１８】本発明においては、好ましくは、前記比較
結果が一致を示す際に、前記逐次比較レジスタのデジタ
ルコードを保持状態とすることを特徴とする。また、本
発明においては、好ましくは、前記比較判定結果が大又
は小を示す際に、前記逐次比較レジスタのデジタルコー
ドを所定の下位ビットをリセットし、該所定の下位ビッ
トから最下位ビット側に逐次比較動作を行なうことを特
徴とする。
結果が一致を示す際に、前記逐次比較レジスタのデジタ
ルコードを保持状態とすることを特徴とする。また、本
発明においては、好ましくは、前記比較判定結果が大又
は小を示す際に、前記逐次比較レジスタのデジタルコー
ドを所定の下位ビットをリセットし、該所定の下位ビッ
トから最下位ビット側に逐次比較動作を行なうことを特
徴とする。
【００１９】さらに、本発明は、好ましい態様として、
アナログ入力信号をサンプリングし、A/D変換期間中ア
ナログ入力値を一定に保持するサンプルアンドホールド
回路と、ホールドされた前記アナログ入力値とD/A変換
器のアナログ出力値とを比較し、比較結果として大、
小、及び一致の三つの状態のいずれか一を出力する三値
比較器と、クロック信号に同期して、前記三値比較器の
出力に従ってデジタルコードを１ビット増加、１ビット
減少、及びデジタルコードの保持のいずれか一の動作を
行なうアップ・ダウンカウンタと、前記アップ・ダウン
カウンタのデジタルコードをアナログ値に変換するD/A
変換器と、過去のデジタル出力を記憶するメモリと、前
記メモリに格納された過去のデータから次のデジタル出
力の期待値を計算する演算手段と、を備え、前記アップ
・ダウンカウンタの初期値として前記演算手段から出力
される期待値を与えることを特徴とする追従比較型のA/
D変換器を提供する。
アナログ入力信号をサンプリングし、A/D変換期間中ア
ナログ入力値を一定に保持するサンプルアンドホールド
回路と、ホールドされた前記アナログ入力値とD/A変換
器のアナログ出力値とを比較し、比較結果として大、
小、及び一致の三つの状態のいずれか一を出力する三値
比較器と、クロック信号に同期して、前記三値比較器の
出力に従ってデジタルコードを１ビット増加、１ビット
減少、及びデジタルコードの保持のいずれか一の動作を
行なうアップ・ダウンカウンタと、前記アップ・ダウン
カウンタのデジタルコードをアナログ値に変換するD/A
変換器と、過去のデジタル出力を記憶するメモリと、前
記メモリに格納された過去のデータから次のデジタル出
力の期待値を計算する演算手段と、を備え、前記アップ
・ダウンカウンタの初期値として前記演算手段から出力
される期待値を与えることを特徴とする追従比較型のA/
D変換器を提供する。
【００２０】そして、本発明は、好ましい態様として、
アナログ入力信号をサンプリングし、A/D変換期間中ア
ナログ入力値を一定に保持するサンプルアンドホールド
回路と、ホールドされた前記アナログ入力値とD/A変換
器のアナログ出力値とを比較し、比較結果として大、
小、及び一致の三つの状態のいずれか一を出力する三値
比較器と、クロック信号に同期して、前記三値比較器の
比較結果が大または小の状態を示す出力に対しデジタル
コードを順次書き換えると共に、前記三値比較器の比較
結果が一致の状態を示す出力に対して前記デジタルコー
ドを保持する逐次比較レジスタと、前記逐次比較レジス
タのデジタルコードをアナログ値に変換するD/A変換器
と、過去のデジタルデータを記憶するメモリと、前記メ
モリに蓄積された過去のデータから次のデジタル出力の
期待値を計算する演算手段と、を備え逐次比較レジスタ
の初期値に期待値を与えることを特徴とする逐次比較型
のA/D変換器を提供する。
アナログ入力信号をサンプリングし、A/D変換期間中ア
ナログ入力値を一定に保持するサンプルアンドホールド
回路と、ホールドされた前記アナログ入力値とD/A変換
器のアナログ出力値とを比較し、比較結果として大、
小、及び一致の三つの状態のいずれか一を出力する三値
比較器と、クロック信号に同期して、前記三値比較器の
比較結果が大または小の状態を示す出力に対しデジタル
コードを順次書き換えると共に、前記三値比較器の比較
結果が一致の状態を示す出力に対して前記デジタルコー
ドを保持する逐次比較レジスタと、前記逐次比較レジス
タのデジタルコードをアナログ値に変換するD/A変換器
と、過去のデジタルデータを記憶するメモリと、前記メ
モリに蓄積された過去のデータから次のデジタル出力の
期待値を計算する演算手段と、を備え逐次比較レジスタ
の初期値に期待値を与えることを特徴とする逐次比較型
のA/D変換器を提供する。
【００２１】本発明の逐次比較型のA/D変換器において
は、好ましくは、前記三値比較器の比較結果が大又は小
の状態を示す際に、前記逐次比較レジスタのデジタルコ
ードを所定の下位ビットをリセットし、該所定の下位ビ
ットから最下位ビット側に逐次比較動作を行なうことを
特徴とする。
は、好ましくは、前記三値比較器の比較結果が大又は小
の状態を示す際に、前記逐次比較レジスタのデジタルコ
ードを所定の下位ビットをリセットし、該所定の下位ビ
ットから最下位ビット側に逐次比較動作を行なうことを
特徴とする。
【００２２】本発明のA/D変換器においては、前記メモ
リが好ましくはフレームメモリから構成される。
リが好ましくはフレームメモリから構成される。
【００２３】
【作用】本発明の追従比較型A/D変換器は、アップ・ダ
ウンカウンタの初期値に過去のデータから計算された期
待値を与えることにより、アップ・ダウンカウンタの初
期値と最終値（デジタル出力値）との差を小さくしてデ
ジタル出力の追従を早くすることが出来る。
ウンカウンタの初期値に過去のデータから計算された期
待値を与えることにより、アップ・ダウンカウンタの初
期値と最終値（デジタル出力値）との差を小さくしてデ
ジタル出力の追従を早くすることが出来る。
【００２４】また、比較器にはアナログ入力値とD/A変
換器によってアナログ値に変換されたデジタル出力値と
の「一致」を判定する機能を持たせ、安定状態に入った
時点でアップ・ダウンカウンタおよびD/A変換器の動作
を止めることにより、消費電力を抑えることが出来る。
換器によってアナログ値に変換されたデジタル出力値と
の「一致」を判定する機能を持たせ、安定状態に入った
時点でアップ・ダウンカウンタおよびD/A変換器の動作
を止めることにより、消費電力を抑えることが出来る。
【００２５】そして、本発明の逐次比較型A/D変換器
は、逐次比較レジスタの初期値に過去のデータから計算
された期待値を与えることにより、従来Ｎビット構成の
A/D変換器においてＮ回必要であった比較回数をＮ以下
（＝Ｍ、Ｍ＜Ｎ）に減らし、また比較器にアナログ入力
値とD/A変換器出力値の「一致」を判定する機能を持た
せ、「一致」した時点でレジスタおよびD/A変換器の動
作を止めることにより、動作時の平均消費電力を抑える
ことが出来る。
は、逐次比較レジスタの初期値に過去のデータから計算
された期待値を与えることにより、従来Ｎビット構成の
A/D変換器においてＮ回必要であった比較回数をＮ以下
（＝Ｍ、Ｍ＜Ｎ）に減らし、また比較器にアナログ入力
値とD/A変換器出力値の「一致」を判定する機能を持た
せ、「一致」した時点でレジスタおよびD/A変換器の動
作を止めることにより、動作時の平均消費電力を抑える
ことが出来る。
【００２６】例えばA/D変換器への入力信号が画像信号
の場合、画像信号は静止画と動画部分の組み合わせとさ
れ、静止画部分は通常１フレーム周期で繰り返される
（相関が大）ものと想定される。本発明によればフレー
ムメモリを備え、フレームメモリに１フレーム分のA/D
変換器出力デジタルコードが蓄積され、例えばD/A変換
器の入力コードを与える逐次比較レジスタ又はアップ・
ダウンカウンタに対して、現在のサンプリング時点より
も１フレーム前のデジタルコードを読み出し、又はその
デジタルコードを処理して得られるデータを予測値とし
て与える。画像信号が静止画の場合、入力信号と予測値
はほぼ一致し、アップ・ダウンカウンタ又は逐次比較レ
ジスタの制御によるD/A変換動作回数の回数は、前記従
来例と比較して大幅に減少する。また、動画を含む場合
にも、適宜データ処理を行ない、期待値（予測値）を求
めることにより、D/A変換の動作回数を低減する可能性
が大幅に増大する。特に本発明においては、アナログ入
力値とD/A変換器の出力が一致した場合、アップ・ダウ
ンカウンタ又は逐次比較レジスタの動作が停止され、デ
ジタルコードが一定に保持されるため、消費電力を大幅
に低減する。
の場合、画像信号は静止画と動画部分の組み合わせとさ
れ、静止画部分は通常１フレーム周期で繰り返される
（相関が大）ものと想定される。本発明によればフレー
ムメモリを備え、フレームメモリに１フレーム分のA/D
変換器出力デジタルコードが蓄積され、例えばD/A変換
器の入力コードを与える逐次比較レジスタ又はアップ・
ダウンカウンタに対して、現在のサンプリング時点より
も１フレーム前のデジタルコードを読み出し、又はその
デジタルコードを処理して得られるデータを予測値とし
て与える。画像信号が静止画の場合、入力信号と予測値
はほぼ一致し、アップ・ダウンカウンタ又は逐次比較レ
ジスタの制御によるD/A変換動作回数の回数は、前記従
来例と比較して大幅に減少する。また、動画を含む場合
にも、適宜データ処理を行ない、期待値（予測値）を求
めることにより、D/A変換の動作回数を低減する可能性
が大幅に増大する。特に本発明においては、アナログ入
力値とD/A変換器の出力が一致した場合、アップ・ダウ
ンカウンタ又は逐次比較レジスタの動作が停止され、デ
ジタルコードが一定に保持されるため、消費電力を大幅
に低減する。
【００２７】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００２８】
【実施例１】本発明の第１の実施例を図１を参照して以
下に説明する。図１は、本実施例の追従比較例A/D変換
器の構成を示すブロック図である。
下に説明する。図１は、本実施例の追従比較例A/D変換
器の構成を示すブロック図である。
【００２９】図１を参照して、アナログ入力端子１はサ
ンプル＆ホールド回路２の入力端子に接続される。サン
プル＆ホールド回路２の出力端子は三つの状態（大、
小、一致）を判定する三値比較値３の正入力端子(+)に
接続される。三値比較器３の負入力端子(-)にはD/A変換
器６の出力端子が接続される。
ンプル＆ホールド回路２の入力端子に接続される。サン
プル＆ホールド回路２の出力端子は三つの状態（大、
小、一致）を判定する三値比較値３の正入力端子(+)に
接続される。三値比較器３の負入力端子(-)にはD/A変換
器６の出力端子が接続される。
【００３０】三値比較器３の比較出力端子3aと一致出力
端子3bおよびクロック信号端子９は制御回路４に接続さ
れる。
端子3bおよびクロック信号端子９は制御回路４に接続さ
れる。
【００３１】制御回路４のアップカウント出力4aとダウ
ンカウント出力4bはアップ・ダウンカウンタ５に接続さ
れる。
ンカウント出力4bはアップ・ダウンカウンタ５に接続さ
れる。
【００３２】三値比較器３の一致出力端子3bはアップ・
ダウンカウンタ５とD/A変換器６の各ホールド入力端子5
h、6hにも接続される。
ダウンカウンタ５とD/A変換器６の各ホールド入力端子5
h、6hにも接続される。
【００３３】アップ・ダウンカウンタ５の計数値を出力
する内部デジタル出力端子5aはD/A変換器６のデジタル
入力端子に接続され、外部デジタル出力端子5bはフレー
ムメモリ７の入力端子および外部出力端子11に接続され
る。
する内部デジタル出力端子5aはD/A変換器６のデジタル
入力端子に接続され、外部デジタル出力端子5bはフレー
ムメモリ７の入力端子および外部出力端子11に接続され
る。
【００３４】フレームメモリ７には過去のデータから次
の入力信号の期待値を計算するデジタル計算機８が付加
され、このデジタル計算機８の出力端子はアップ・ダウ
ンカウンタ５の初期入力端子5cに接続される。
の入力信号の期待値を計算するデジタル計算機８が付加
され、このデジタル計算機８の出力端子はアップ・ダウ
ンカウンタ５の初期入力端子5cに接続される。
【００３５】リセット信号端子10は、サンプル＆ホール
ド回路２と三値比較器３と制御回路４とアップ・ダウン
カウンタ５とD/A変換器６とデジタル計算機８に接続さ
れる。
ド回路２と三値比較器３と制御回路４とアップ・ダウン
カウンタ５とD/A変換器６とデジタル計算機８に接続さ
れる。
【００３６】図１に示す追従比較型A/D変換器におい
て、サンプル＆ホールド回路２は、リセット信号端子10
がアクティブ（高電位）時の間（すなわちリセット期間
中）にアナログ入力端子１の電位Vinをサンプリング
し、リセット信号端子10がインアクティブ（低電位）の
間（すなわち変換期間中）、サンプリングされた値をホ
ールド（保持）する。
て、サンプル＆ホールド回路２は、リセット信号端子10
がアクティブ（高電位）時の間（すなわちリセット期間
中）にアナログ入力端子１の電位Vinをサンプリング
し、リセット信号端子10がインアクティブ（低電位）の
間（すなわち変換期間中）、サンプリングされた値をホ
ールド（保持）する。
【００３７】三値比較器３は、ホールドされた入力信号
Vsh（＝Vin）とD/A変換器６の出力信号Vdaを比較して、
入力信号VinがD/A変換器６の出力信号Vdaより大きい場
合比較出力端子3aに高電位を出力し、入力信号VinがD/A
変換器６の出力信号Vdaより小さい場合比較出力端子3b
に低電位を出力し、入力信号VinとD/A変換器の出力信号
Vdaが一致した場合のみ一致出力端子3bに高電位を出力
する。
Vsh（＝Vin）とD/A変換器６の出力信号Vdaを比較して、
入力信号VinがD/A変換器６の出力信号Vdaより大きい場
合比較出力端子3aに高電位を出力し、入力信号VinがD/A
変換器６の出力信号Vdaより小さい場合比較出力端子3b
に低電位を出力し、入力信号VinとD/A変換器の出力信号
Vdaが一致した場合のみ一致出力端子3bに高電位を出力
する。
【００３８】制御回路４は、クロック信号端子９から入
力される基準クロックCLKに同期して、三値比較器３の
比較出力3aが高電位の場合アップカウント出力端子4aを
アクティブ（高電位）にし、三値比較器３の比較出力3a
が低電位の場合ダウンカウント出力端子4bをアクティブ
（高電位）にする。
力される基準クロックCLKに同期して、三値比較器３の
比較出力3aが高電位の場合アップカウント出力端子4aを
アクティブ（高電位）にし、三値比較器３の比較出力3a
が低電位の場合ダウンカウント出力端子4bをアクティブ
（高電位）にする。
【００３９】そして、三値比較器３の一致出力端子3bが
一度高電位になると、次にリセット信号端子10からリセ
ット信号が入力されるまで比較出力端子3aの電位の高低
に関わらずアップカウント出力端子4a、ダウンカウント
出力端子4bは共にインアクティブ（低電位）となる。
一度高電位になると、次にリセット信号端子10からリセ
ット信号が入力されるまで比較出力端子3aの電位の高低
に関わらずアップカウント出力端子4a、ダウンカウント
出力端子4bは共にインアクティブ（低電位）となる。
【００４０】アップ・ダウンカウンタ５は、リセット信
号のリセット期間中にデジタル計算機８から出力される
期待値を初期値として取り込み、変換期間中は制御回路
４が出力するアップカウント信号とダウンカウント信号
に従って、デジタル値を１ビットずつ加算又は減算し、
計数値を内部デジタル出力端子5aを通してD/A変換器６
へ出力する。
号のリセット期間中にデジタル計算機８から出力される
期待値を初期値として取り込み、変換期間中は制御回路
４が出力するアップカウント信号とダウンカウント信号
に従って、デジタル値を１ビットずつ加算又は減算し、
計数値を内部デジタル出力端子5aを通してD/A変換器６
へ出力する。
【００４１】アップ・ダウンカウンタ５は、制御回路４
のアップカウント出力端子4aがアクティブ（高電位）の
時デジタルコードを１ビット加算し、制御回路４のダウ
ンカウント出力端子4bがアクティブ（高電位）の時デジ
タルコードを１ビット減算し、両出力端子4a、4bが共に
インアクティブ（低電位）の時デジタルコードを維持す
る。
のアップカウント出力端子4aがアクティブ（高電位）の
時デジタルコードを１ビット加算し、制御回路４のダウ
ンカウント出力端子4bがアクティブ（高電位）の時デジ
タルコードを１ビット減算し、両出力端子4a、4bが共に
インアクティブ（低電位）の時デジタルコードを維持す
る。
【００４２】そして、三値比較器３の一致出力端子3bが
アクティブ（高電位）になると、アップ・ダウンカウン
タ５はカウントを停止し、現在のデジタルコード値を外
部デジタル出力端子5bを通してフレームメモリ７および
外部出力端子11に出力する（図５参照）。図５を参照し
て、期待値のデジタルコードに対応するD/A変換器６の
出力信号Vdaは入力信号Vshより大とされ、アップ・ダウ
ンカウンタ５は1LSBずつダウンカウントし、D/A変換器
６の出力信号Vdaが入力信号Vshと一致した時点でアップ
・ダウンカウンタ５のカウント動作を停止している。
アクティブ（高電位）になると、アップ・ダウンカウン
タ５はカウントを停止し、現在のデジタルコード値を外
部デジタル出力端子5bを通してフレームメモリ７および
外部出力端子11に出力する（図５参照）。図５を参照し
て、期待値のデジタルコードに対応するD/A変換器６の
出力信号Vdaは入力信号Vshより大とされ、アップ・ダウ
ンカウンタ５は1LSBずつダウンカウントし、D/A変換器
６の出力信号Vdaが入力信号Vshと一致した時点でアップ
・ダウンカウンタ５のカウント動作を停止している。
【００４３】D/A変換器６は、アップ・ダウンカウンタ
５のデジタル出力をアナログ信号に変換し、三値比較器
３の負入力端子(-)へ帰還をかける。そして、D/A変換器
６は三値比較器３の一致出力端子3bをホールド入力端子
6hから入力し、一致出力端子3bがアクティブ（高電位）
になると次にリセット信号が送られるまでその動作を停
止する（図５参照）。
５のデジタル出力をアナログ信号に変換し、三値比較器
３の負入力端子(-)へ帰還をかける。そして、D/A変換器
６は三値比較器３の一致出力端子3bをホールド入力端子
6hから入力し、一致出力端子3bがアクティブ（高電位）
になると次にリセット信号が送られるまでその動作を停
止する（図５参照）。
【００４４】フレームメモリ７はアップ・ダウンカウン
タ５の外部デジタル出力5bを蓄積していく。デジタル計
算機８はフレームメモリ７に蓄積されたデジタルデータ
から次の入力の期待（予測）値を算出し、アップ・ダウ
ンカウンタ５へ初期値5cとして出力する。
タ５の外部デジタル出力5bを蓄積していく。デジタル計
算機８はフレームメモリ７に蓄積されたデジタルデータ
から次の入力の期待（予測）値を算出し、アップ・ダウ
ンカウンタ５へ初期値5cとして出力する。
【００４５】三値比較器３は、例えば図２に示すよう
に、従来の二値比較器を２つ（第１、第２の比較器24、
25）備え、さらにレベルシフト回路23と論理ゲートを備
えて構成される。
に、従来の二値比較器を２つ（第１、第２の比較器24、
25）備え、さらにレベルシフト回路23と論理ゲートを備
えて構成される。
【００４６】図２を参照して、三値比較器の正入力端子
21は第１の比較器24の正入力端子(+)と第２の比較器25
の正入力端子(+)に接続され、三値比較器の負入力端子2
2はレベルシフト回路23の入力端子に接続される。
21は第１の比較器24の正入力端子(+)と第２の比較器25
の正入力端子(+)に接続され、三値比較器の負入力端子2
2はレベルシフト回路23の入力端子に接続される。
【００４７】レベルシフト回路23の正出力端子(+)は第
１の比較器24の負入力端子(-)に接続され、レベルシフ
ト回路23の負出力端子(-)は第２の比較器25の負入力端
子(-)に接続される。
１の比較器24の負入力端子(-)に接続され、レベルシフ
ト回路23の負出力端子(-)は第２の比較器25の負入力端
子(-)に接続される。
【００４８】第１の比較器24の出力端子は比較出力端子
27と論理ゲート26の反転入力端子に接続され、第２の比
較器25の出力端子は論理ゲート26の正転入力端子に接続
される。論理ゲート26の出力端子は一致出力端子28に接
続される。
27と論理ゲート26の反転入力端子に接続され、第２の比
較器25の出力端子は論理ゲート26の正転入力端子に接続
される。論理ゲート26の出力端子は一致出力端子28に接
続される。
【００４９】第１の比較器24は、正入力端子(+)の電位
と負入力端子(-)の電位を比較して、正入力端子(+)の電
位が負入力端子(-)の電位より大きい時に出力端子に高
電位を出力し、正入力端子(+)の電位が負入力端子(-)の
電位より小さい時に出力端子に低電位を出力する。第２
の比較器25も第１の比較器24と同様に動作する。
と負入力端子(-)の電位を比較して、正入力端子(+)の電
位が負入力端子(-)の電位より大きい時に出力端子に高
電位を出力し、正入力端子(+)の電位が負入力端子(-)の
電位より小さい時に出力端子に低電位を出力する。第２
の比較器25も第１の比較器24と同様に動作する。
【００５０】レベルシフト回路23は、入力端子に電位Vr
efが入力されると、正出力端子(+)から(Vref+dV)という
電位を出力し、負入力端子(-)からは(Vref-dV)という電
位を出力する。
efが入力されると、正出力端子(+)から(Vref+dV)という
電位を出力し、負入力端子(-)からは(Vref-dV)という電
位を出力する。
【００５１】論理ゲート26は反転入力端子の電位が低電
位で、正転入力端子の電位が高電位の時のみ出力端子の
電位を高電位にするゲートである。
位で、正転入力端子の電位が高電位の時のみ出力端子の
電位を高電位にするゲートである。
【００５２】図２において、正入力端子21の電位をVin
とし、負入力端子22の電位をVrefとすると、第１、第２
の比較器24、25の正入力端子(+)の電位は共にVinとな
り、第１の比較器24の負入力端子(-)の電位は(Vin+d
V)、第２の比較器25の負入力端子(-)の電位は(Vin-dV)
となる。
とし、負入力端子22の電位をVrefとすると、第１、第２
の比較器24、25の正入力端子(+)の電位は共にVinとな
り、第１の比較器24の負入力端子(-)の電位は(Vin+d
V)、第２の比較器25の負入力端子(-)の電位は(Vin-dV)
となる。
【００５３】入力信号の電位Vinが電位(Vref+dV)より大
きい場合、出力端子27の電位は高電位となり、電位Vin
が電位(Vref-dV)より小さい場合、出力端子27の電位は
低電位となり、入力信号電位Vinが電位(Vref-dV)より大
きく且つ電位(Vref+dV)より小さい場合、すなわちVinが
［Vref-dV，Vref+dV］の範囲内にある場合にのみ出力端
子28の電位が高電位となる。
きい場合、出力端子27の電位は高電位となり、電位Vin
が電位(Vref-dV)より小さい場合、出力端子27の電位は
低電位となり、入力信号電位Vinが電位(Vref-dV)より大
きく且つ電位(Vref+dV)より小さい場合、すなわちVinが
［Vref-dV，Vref+dV］の範囲内にある場合にのみ出力端
子28の電位が高電位となる。
【００５４】従って、図２の回路は、正入力端子21の電
位Vinと負入力端子22の電位Vrefを比較して、「大」又
は「小」の比較結果を指示する信号を出力端子27から出
力し（出力端子27を「比較出力端子」という）、正入力
端子21の電位Vinと負入力端子22の電位Vrefとの「一
致」または「不一致」を指示する信号を出力端子28から
出力し（出力端子28を「一致出力端子」という）、三値
比較器として動作する。
位Vinと負入力端子22の電位Vrefを比較して、「大」又
は「小」の比較結果を指示する信号を出力端子27から出
力し（出力端子27を「比較出力端子」という）、正入力
端子21の電位Vinと負入力端子22の電位Vrefとの「一
致」または「不一致」を指示する信号を出力端子28から
出力し（出力端子28を「一致出力端子」という）、三値
比較器として動作する。
【００５５】図２に示す三値比較器のレベルシフト回路
23は、例えば図３に示す回路で構成される。
23は、例えば図３に示す回路で構成される。
【００５６】図３において、レベルシフト回路入力端子
31は第１のオペアンプ32の正入力端子(+)に接続され
る。第１のオペアンプ32の出力端子は節点33と第１のオ
ペアンプ32の負入力端子(-)に接続される。
31は第１のオペアンプ32の正入力端子(+)に接続され
る。第１のオペアンプ32の出力端子は節点33と第１のオ
ペアンプ32の負入力端子(-)に接続される。
【００５７】節点33には第１の抵抗素子34aと第２の抵
抗素子34bの一端が共に接続され、第１、第２の抵抗素
子34a、34bの他端はそれぞれ節点35aおよび35bに接続さ
れる。
抗素子34bの一端が共に接続され、第１、第２の抵抗素
子34a、34bの他端はそれぞれ節点35aおよび35bに接続さ
れる。
【００５８】節点35aと電源間には吐出型電流源36aが接
続され、節点35bと接地間には吸入型電流源36bが接続さ
れる。節点35aはさらに第２のオペアンプ37aの正入力端
子(+)に接続され、節点35bは第３のオペアンプ37bの正
入力端子(+)に接続される。第２のオペアンプ37aの出力
端子は第２のオペアンプ37aの負入力端子(-)とレベルシ
フト回路の正出力端子38aに接続される。
続され、節点35bと接地間には吸入型電流源36bが接続さ
れる。節点35aはさらに第２のオペアンプ37aの正入力端
子(+)に接続され、節点35bは第３のオペアンプ37bの正
入力端子(+)に接続される。第２のオペアンプ37aの出力
端子は第２のオペアンプ37aの負入力端子(-)とレベルシ
フト回路の正出力端子38aに接続される。
【００５９】第３のオペアンプ37bの出力端子は、第３
のオペアンプ37bの負入力端子(-)とレベルシフト回路の
負出力端子38bに接続される。
のオペアンプ37bの負入力端子(-)とレベルシフト回路の
負出力端子38bに接続される。
【００６０】図３を参照して、レベルシフト回路の入力
端子31の電位をVrefとすると、節点33の電位は第１のオ
ペアンプ32によるボルテージフォロワ回路によってVref
に保たれる。
端子31の電位をVrefとすると、節点33の電位は第１のオ
ペアンプ32によるボルテージフォロワ回路によってVref
に保たれる。
【００６１】電流源36aおよび36bの電流源をId、第１、
第２の抵抗素子34a、34bの抵抗値をRdとすると、節点35
aの電位は(Vref+Rd・Id)となり、節点35bの電位は(Vref
-Rd・Id)となる。
第２の抵抗素子34a、34bの抵抗値をRdとすると、節点35
aの電位は(Vref+Rd・Id)となり、節点35bの電位は(Vref
-Rd・Id)となる。
【００６２】節点35a、35bの電位は、それぞれ第２、第
３のオペアンプ37a、37bからなるボルテージフォロワ回
路を通して、正出力端子38aおよび負出力端子38bにそれ
ぞれ出力される。
３のオペアンプ37a、37bからなるボルテージフォロワ回
路を通して、正出力端子38aおよび負出力端子38bにそれ
ぞれ出力される。
【００６３】dV=Rd・Idとすると、図３に示す回路は、
入力電位Vrefに対して、正出力電位を(Vref+dV)、負出
力電位を(Vref-dV)とするレベルシフト回路として動作
する。
入力電位Vrefに対して、正出力電位を(Vref+dV)、負出
力電位を(Vref-dV)とするレベルシフト回路として動作
する。
【００６４】
【実施例２】図４に本発明の第２の実施例の構成をブロ
ック図にて示す。
ック図にて示す。
【００６５】図４を参照して、アナログ入力端子41はサ
ンプル＆ホールド回路42の入力端子に接続される。サン
プル＆ホールド回路42の出力端子は三つの状態（大、
小、一致）を判定する三値比較器43の正入力端子(+)に
接続される。三値比較器43の負入力端子(-)にはD/A変換
器46の出力端子が接続される。
ンプル＆ホールド回路42の入力端子に接続される。サン
プル＆ホールド回路42の出力端子は三つの状態（大、
小、一致）を判定する三値比較器43の正入力端子(+)に
接続される。三値比較器43の負入力端子(-)にはD/A変換
器46の出力端子が接続される。
【００６６】三値比較器43の比較出力端子43aと、一致
出力端子43b、およびクロック信号端子49は制御回路44
に接続される。制御回路44のレジスタ制御出力44aは逐
次比較レジスタ45に接続される。三値比較器43の一致出
力端子43bは逐次比較レジスタ45とD/A変換器46のホール
ド入力端子45h、46hにそれぞれ接続される。
出力端子43b、およびクロック信号端子49は制御回路44
に接続される。制御回路44のレジスタ制御出力44aは逐
次比較レジスタ45に接続される。三値比較器43の一致出
力端子43bは逐次比較レジスタ45とD/A変換器46のホール
ド入力端子45h、46hにそれぞれ接続される。
【００６７】逐次比較レジスタ45の内部デジタル出力端
子45aはD/A変換器46のデジタル入力端子に接続され、外
部デジタル出力端子45bはフレームメモリ47の入力端子
と外部出力端子51に接続される。
子45aはD/A変換器46のデジタル入力端子に接続され、外
部デジタル出力端子45bはフレームメモリ47の入力端子
と外部出力端子51に接続される。
【００６８】フレームメモリ47には過去のデータから次
の入力信号の期待値を計算するデジタル計算機48が内蔵
され、このデジタル計算機48の出力端子は逐次比較レジ
スタ45の初期値入力端子45cに接続される。
の入力信号の期待値を計算するデジタル計算機48が内蔵
され、このデジタル計算機48の出力端子は逐次比較レジ
スタ45の初期値入力端子45cに接続される。
【００６９】リセット信号端子50は、サンプル＆ホール
ド回路42、三値比較器43、制御回路44、逐次比較レジス
タ45、D/A変換器46、及びデジタル計算機48の各リセッ
ト端子に接続される。
ド回路42、三値比較器43、制御回路44、逐次比較レジス
タ45、D/A変換器46、及びデジタル計算機48の各リセッ
ト端子に接続される。
【００７０】図４に示す逐次比較型A/D変換器におい
て、サンプル＆ホールド回路42は、リセット信号端子50
がアクティブ（例えば高電位）の間（リセット期間中）
にアナログ入力端子41の電位Vinをサンプリングし、リ
セット信号端子50がインアクティブ（低電位）の間（変
換期間中）そのサンプリングされた値をホールド（保
持）する。
て、サンプル＆ホールド回路42は、リセット信号端子50
がアクティブ（例えば高電位）の間（リセット期間中）
にアナログ入力端子41の電位Vinをサンプリングし、リ
セット信号端子50がインアクティブ（低電位）の間（変
換期間中）そのサンプリングされた値をホールド（保
持）する。
【００７１】逐次比較レジスタ45は、リセット信号のリ
セット期間中にデジタル計算機48で計算された期待値を
初期値として取り込む。その期待値（デジタル値）は内
部デジタル出力端子45aを通してD/A変換器46に入力さ
れ、アナログ信号Vdaに変換される。
セット期間中にデジタル計算機48で計算された期待値を
初期値として取り込む。その期待値（デジタル値）は内
部デジタル出力端子45aを通してD/A変換器46に入力さ
れ、アナログ信号Vdaに変換される。
【００７２】サンプル＆ホールド回路42によってホール
ドされた入力信号Vinは、D/A変換器46によってアナログ
値に変換された期待値Vdaと共に三値比較器43に入力さ
れ、大、小、一致が比較判定される。
ドされた入力信号Vinは、D/A変換器46によってアナログ
値に変換された期待値Vdaと共に三値比較器43に入力さ
れ、大、小、一致が比較判定される。
【００７３】より詳細には、アナログ入力VinとD/A変換
された期待値Vdaが一致した場合、三値比較器43の一致
出力端子43bがアクティブとされ、逐次比較レジスタ45
とD/A変換器46は次にリセット信号が入力されるまで動
作を停止し、期待値がそのままデジタル出力として外部
デジタル出力端子45bからフレームメモリ47および外部
出力端子51へ出力される（図６参照）。
された期待値Vdaが一致した場合、三値比較器43の一致
出力端子43bがアクティブとされ、逐次比較レジスタ45
とD/A変換器46は次にリセット信号が入力されるまで動
作を停止し、期待値がそのままデジタル出力として外部
デジタル出力端子45bからフレームメモリ47および外部
出力端子51へ出力される（図６参照）。
【００７４】アナログ入力VinとD/A変換された期待値Vd
aが一致しなかった場合、制御回路44によって逐次比較
レジスタ45は全Ｎビットのうち下位Ｍビット（ＭはＭ＜
Ｎの所定の数）を１度リセットする。
aが一致しなかった場合、制御回路44によって逐次比較
レジスタ45は全Ｎビットのうち下位Ｍビット（ＭはＭ＜
Ｎの所定の数）を１度リセットする。
【００７５】そして、前述した従来の逐次比較型A/D変
換器と同様にして、Ｍビットから最下位ビットへ向けて
順次「レジスタデータ書き換え」→「D/A変換」→「比
較」のシーケンスをＭ回繰り返し、デジタル値を収束さ
せていく。
換器と同様にして、Ｍビットから最下位ビットへ向けて
順次「レジスタデータ書き換え」→「D/A変換」→「比
較」のシーケンスをＭ回繰り返し、デジタル値を収束さ
せていく。
【００７６】そして、三値比較器43が一致を検出し一致
出力端子43bがアクティブ（高電位）になった時点のデ
ジタル値を外部デジタル出力端子45bから、フレームメ
モリ47および外部出力端子51へ出力する（図７参照）。
図７は６ビット構成の逐次比較型A/D変換器において、
逐次比較レジスタ45にデジタル計算機48から期待値とし
て“010101”が与えられ入力信号レベルVshと不一致と
された際に逐次比較レジスタ45の下位３ビットがリセッ
トされ、その後３回のD/A変換の後にデジタル値“01001
1”を出力する様子が示されている。
出力端子43bがアクティブ（高電位）になった時点のデ
ジタル値を外部デジタル出力端子45bから、フレームメ
モリ47および外部出力端子51へ出力する（図７参照）。
図７は６ビット構成の逐次比較型A/D変換器において、
逐次比較レジスタ45にデジタル計算機48から期待値とし
て“010101”が与えられ入力信号レベルVshと不一致と
された際に逐次比較レジスタ45の下位３ビットがリセッ
トされ、その後３回のD/A変換の後にデジタル値“01001
1”を出力する様子が示されている。
【００７７】フレームメモリ47は逐次比較レジスタ45の
外部デジタル出力端子45bから出力されたデジタル出力
値を蓄積していく。
外部デジタル出力端子45bから出力されたデジタル出力
値を蓄積していく。
【００７８】デジタル計算機48はフレームメモリ47に蓄
積されたデジタル出力値（A/D変換結果）から次のアナ
ログ信号入力の期待値を計算し、逐次比較レジスタ45へ
出力する。
積されたデジタル出力値（A/D変換結果）から次のアナ
ログ信号入力の期待値を計算し、逐次比較レジスタ45へ
出力する。
【００７９】本実施例において三値比較器43は、前記第
１の実施例と同様例えば図３に示す回路が用いられる。
１の実施例と同様例えば図３に示す回路が用いられる。
【００８０】上記各実施例において、期待値を計算する
デジタル計算機８、48は、例えば入力信号が音声信号等
の周波数帯域が低い場合は、過去のデータの時間微分を
計算し期待値を算出する。デジタル計算機48は、前回ま
でのサンプルデータに基づき現在のデータをデジタル的
に予測する各種推定演算を実装してもよいことは勿論で
ある。
デジタル計算機８、48は、例えば入力信号が音声信号等
の周波数帯域が低い場合は、過去のデータの時間微分を
計算し期待値を算出する。デジタル計算機48は、前回ま
でのサンプルデータに基づき現在のデータをデジタル的
に予測する各種推定演算を実装してもよいことは勿論で
ある。
【００８１】また、例えば入力信号が画像信号の場合
は、画像信号を静止画部分と動画部分に分け、静止画部
分は過去のデータ（例えば１フレーム前のデータ）をそ
のまま用い、動画部分は移動物体のベクトル（動きベク
トル等）を計算する等してデータを求め、静止画部分の
データと動画部分のデータの重ね合わせにより全画素の
期待値を求めるようにしてもよい。特に、静止画像（あ
るいは動画部分が少ない場合）において、１フレーム前
のデータをフレームメモリから読み出し、このデータを
直接又は所望の演算を施したものをアップ・ダウンカウ
ンタ又は逐次比較レジスタの初期値としてセットする場
合、入力信号と一致する確率は高く、このためD/A変換
動作回数が減少し、消費電力を低減する。
は、画像信号を静止画部分と動画部分に分け、静止画部
分は過去のデータ（例えば１フレーム前のデータ）をそ
のまま用い、動画部分は移動物体のベクトル（動きベク
トル等）を計算する等してデータを求め、静止画部分の
データと動画部分のデータの重ね合わせにより全画素の
期待値を求めるようにしてもよい。特に、静止画像（あ
るいは動画部分が少ない場合）において、１フレーム前
のデータをフレームメモリから読み出し、このデータを
直接又は所望の演算を施したものをアップ・ダウンカウ
ンタ又は逐次比較レジスタの初期値としてセットする場
合、入力信号と一致する確率は高く、このためD/A変換
動作回数が減少し、消費電力を低減する。
【００８２】以上、本発明を上記各実施例に即して説明
したが、本発明は上記態様に限定されるものでなく、本
発明の原理に準ずる各種態様を含むことは勿論である。
例えば、本発明のA/D変換器は音声処理、画像処理のみ
ならず各種工業計測用のA/D変換器にも適用されること
は勿論である。また、本発明は追従比較型A/D変換器に
おいて、D/A変換器の出力変化量は、1LSB単位に限定さ
れず、適応的（adeptive）に可変される構成に対しても
適用することができる。
したが、本発明は上記態様に限定されるものでなく、本
発明の原理に準ずる各種態様を含むことは勿論である。
例えば、本発明のA/D変換器は音声処理、画像処理のみ
ならず各種工業計測用のA/D変換器にも適用されること
は勿論である。また、本発明は追従比較型A/D変換器に
おいて、D/A変換器の出力変化量は、1LSB単位に限定さ
れず、適応的（adeptive）に可変される構成に対しても
適用することができる。
【００８３】
【発明の効果】以上説明したように、本発明の追従比較
型A/D変換器は、アップ・ダウンカウンタの初期値に期
待値を与える構成としたことにより、出力の追従を早く
することができるという効果を有する。また比較器に
「大」、「小」、「一致」の三つの状態を判定できる三
値比較器を用いたことにより、回路動作が安定状態に入
った（三値比較器の出力が「一致」になった）時点でカ
ウンタおよびD/A変換器の動作を停止させ、平均消費電
力を抑えることができる。
型A/D変換器は、アップ・ダウンカウンタの初期値に期
待値を与える構成としたことにより、出力の追従を早く
することができるという効果を有する。また比較器に
「大」、「小」、「一致」の三つの状態を判定できる三
値比較器を用いたことにより、回路動作が安定状態に入
った（三値比較器の出力が「一致」になった）時点でカ
ウンタおよびD/A変換器の動作を停止させ、平均消費電
力を抑えることができる。
【００８４】また、本発明の逐次比較型A/D変換器は、
逐次比較レジスタの初期値に期待値を与え、初期値と入
力値が一致した場合には逐次比較レジスタおよびD/A変
換器の動作を停止させるように構成したことにより、消
費電力を抑えることが出来る。そして初期値と入力値が
一致しなかった場合も、期待値と入力値の差が小さいこ
とから、従来Ｎビット構成のA/D変換でＮ回必要であっ
た比較回数をＮ回以下に抑えることができ、このため平
均消費電力を低減することが出来る。
逐次比較レジスタの初期値に期待値を与え、初期値と入
力値が一致した場合には逐次比較レジスタおよびD/A変
換器の動作を停止させるように構成したことにより、消
費電力を抑えることが出来る。そして初期値と入力値が
一致しなかった場合も、期待値と入力値の差が小さいこ
とから、従来Ｎビット構成のA/D変換でＮ回必要であっ
た比較回数をＮ回以下に抑えることができ、このため平
均消費電力を低減することが出来る。
【図１】本発明の第１の実施例（追従比較型）の構成を
示す図である。
示す図である。
【図２】図１の三値比較器の構成の一例を示す図であ
る。
る。
【図３】図２のレベルシフト回路の構成の一例を示す図
である。
である。
【図４】本発明の第２の実施例（逐次比較型）の構成を
示す図である。
示す図である。
【図５】本発明の第１の実施例の動作を説明するための
図である。
図である。
【図６】本発明の第２の実施例の動作を説明するための
図である。
図である。
【図７】本発明の第２の実施例の動作を説明するための
図である。
図である。
【図８】従来の比較型A/D変換器の構成例を説明する図
である。
である。
【図９】従来の追従比較型A/D変換器の動作を説明する
図である。
図である。
【図１０】従来の逐次比較型A/D変換器の構成例を説明
する図である。
する図である。
【図１１】従来の逐次比較型A/D変換器の動作を説明す
る図である。
る図である。
１、41 アナログ入力端子 ２、42 サンプル＆ホールド回路 ３、43 三値比較器 3a、43a 比較出力端子 3b、43b 一致出力端子 ４、44 制御回路 4a、44a アップカウント出力端子 4b、44b ダウンカウント出力端子 ５ アップ・ダウンカウンタ 5a 内部デジタル出力端子 5b 外部デジタル出力端子 5c 初期値入力端子 5h ホールド入力端子 ６、46 D/A変換器 6h ホールド入力端子 ７、47 フレームメモリ ８、48 デジタル計算機 ９、49 クロック入力端子 10、50 リセット入力端子 11 外部出力端子 21 正入力端子 22 負入力端子 23 レベルシフト回路 24 第１の比較器 25 第２の比較器 26 論理ゲート 27 比較出力端子 28 一致出力端子 31 入力端子 32 第１のオペアンプ 33、35a、35b 節点（ノード） 34a、34b 第１、第２の抵抗 36a 吐出型電流源 36b 吸引型電流源 37a 第２のオペアンプ 37b 第３のオペアンプ 38a 正出力端子 38b 負出力端子
Claims (12)
- 【請求項１】アナログ入力値とD/A変換器の出力値とを
比較する比較手段を備え該比較手段の比較結果に基づき
前記D/A変換器に入力するデジタルコードを可変させて
前記アナログ入力値に対応する出力デジタルコードを定
めるように構成してなるA/D変換器において、 前記A/D変換器の出力デジタルコードを記憶する記憶手
段と、 前記記憶手段に格納されている以前にサンプリングされ
た１又は複数の前記出力デジタルコードに基づき次のサ
ンプリング時の出力デジタルコードを予測する演算手段
と、を備え、 変換開始時に前記D/A変換器には前記演算手段による予
測値がデジタルコードとして入力されることを特徴とす
るA/D変換器。 - 【請求項２】前記比較手段が、比較判定結果として、
大、小、及び一致からなる三値のいずれか一を出力する
三値比較回路から構成され、 前記比較判定結果が一致を示す際に、前記D/A変換器の
出力レベルを保持状態とすることを特徴とする請求項１
記載のA/D変換器。 - 【請求項３】アナログ入力値とD/A変換器の出力値とを
比較する比較手段を備え該比較手段の比較結果に基づき
前記D/A変換器に入力するデジタルコードを可変させて
前記アナログ入力値に対応する出力デジタルコードを定
めるように構成してなるA/D変換器において、 前記比較手段が、比較判定結果として、大、小、及び一
致からなる三値のいずれか一を出力する三値比較回路か
ら構成され、 前記比較判定結果が一致を示す際に、前記D/A変換器の
出力レベルを保持状態とすることを特徴とするA/D変換
器。 - 【請求項４】前記比較手段の比較結果に基づき前記D/A
変換器に入力するデジタルコードを可変させる手段がア
ップ・ダウンカウンタを含み、前記アップ・ダウンカウ
ンタの出力が前記D/A変換器に入力され、 変換開始時に前記アップ・ダウンカウンタに前記演算手
段による予測値が初期値として入力されることを特徴と
する請求項１又は２記載のA/D変換器。 - 【請求項５】前記比較判定結果が一致を示す際に、前記
アップ・ダウンカウンタの計数値を保持状態とすること
を特徴とする請求項４記載のA/D変換器。 - 【請求項６】前記比較手段の比較結果に基づき前記D/A
変換器に入力するデジタルコードを可変させる手段が逐
次比較レジスタを含み、前記逐次比較レジスタの出力が
前記D/A変換器に入力され、 変換開始時に前記逐次比較レジスタに前記演算手段によ
る予測値が初期値として入力されることを特徴とする請
求項１又は２記載のA/D変換器。 - 【請求項７】前記比較判定結果が一致を示す際に、前記
逐次比較レジスタのデジタルコードを保持状態とするこ
とを特徴とする請求項６記載のA/D変換器。 - 【請求項８】前記比較判定結果が大又は小を示す際に、
前記逐次比較レジスタのデジタルコードを所定の下位ビ
ットをリセットし、該所定の下位ビットから最下位ビッ
ト側に逐次比較動作を行なうことを特徴とする請求項６
記載のA/D変換器。 - 【請求項９】アナログ入力信号をサンプリングし、A/D
変換期間中アナログ入力値を一定に保持するサンプルア
ンドホールド回路と、 ホールドされた前記アナログ入力値とD/A変換器のアナ
ログ出力値とを比較し、比較結果として大、小、及び一
致の三つの状態のいずれか一を出力する三値比較器と、 クロック信号に同期して、前記三値比較器の出力に従っ
てデジタルコードを１ビット増加、１ビット減少、及び
デジタルコードの保持のいずれか一の動作を行なうアッ
プ・ダウンカウンタと、 前記アップ・ダウンカウンタのデジタルコードをアナロ
グ値に変換するD/A変換器と、 過去のデジタル出力を記憶するメモリと、 前記メモリに格納された過去のデータから次のデジタル
出力の期待値を計算する演算手段と、を備え、 前記アップ・ダウンカウンタの初期値として前記演算手
段から出力される期待値を与えることを特徴とする追従
比較型のA/D変換器。 - 【請求項１０】アナログ入力信号をサンプリングし、A/
D変換期間中アナログ入力値を一定に保持するサンプル
アンドホールド回路と、 ホールドされた前記アナログ入力値とD/A変換器のアナ
ログ出力値とを比較し、比較結果として大、小、及び一
致の三つの状態のいずれか一を出力する三値比較器と、 クロック信号に同期して、前記三値比較器の比較結果が
大または小の状態を示す出力に対しデジタルコードを順
次書き換えると共に、前記三値比較器の比較結果が一致
の状態を示す出力に対して前記デジタルコードを保持す
る逐次比較レジスタと、 前記逐次比較レジスタのデジタルコードをアナログ値に
変換するD/A変換器と、 過去のデジタルデータを記憶するメモリと、 前記メモリに蓄積された過去のデータから次のデジタル
出力の期待値を計算する演算手段と、を備え逐次比較レ
ジスタの初期値に期待値を与えることを特徴とする逐次
比較型のA/D変換器。 - 【請求項１１】前記三値比較器の比較結果が大又は小の
状態を示す際に、前記逐次比較レジスタのデジタルコー
ドを所定の下位ビットをリセットし、該所定の下位ビッ
トから最下位ビット側に逐次比較動作を行なうことを特
徴とする請求項１０記載の逐次比較型のA/D変換器。 - 【請求項１２】前記メモリがフレームメモリからなる請
求項９又は１０記載のA/D変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7086130A JPH08256060A (ja) | 1995-03-17 | 1995-03-17 | 比較型ａ／ｄ変換器 |
| US08/616,353 US5736953A (en) | 1995-03-17 | 1996-03-15 | A/D converter having a reduced response time and reduced power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7086130A JPH08256060A (ja) | 1995-03-17 | 1995-03-17 | 比較型ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08256060A true JPH08256060A (ja) | 1996-10-01 |
Family
ID=13878134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7086130A Pending JPH08256060A (ja) | 1995-03-17 | 1995-03-17 | 比較型ａ／ｄ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5736953A (ja) |
| JP (1) | JPH08256060A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000106651A (ja) * | 1999-10-01 | 2000-04-11 | Nec Corp | Ｆｐｎ補正デ―タ作成方法及びそれを用いた撮像装置 |
| JP2010045579A (ja) * | 2008-08-12 | 2010-02-25 | Fujitsu Ltd | コンパレータ回路及びそれを有するアナログデジタルコンバータ |
| JP2010277335A (ja) * | 2009-05-28 | 2010-12-09 | Aisin Seiki Co Ltd | データ通信方法及び車輪の状態検出装置 |
| CN107659313A (zh) * | 2016-07-25 | 2018-02-02 | 精工爱普生株式会社 | 电路装置、电子设备、物理量传感器和移动体 |
| CN111095802A (zh) * | 2017-09-11 | 2020-05-01 | 美国亚德诺半导体公司 | 自适应模数转换器 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000134098A (ja) * | 1998-10-21 | 2000-05-12 | Mitsubishi Electric Corp | Ａｄ変換器 |
| EP1150432B1 (en) * | 2000-04-27 | 2004-11-17 | STMicroelectronics S.r.l. | Successive-approximation analog-digital converter and related operating method |
| EP1659694B1 (en) * | 2002-05-27 | 2008-07-23 | Fujitsu Ltd. | A/D converter bias current circuit |
| JP2005528035A (ja) * | 2002-05-29 | 2005-09-15 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 疑似フラッシュ変換器を備えるシグマデルタａ／ｄ変換器 |
| GB2411060B (en) * | 2004-02-12 | 2007-10-24 | Micron Technology Inc | Low power comparator |
| US7129883B2 (en) * | 2004-02-23 | 2006-10-31 | Sony Corporation | Method and apparatus for AD conversion, semiconductor device for detecting distribution of physical quantity, and electronic apparatus |
| US7084790B2 (en) * | 2004-12-07 | 2006-08-01 | Stmicroelectronics S.R.L. | Device to effectuate a digital estimate of a periodic electric signal, related method and control system for an electric motor which comprises said device |
| TWI349259B (en) * | 2006-05-23 | 2011-09-21 | Au Optronics Corp | A panel module and power saving method thereof |
| US20080083352A1 (en) * | 2006-10-10 | 2008-04-10 | Ernest Peter Tovani | Vehicle Table System |
| JP2008182425A (ja) * | 2007-01-24 | 2008-08-07 | Denso Corp | フィルタ回路 |
| JP2008278062A (ja) * | 2007-04-26 | 2008-11-13 | Matsushita Electric Ind Co Ltd | 固体撮像装置、ａｄ変換器、ａｄ変換方法 |
| US8525719B2 (en) * | 2010-03-17 | 2013-09-03 | Texas Instruments Incorporated Deutschland, Gmbh | Electronic device and method for analog to digital conversion using successive approximation |
| US8436758B2 (en) * | 2010-03-22 | 2013-05-07 | Decawave Ltd. | Adaptive ternary A/D converter for use in an ultra-wideband communication system |
| US10404264B2 (en) | 2017-09-11 | 2019-09-03 | Analog Devices, Inc. | Method of performing analog-to-digital conversion |
| CN113437976B (zh) * | 2021-04-09 | 2023-04-28 | 深圳市纽瑞芯科技有限公司 | 一种三态型量化的逐次逼近方法和逐次逼近模数转换电路 |
| KR20240174566A (ko) * | 2023-06-09 | 2024-12-17 | 에스케이하이닉스 주식회사 | 아날로그 디지털 변환기 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03159320A (ja) * | 1989-11-16 | 1991-07-09 | Mitsubishi Electric Corp | アナログ―ディジタル変換器 |
| JPH05335958A (ja) * | 1992-06-03 | 1993-12-17 | Matsushita Electric Ind Co Ltd | Ａｄ変換装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3937897A (en) * | 1974-07-25 | 1976-02-10 | North Electric Company | Signal coding for telephone communication system |
| US4097753A (en) * | 1976-04-02 | 1978-06-27 | International Business Machines Corporation | Comparator circuit for a C-2C A/D and D/A converter |
| US5122800A (en) * | 1989-01-26 | 1992-06-16 | Harald Philipp | Variable successive approximation converter |
| US5543795A (en) * | 1995-06-02 | 1996-08-06 | Intermedics, Inc. | Hybrid analog-to-digital convertor for low power applications, such as use in an implantable medical device |
-
1995
- 1995-03-17 JP JP7086130A patent/JPH08256060A/ja active Pending
-
1996
- 1996-03-15 US US08/616,353 patent/US5736953A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03159320A (ja) * | 1989-11-16 | 1991-07-09 | Mitsubishi Electric Corp | アナログ―ディジタル変換器 |
| JPH05335958A (ja) * | 1992-06-03 | 1993-12-17 | Matsushita Electric Ind Co Ltd | Ａｄ変換装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000106651A (ja) * | 1999-10-01 | 2000-04-11 | Nec Corp | Ｆｐｎ補正デ―タ作成方法及びそれを用いた撮像装置 |
| JP2010045579A (ja) * | 2008-08-12 | 2010-02-25 | Fujitsu Ltd | コンパレータ回路及びそれを有するアナログデジタルコンバータ |
| JP2010277335A (ja) * | 2009-05-28 | 2010-12-09 | Aisin Seiki Co Ltd | データ通信方法及び車輪の状態検出装置 |
| CN107659313A (zh) * | 2016-07-25 | 2018-02-02 | 精工爱普生株式会社 | 电路装置、电子设备、物理量传感器和移动体 |
| CN107659313B (zh) * | 2016-07-25 | 2023-07-14 | 精工爱普生株式会社 | 电路装置、电子设备、物理量传感器和移动体 |
| CN111095802A (zh) * | 2017-09-11 | 2020-05-01 | 美国亚德诺半导体公司 | 自适应模数转换器 |
| CN111095802B (zh) * | 2017-09-11 | 2023-11-24 | 美国亚德诺半导体公司 | 自适应模数转换器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5736953A (en) | 1998-04-07 |
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| US20110102219A1 (en) | Successive approximation analog/digital converter and time-interleaved successive approximation analog/digital converter | |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980421 |